KR101368822B1 - 게이트 구동회로 및 이를 갖는 표시 장치 - Google Patents

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Abstract

구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치가 개시된다. 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 각 스테이지는 풀업부, 제1 풀업 구동부, 제1 풀다운부 및 제1 리플 방지부를 포함한다. 풀업부는 제1 입력 신호의 하이 값에 응답하여 제1 클럭 신호의 하이 값을 제1 출력단으로 출력하며, 제1 풀업 구동부는 제2 입력 신호의 하이 값에 응답하여 풀업부의 제어 전극을 로우 값으로 전환시킨다. 제1 풀다운부는 제2 클럭 신호의 하이 값에 응답하여 제1 출력단으로 출력되는 신호를 로우 값으로 전환시킨다. 제1 리플 방지부는 제2 클럭 신호의 하이 값에 응답하여 제1 입력 신호의 로우 값을 상기 풀업부의 제어 전극에 인가하여 상기 풀업부를 오프시키며, 상기 풀업부의 제어 전극에 발생되는 리플을 방지한다. 이에 따라, 게이트 오프 신호 구간에 비정상적인 게이트 온 신호의 발생을 방지하여 표시 장치의 구동 불량을 개선한다.
게이트 구동회로. 리플, 풀업부, 스테이지

Description

게이트 구동회로 및 이를 갖는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 구동부를 설명하기 위한 상세 블록도이다.
도 3은 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 구성 블록도이다.
도 4는 도 3에 도시된 스테이지의 상세 회로도이다.
도 5는 도 4에 도시된 스테이지의 동작을 설명하기 위한 구동 파형도이다.
도 6은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 구성 블록도이다.
도 7은 도 6에 도시된 스테이지의 상세 회로도이다.
도 8은 도 7에 도시된 스테이지의 동작을 설명하기 위한 구동 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
310: 풀업부 320: 풀다운부
330; 풀업 구동부 340: 리플 방지부
350: 풀다운 제어부 IN1: 제1 입력단
IN2: 제2 입력단 CK1: 제1 클럭단
CK2:제2 클럭단 VSS: 전압단
T1: 제1 노드 T2: 제2 노드
OUT: 제1 출력단 C1: 충전 커패시터
C2: 스위칭 커패시터 TR1 ~ TR8: 제1 내지 제8 스위칭 소자
본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 어레이 기판 및 대향 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정에 전계를 인가하고, 전계의 세기에 따른 광투과율을 조절함으로써, 원하는 화상 신호를 얻는 표시 장치이다.
액정표시장치는 게이트 배선들 및 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 패널과, 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부 및 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부를 포함한다. 이러한 게이트 구동부 및 데이터 구동부는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 표시 기판상에 집적회로 형태로 집적하는 방식이 주목받고 있다. 이처 럼 표시 패널에 집적회로 형태로 집적한 게이트 구동회로는 고온에서 구동할 경우에 게이트 오프 신호 구간에 비정상적인 게이트 온 신호가 나타나는 노이즈(Noise) 불량이 발생하는 문제점이 있다.
구체적으로 풀업 소자의 기생 용량(Cgd)에 의한 클럭 신호와의 커플링이 게이트 전극의 오프 전압을 증가시키고, 동시에 고온으로 가면서 누설전류량이 상승되어 풀업 소자를 턴-온(turn-on) 시킨다. 이로 인해서 게이트 오프 신호 구간에 간헐적으로 게이트 온 신호가 발생함으로써, 화질 불량이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 표시 장치의 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 각 스테이지는 풀업부, 제1 풀업 구동부, 제1 풀다운부 및 제1 리플 방지부를 포함한다. 상기 풀업부는 제1 입력 신호의 하이 값에 응답하여 제1 클럭 신호의 하이 값을 제1 출력단으로 출력한다. 상기 제1 풀업 구동부는 제2 입력 신호의 하이 값에 응답하여 상기 풀업부의 제어 전극을 로우 값으로 전환시켜 상기 풀업부를 오프시킨다. 제1 풀다운부는 제2 클럭 신호의 하이 값에 응답하여 상기 제1 출력단으로 출력되는 신호를 로우 값으로 전환시킨다. 제1 리플 방지부는 상기 제2 클럭 신호의 하이 값에 응답하여 상기 제1 입력 신호의 로우 값을 상기 풀업부의 제어 전극에 인가하여 상기 풀업부를 오프시키며, 상기 풀업부의 제어 전극에 발생되는 리플을 방지한다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진다. 상기 데이터 구동회로는 상기 데이터 배선들에 데이터 신호를 출력하며, 상기 게이트 구동회로는 상기 주변 영역에 형성되고, 상호 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 게이트 배선들에 게이트 신호를 출력한다. 여기서 상기 게이트 구동회로의 각 스테이지는 풀업부, 제1 풀업 구동부, 제1 풀다운부 및 제1 리플 방지부를 포함한다. 상기 풀업부는 제1 입력 신호의 하이 값에 응답하여 제1 클럭 신호의 하이 값을 제1 출력단으로 출력한다. 상기 제1 풀업 구동부는 제2 입력 신호의 하이 값에 응답하여 상기 풀업부의 제어 전극을 로우 값으로 전환시켜 상기 풀업부를 오프시킨다. 상기 제1 풀다운부는 제2 클럭 신호의 하이 값에 응답하여 상기 제1 출력단으로 출력되는 신호를 로우 값으로 전환시킨다. 상기 제1 리플 방지부는 상기 제2 클럭 신호의 하이 값에 응답하여 상기 제1 입력 신호의 로우 값을 상기 풀업부의 제어 전극에 인가하여 상기 풀업부를 오프시키며, 상기 풀업부의 제어 전극에 발생되는 리플을 방지한다.
이러한 게이트 구동회로 및 이를 포함하는 표시 장치에 의하면, 풀업부의 제 어 전극의 로우 값(예컨대 오프 전압)을 안정적으로 유지시킴으로써, 클럭 신호의 커플링으로 발생되는 리플을 개선한다. 따라서, 게이트 오프 신호 구간에 비정상적인 게이트 온 신호의 발생을 방지하여 표시 장치의 구동 불량을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100)과, 표시 패널(100)을 구동하기 위한 구동 회로부(400)를 포함한다.
표시 패널(100)은 어레이 기판(110), 어레이 기판(110)과 결합되는 대향 기판(120, 예컨대 컬러필터 기판) 및 어레이 기판(110)과 대향 기판(120) 사이에 개재되는 액정층(미도시)을 포함한다. 이러한 표시 패널(100)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 구분된다. 주변 영역(PA)은 데이터 배선들(DL1 ~ DLm)의 일단부에 위치하는 제1 주변 영역(PA1)과 게이트 배선들(GL1 ~ GLn)의 일단부에 위치하는 제2 주변 영역(PA2)을 포함한다.
표시 영역(DA)에는 복수의 게이트 배선들(GL1 ~ GLn)이 일방향으로 형성되고, 복수의 데이터 배선들(DL1 ~ DLm)이 게이트 배선들(GL1 ~ GLn)과 교차하는 방향으로 형성되며, 게이트 배선들(GL1 ~ GLn) 및 데이터 배선들(DL1 ~ DLm)에 의해 복수의 화소부들이 정의된다. 각 화소부에는 게이트 배선(GL) 및 데이터 배선(DL)과 연결되는 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)에 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다.
구동 회로부(400)는 구동부(200), 게이트 구동회로(300) 및 연성회로기판(130)을 포함한다.
구동부(200)는 단일 칩(chip)으로 이루어져 제1 주변 영역(PA1)에 실장 되며, 게이트 구동부(130)에 게이트 제어신호를 제공하고, 데이터 배선들(DL1 ~ DLm)에 데이터 전압을 출력한다.
게이트 구동부(130)는 게이트 배선들(GL1 ~ GLn)의 일단부에 위치하는 제2 주변 영역(PA2)에 집적회로 형태로 형성된다. 게이트 구동부(300)는 구동부(200)에서 제공되는 게이트 제어신호에 기초하여 게이트 배선들(GL1 ~ GLn)을 활성화시키는 게이트 신호를 순차적으로 출력한다.
연성회로기판(130)은 표시 패널(100)의 제1 주변 영역(PA1)에 부착되며, 외부 장치와 구동부(200)를 전기적으로 연결하여 외부 장치에서 제공되는 원시 데이터 신호 및 동기신호들을 구동부(200)에 전달한다.
도 2는 도 1에 도시된 구동부를 설명하기 위한 상세 블록도이다.
도 1 및 도 2를 참조하면, 구동부(200)는 제어부(210), 데이터 구동회로(220), 메모리(230), 전압 발생부(240) 및 게이트 제어부(250)를 포함한다.
제어부(210)는 외부 장치로부터 원시 데이터 신호(200a)와 동기신호들(200b)을 수신하며, 수신되는 동기신호들(200b)은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭 신호(MCLK), 데이터 인에이블 신호(DE)를 포함한다. 제어부(210)는 수신된 동기신호들(200b)에 기초하여 원시 데이터 신호(200a)를 메모리(230)에 기록 및 독출하며, 메모리(230)에서 독출된 원시 데이터 신호(200a)에 대응하는 데이터 신호(210a)를 데이터 구동회로(220)에 제공한다. 데이터 구동회로(220)에 제공되는 데이터 신호(210a)는 디지털 형태의 신호이다.
또한, 제어부(210)는 동기신호들(200b)에 기초하여 제1 제어신호(210b, 예컨대 데이터 제어신호), 제2 제어신호(210c, 예컨대 게이트 제어신호) 및 제3 제어신호(210d)를 생성한다. 생성된 제1 제어신호(210b)는 데이터 구동회로(220)에 제공되고, 제2 제어신호(210c)는 게이트 제어부(250)에 제공되며, 제3 제어신호(210d)는 전압 발생부(240)에 제공된다.
메모리(230)는 제어부(210)에서 제공되는 원시 데이터 신호(200a)를 소정 단위로 저장한다. 예를 들면, 메모리(230)는 원시 데이터 신호(200a)를 프레임 또는 필드 또는 라인 단위로 저장한다.
전압 발생부(240)는 제어부(210)에서 제공되는 제3 제어신호(210d)에 의해 제어되어, 표시 패널을(100)을 구동하기 위한 각종 구동 전압들을 생성한다. 구동 전압들은 외부전원을 이용하여 생성되며, 감마 기준전압(240a), 게이트 전압(240b), 공통 전압(240c)을 포함한다. 생성된 감마 기준전압(240a)은 데이터 구동회로(220)에 제공되고, 게이트 전압(240b)은 게이트 제어부(250)에 제공되며, 공통 전압(240c)은 액정 커패시터(CLC)의 공통전극(미도시)에 제공된다.
데이터 구동회로(220)는 제어부(210)로부터 제1 제어신호(210b) 및 데이터 신호(210a)를 제공받아, 디지털 형태의 데이터 신호(210b)를 대응하는 아날로그 형태의 데이터 전압으로 변환하여 데이터 배선들(DL1 ~ DLm)에 출력한다. 여기서, 제1 제어신호(210b)는 수평 개시신호(STH), 로드 신호(TP) 및 반전 신호(POL)를 포함 한다. 데이터 전압은 전압 발생부(240)에서 제공되는 감마 기준전압(240a)에 기초하여, 각 계조를 표현하기 위하여 분할된 전압 레벨들 중에서 선택된다.
게이트 제어부(250)는 제어부(200)에서 제공받은 제2 제어신호(210c)와 전원 발생부(250)로부터 제공받은 게이트 전압(240b)을 게이트 구동부(300)에 제공한다. 여기서, 제2 제어신호(210c)는 수직 개시신호(STV), 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)를 포함하며, 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)는 서로 위상이 반대이고 1H(H는 수평구간) 주기로 반전되는 신호이다. 게이트 전압(240b)은 오프 전압(VOFF)을 포함한다.
도 3은 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 구성 블록도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회로(300)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호(GOUT)를 순차적으로 출력하는 회로부(CS)와, 회로부(CS)에 각종 제어신호 및 구동전압을 제공하는 배선부(LS)를 포함한다.
회로부(CS)의 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 게이트 배선들(GL1 ~ GLn)에 일대일 대응하여 연결되는 n개의 구동 스테이지(SRC1 ~ SRCn)와, 하나의 더미(dummy) 스테이지(SRCn+1)로 이루어진다. 각 스테이지(SRC)는 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(VSS) 및 제1 출력단(OUT)을 포함한다.
임의의 스테이지로 정의되는 제k 스테이지(SRCk, k는 1과 n+1 사이의 자연 수)는 제1 클럭단(CK1) 및 제2 클럭단(CK2)에 1H(H는 수평구간) 주기로 반전되고, 서로 위상이 반대인 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)가 입력된다. 상세하게는 홀수 번째 스테이지(SRC1, SRC3...)의 경우에는 제1 클럭단(CK1)에 제1 클럭 신호(CK)가 입력되고, 제2 클럭단(CK2)에 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)가 입력된다. 이와는 반대로, 짝수 번째 스테이지(SRC2, SRC4...)의 경우에는 제1 클럭단(CK1)에 제2 클럭 신호(CKB)가 입력되고, 제2 클럭단(CK2)에 제2 클럭 신호(CKB)와 위상이 반대인 제1 클럭 신호(CK)가 입력된다. 즉, 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)는 홀수 번째 스테이지(SRC1, SRC3...)와 짝수 번째 스테이지(SRC2, SRC4...)에 반대로 입력된다.
제k 스테이지(SRCk)의 제1 입력단(IN1)에는 수직 개시신호(STV) 또는 제k-1 스테이지(SRCk-1)의 게이트 신호(GOUTk-1)가 입력된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 제1 입력단(IN1)에는 수직 개시신호(STV)가 입력되고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 제1 입력단(IN1)에는 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 게이트 신호(GOUT1 ~ GOUTn)가 각각 입력된다. 게이트 신호(GOUT)는 각 스테이지의 제1 출력단(OUT)으로 출력되는 신호로 정의할 수 있다.
제k 스테이지(SRCk)의 제2 입력단(IN2)에는 제k+1 스테이지(SRCk+1)의 게이트 신호(GOUTk+1) 또는 수직 개시신호(STV)가 입력된다. 즉, 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 제2 입력단(IN2)에는 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 게이트 신호(GOUT2 ~ GOUTn+1)가 각각 입력되고, 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 제2 입력단(IN2)에는 수직 개시신호(STV)가 입력된다.
제k 스테이지(SRCk)의 전압단(VSS)에는 오프 전압(VOFF)이 입력되며, 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 각 전압단(VSS)에는 오프 전압(VOFF)이 동일하게 입력된다.
제k 스테이지(SRCk)의 제1 출력단(OUT)은 제1 클럭단(SK1)으로 제공되는 제1 클럭 신호(CK) 또는 제2 클럭 신호(CKB)의 하이 구간이 출력되어, 게이트 온 신호를 정의한다. 즉, 홀수 번째 스테이지(SRC1, SRC3...)의 경우에 제1 출력단(OUT)으로 제1 클럭 신호(CK)의 하이 구간이 출력되고, 짝수 번째 스테이지(SRC2, SRC4...)의 경우에 제1 출력단(OUT)으로 제2 클럭 신호(CKB)의 하이 구간이 출력된다. 한편, 게이트 온 신호가 인가되는 구간 이외에는 제1 출력단(OUT)으로 출력되는 신호가 오프 전압(VOFF)으로 전환되어, 게이트 오프 신호를 정의한다.
이와 같은, 게이트 구동회로(300)의 회로부(CS)의 일측에는 복수의 배선들로 이루어져, 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)에 제어신호 및 구동전압을 전달하기 위한 배선부(LS)가 형성된다.
배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3) 및 전압 배선(SL4)을 포함한다.
개시신호 배선(SL1)은 구동부(300)로부터 수직 개시신호(STV)를 제공받아 첫 번째 스테이지(SRC1)의 제1 입력단(IN1)과, 마지막 스테이지(SRCn+1)의 제2 입력단(IN2)에 제공한다.
제1 클럭 배선(SL2)은 구동부(300)로부터 1H 주기로 반전되는 제1 클럭 신호(CK)를 제공받아, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭단(CK)과 짝수 번째 스테이지(SRC2, SRC4...)의 제2 클럭단(CK2)에 제공한다.
제2 클럭 배선(SL3)은 구동부(300)로부터 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)를 제공받아, 홀수 번째 스테이지(SRC1, SRC3...)의 제2 클럭단(CK2)과 짝수 번째 스테이지의 제1 클럭단(CK1)에 제공한다.
전압 배선(SL4)은 구동부(300)로부터 오프 전압(VOFF)을 제공받아, 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각의 전압단(VSS)에 동일하게 제공한다.
한편, 상기한 게이트 구동회로(300)는 제k 스테이지(SRCk)에서 제k-1 스테이지(SRCk-1)의 게이트 신호(GOUTk-1)를 제1 입력단(IN1)으로 입력받고, 제k+1 스테이지(SRCk+1)의 게이트 신호(GOUTk+1)를 제2 입력단(IN2)으로 입력받아 구동하는 경우를 설명하였다. 하지만 이러한 구성은 일 예이며, 경우에 따라서는 제k-2, 제k-3... 스테이지(SRCk-2, SRCk-3...) 등의 게이트 신호(GOUTk-2, GOUTk-3...)를 제1 입력단(IN1)으로 입력받고, 제k+2, 제K+3... 스테이지(SRCk+2, SRCk+3...) 등의 게이트 신호(GOUTk+2, GOUTk+3...)를 제2 입력단(IN2)으로 입력받아 구동할 수 있다.
도 4는 도 3에 도시된 스테이지의 상세 회로도이고, 도 5는 도 4에 도시된 스테이지의 동작을 설명하기 위한 구동 파형도이다.
여기서, 설명의 편의를 위해 제k 스테이지(SRCk)는 제1 클럭단(CK1)으로 제1 클럭 신호(CK)가 제공되고, 제2 클럭단(CK2)으로 제2 클럭 신호(CKB)가 제공되는 홀수 번째 스테이지를 대표예로 설명한다.
도 4 및 도 5를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회 로(300)의 제k 스테이지(SRCk)는 풀업부(310) 및 풀다운부(320)를 포함한다.
풀업부(310)는 제1 출력단(OUT)으로 제1 클럭 신호(CK)의 하이 구간을 출력하여, 제k 게이트 신호(GOUTk)를 풀-업(pull-up)시킨다. 풀다운부(320)는 제1 풀다운부(320a) 및 제2 풀다운부(320b)를 포함하며, 제1 풀다운부(320a)는 제2 클럭 신호(CKB)에 응답하여 제1 출력단(OUT)으로 출력되는 신호를 오프 전압(VOFF, 로우 값)으로 전환시켜 풀다운(pull-down)시킨다. 제2 풀다운부(320b)는 제1 클럭 신호(CK)에 응답하여 제1 출력단(OUT)으로 출력되는 신호를 오프 전압(VOFF)으로 유지하여 풀다운 시킨다. 여기서, 제2 풀다운부(320b)를 턴-온(turn-on)시키는 제1 클럭 신호(CK)는 뒤에 설명하게될 스위칭 커패시터(C2)에 충전된 제1 클럭 신호(CK)이다.
풀업부(310)는 입력 전극이 제1 클럭단(CK1)에 연결되어 제1 클럭 신호(CK)를 입력받고, 출력 전극은 제1 출력단(OUT)에 연결되며, 제어 전극은 제1 입력단에 연결되어 제1 입력 신호를 입력받는 제2 스위칭 소자(TR2)로 이루어진다. 여기서, 제1 입력 신호는 제1 입력단(IN1)으로 입력되는 제k-1 스테이지(SRCk-1)의 제k-1 게이트 신호(GOUTk-1)이며, 첫 번째 스테이지(SRC1)의 경우에는 수직 개시신호(STV)이다. 게이트 신호(GOUT)는 제1 출력단(OUT)으로 출력되는 신호로 정의된다.
풀업부(310)는 제2 스위칭 소자(TR2)의 제어 전극과 출력 전극 사이에 형성되는 충전 커패시터(C1)를 더 포함한다. 충전 커패시터(C1)는 제2 스위칭 소자(TR2)의 제어 전극에 인가되는 제1 입력 신호를 저장하여 제2 스위칭 소자(TR2) 를 턴-온 시킨다. 이러한 충전 커패시터(C1)는 제2 스위칭 소자(TR2)의 제어 전극과 출력 전극의 오버랩 영역에 의해 정의될 수 있다.
제1 풀다운부(320a)는 입력 전극이 전압단(VSS)에 연결되어 오프 전압(VOFF)을 입력받고, 제어 전극이 제2 클럭단(CK2)에 연결되어 제2 클럭 신호(CKB)를 입력받으며, 출력 전극이 제1 출력단(OUT)에 연결되는 제4 스위칭 소자(TR4)로 이루어진다.
제2 풀다운부(320b)는 입력 전극이 전압단(VSS)에 연결되어 오프 전압(VOFF)을 입력받고, 제어 전극이 스위칭 커패시터(C2)에 연결되어 제1 클럭 신호(CK)를 입력받으며, 출력 전극이 제1 출력단(OUT)에 연결되는 제5 스위칭 소자(TR5)로 이루어진다.
제k 스테이지(SRCk)는 제1 입력 신호의 하이 값에 응답하여 풀업부(310)를 턴-온 시키고, 제2 입력 신호의 하이 값에 응답하여 풀업부(310)를 턴-오프(turn-off) 시키는 풀업 구동부(340)를 더 포함한다. 이하, 설명의 편의를 위해 제1 입력 신호는 제k-1 스테이지(SRCk-1)의 제k-1 게이트 신호(GOUTk-1)이고, 제2 입력 신호는 제k+1 스테이지(SRCk+1)의 제k+1 게이트 신호(GOUTk+1)인 경우를 설명한다.
풀업 구동부(340)는 제1 풀업 구동부(340a) 및 제2 풀업 구동부(340b)를 포함한다.
제1 풀업 구동부(340a)는 입력 전극이 전압단(VSS)에 연결되어 오프 전압(VOFF)을 입력받고, 출력 전극은 제2 스위칭 소자(TR2)의 제어 전극과 연결되어 제1 노드(T1)를 이루며, 제어 전극은 제2 입력 신호를 입력받는 제7 스위칭 소 자(TR7)로 이루어진다. 여기서, 제2 입력 신호는 제2 입력단(IN2)으로 입력되는 제k+1 스테이지(SRCk+1)의 제k+1 게이트 신호(GOUTk+1)이며, 마지막 스테이지의 경우에는 수직 개시신호(STV)이다.
제2 풀업 구동부(340b)는 입력 전극과 제어 전극이 제1 입력단(IN1)에 공통으로 연결되어 제k-1 게이트 신호(GOUTk-1)를 입력받고, 출력 전극이 제2 스위칭 소자(TR2)의 제어 전극과 연결되어 제1 노드(T1)를 이루는 제6 스위칭 소자(TR6)로 이루어진다. 제2 스위칭 소자(TR2)의 제어 전극은 풀업부(310)의 제어 전극으로 정의 할 수 있다.
이러한 풀업 구동부(340)는 제k-1 게이트 신호(GOUTk-1)의 하이 값에 응답하여 제6 스위칭 소자(TR6)가 턴-온 되면, 제k-1 게이트 신호(GOUTk-1)의 하이(high) 값이 제1 노드(T1)에 인가되어 충전 커패시터(C1)에 충전된다. 충전 커패시터(C1)에 제2 스위칭 소자(TR2)의 문턱전압 이상의 전하가 충전되고, 로우 값이던 제1 클럭 신호(CK)가 하이 값으로 반전(전환)되면서 제2 스위칭 소자(TR2)가 부트스트랩(Bootstrap) 되어 제1 클럭 신호(CK)의 하이 값을 제1 출력단(OUT)으로 출력한다.
즉, 제k-1 게이트 신호(GOUTk-1)의 하이 값이 입력된 후, 제1 클럭 신호(CK)가 로우 값에서 하이 값으로 반전되면 제2 스위칭 소자(TR2)가 부트스트랩 되어 제1 출력단(OUT)으로 제k 게이트 신호(GOUTk)의 게이트 온 신호를 출력한다. 이 후, 제k+1 게이트 신호(GOUTk+1)의 하이 값에 응답하여 제7 스위칭 소자(TR7)가 턴-온 되면, 충전 커패시터(C1)에 충전된 전하는 전압단(VSS)의 오프 전압(VOFF)으로 방 전된다. 충전 커패시터(C1)의 방전으로 제1 노드(T1)는 로우 값으로 전환되고, 제2 스위칭 소자(TR2)는 턴-오프(turn-off) 되어 제1 클럭 신호(CK)의 출력을 멈춘다.
제2 스위칭 소자(TR2)의 턴-오프와 함께 제2 클럭 신호(CKB)의 하이 값에 응답하여 제4 스위칭 소자(TR4)가 턴-온 되면, 제1 출력단(OUT)으로 출력되는 신호는 오프 전압(VOFF, 이하 로우 값으로 통칭한다)으로 전환되어 제k 게이트 신호(GOUTk)의 게이트 오프 신호를 출력한다. 또한, 스위칭 커패시터(C2)에 충전된 제1 클럭 신호(CK)의 하이 값에 응답하여 제5 스위칭 소자(TR5)가 턴-온 되고, 제1 출력단(OUT)으로 출력되는 신호는 계속해서 로우 값으로 유지된다. 즉, 제4 스위칭 소자(TR4) 및 제5 스위칭 소자(TR5)는 교번하면서 턴-온 되어 제1 출력단(OUT)으로 출력되는 신호를 로우 값으로 풀-다운시킨다.
제k 스테이지(SRCk)는 제1 노드(T1)를 오프 전압(VOFF, 예컨대 로우 값)으로 유지시켜, 제1 클럭 신호(CK)의 커플링에 의해 발생되는 제1 노드(T1)의 리플(ripple)을 방지하는 리플 방지부(330)를 더 포함한다.
리플 방지부(330)는 제1 리플 방지부(330a) 및 제2 리플 방지부(330b)를 포함한다.
제1 리플 방지부(330a)는 입력 전극이 제1 입력단(IN1)에 연결되어 제k-1 게이트 신호(GOUTk-1)를 입력받고, 출력 전극은 제1 노드(T1)에 연결되며, 제어 전극은 제2 클럭단(CK2)에 연결되어 제2 클럭 신호(CKB)를 입력받는 제1 스위칭 소자(TR1)로 이루어진다.
제2 리플 방지부(330b)는 입력 전극이 전압단(VSS)에 연결되어 오프 전 압(VOFF)을 입력받고, 제어 전극은 스위칭 커패시터(C2)에 연결되어 제1 클럭 신호(CK)를 입력받으며, 출력 전극은 제1 노드(T1)에 연결되는 제3 스위칭 소자(TR3)로 이루어진다.
리플 방지부(330)는 제k 게이트 신호(GOUTk)가 풀다운부(320)에 의해 로우 값으로 전환된 후, 제1 노드(T1)를 로우 값으로 유지하여 풀업부(310)의 턴-오프를 유지시킨다. 또한, 제1 노드(T1)의 로우 값을 안정적으로 유지하여, 제1 클럭 신호(CK)에 의한 커플링(coupling)으로 제1 노드(T1)에 발생되는 리플을 방지한다. 제1 노드(T1)의 리플은 제2 스위칭 소자(TR2)의 입력 전극과 제어 전극 사이의 기생 용량에 의해 발생한다.
이러한 리플 방지부(300)는 제2 클럭 신호(CKB)의 하이 값에 응답하여 제1 스위칭 소자(TR1)가 턴-온 되면, 제k-1 게이트 신호(GOUTk-1)의 로우 값을 제1 노드(T1)에 인가한다. 따라서, 이미 제1 풀업 구동부(340a)에 의해 로우 값으로 전환된 제1 노드(T1)는 계속해서 로우 값으로 유지된다. 또한, 스위칭 커패시터(C2)에 충전된 제1 클럭 신호(CK)의 하이 값에 응답하여 제3 스위칭 소자(TR3)가 턴-온 되면, 전압단(VSS)의 오프 전압(VOFF)이 제1 노드(T1)에 인가되어, 제1 노드(T1)는 로우 값으로 유지된다.
이처럼, 제1 스위칭 소자(TR1)와 제3 스위칭 소자(TR3)가 1H 구간씩 번갈아 턴-온 되어 제1 노드(T1)를 로우 값으로 유지함으로써, 제1 노드(T1)에 발생되는 리플을 방지한다.
한편, 제1 스위칭 소자(TR1)로 이루어진 제1 리플 방지부(3301)는 제k-1 게 이트 신호(GOUTk-1)가 하이 값인 경우에 제6 스위칭 소자(TR6)와 동일 기능을 수행한다. 따라서, 제k-1 게이트 신호(GOUTk-1)의 하이 값에 의한 충전 커패시터(C1)의 충전이 향상되어 구동 특성을 향상시키는 장점을 갖는다.
제k 스테이지(SRCk)는 스위칭 커패시터(C2) 및 풀다운 제어부(350)를 더 포함한다. 스위칭 커패시터(C2)는 입력되는 제1 클럭 신호(CK)를 전달하여 제2 리플 방지부(330b)와 제2 풀다운부(320b)를 턴-온 시킨다. 풀다운 제어부(350)는 제1 노드(T1, 예컨대 풀업부의 제어 전극) 신호에 응답하여 제2 리플 방지부(330b) 및 제2 풀다운부(320b)를 턴-오프 시킨다.
스위칭 커패시터(C2)는 일측 전극이 제1 클럭단(CK1)에 연결되어 제1 클럭 신호(CK)를 입력받고, 타측 전극이 제3 스위칭 소자(TR3) 및 제5 스위칭 소자(TR5)의 제어 전극과 연결되어 제2 노드(T2)를 이룬다. 스위칭 커패시터(C2)는 제1 클럭 신호(CK)를 입력받아 저장하고, 저장된 제1 클럭 신호(CK)를 제2 노드(T2)에 인가하여 제3 스위칭 소자(TR3) 및 제5 스위칭 소자(TR5)를 온/오프 시킨다.
풀다운 제어부(350)는 입력 전극이 전압단(VSS)에 연결되어 오프 전압(VOFF)을 입력받고, 출력 전극은 제2 노드(T2)에 연결되며, 제어 전극은 제1 노드(T1)에 연결되는 제8 스위칭 소자(TR8)로 이루어진다. 풀다운 제어부(350)는 제1 노드(T1)의 신호에 응답하여, 제2 노드(T2)를 로우 값으로 전환시킨다. 즉, 스위칭 커패시터(C2)를 통해 제1 클럭 신호(CK)의 하이 값이 제2 노드(T2)에 인가되는 경우에, 제1 노드(T1)의 신호가 하이 값일 때에는 제8 스위칭 소자(TR8)가 턴-온 되어 제2 노드(T2)를 로우 값으로 전환시킨다. 따라서, 제1 노드(T1)가 하이 값이 되어 풀업 부(310)가 턴-온 동작하는 구간에는 제1 클럭 신호(CK)에 무관하게 제2 리플 방지부(330b) 및 제2 풀다운부(320b)는 턴-오프 된다.
이와 같이, 본 발명의 제1 실시예에 따른 게이트 구동회로(300)는 제1 리플 방지부(330a) 및 제2 리플 방지부(330b)가 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)에 응답하여 제1 노드(T1)의 로우 값을 안정적으로 유지함으로써, 리플을 방지한다.
도 6은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 구성 블록도이다.
여기서, 설명의 편의를 위해 제2 실시예에 따른 게이트 구동회로(300)는 제1 실시예에 따른 게이트 구동회로(300)와의 차이점 위주로 간략하게 설명하며, 동일 구성에 대해서는 동일 부호를 사용하기로 한다.
도 1 및 도 2와 도 6을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동회로(300)는 회로부(CS) 및 배선부(LS)를 포함한다.
회로부(CS)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어지며, 각 스테이지들이 게이트 배선들(GL1 ~ GLn)에 일대일 대응하여 게이트 신호(GOUT)를 순차적으로 출력한다. 배선부(LS)는 회로부(CS)의 일측으로 형성되어 회로부(CS)에 제어신호 및 구동전압을 제공한다.
제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(VSS), 제1 출력단(OUT) 및 제2 출력단(CR)을 포함한다.
제k 스테이지(SRCk)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에는 1H 주기로 반전하며, 위상이 서로 반대인 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 입력된다. 여기서, 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)는 홀수 번째 스테이지(SRC1, SRC3...)와 짝수 번째 스테이지(SRC2, SRC4...)에 반대로 입력된다.
제k 스테이지(SRCk)의 제1 입력단(IN1)에는 수직 개시신호(STV) 또는 제k-1 스테이지(SRCk-1)의 캐리 신호(COUTk-1)가 입력된다. 즉, 첫 번째 스테이지(SRC1)는 제1 입력단(IN1)에 수직 개시신호(STV)가 입력되고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)는 제1 입력단(IN1)에 제k-1 캐리 신호(COUTk-1)가 입력된다.
제k 스테이지(SRCk)의 제2 입력단(IN2)에는 제k+1 스테이지(SRCk+1)의 게이트 신호(GOUTk+1) 또는 수직 개시신호(STV)가 입력된다. 즉, 마지막 스테이지(SRCn+1)는 제2 입력단(IN2)에 수직 개시신호(STV)가 입력되고, 제1 내지 제n 스테이지(SRC1 ~ SRCn)는 제2 입력단(IN2)에 제k+1 게이트 신호(GOUTk+1)가 입력된다.
제k 스테이지(SRCk)의 전압단(VSS)에는 오프 전압(VOFF)이 입력되며, 제1 출력단(OUT) 및 제2 출력단(CR)은 제1 클럭단(CK1)으로 제공되는 제1 클럭 신호(CK) 또는 제2 클럭 신호(CKB)의 하이 구간이 출력된다. 여기서, 제1 출력단(OUT)으로 출력되는 신호는 제k 게이트 신호(GOUTk)로 정의되고, 제2 출력단(CR)으로 출력되는 신호는 제k 캐리 신호(COUTk)로 정의된다.
회로부(CS)의 일측에는 배선부(LD)가 형성되며, 배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3) 및 전압 배선(SL4)을 포함한다.
개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받아, 첫 번째 스테이지(SRC1)의 제1 입력단(IN1) 및 마지막 스테이지(SRCn+1)의 제2 입력단(IN2)에 제공한다.
제1 클럭 배선(SL2) 및 제2 클럭 배선(SL3)은 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)를 제공받아, 제1 클럭단(CK1) 및 제2 클럭단(CK2)에 제공한다.
전압 배선(SL4)은 오프 전압(VOFF)을 제공받아, 각 스테이지(SRC)의 전압단(VSS)에 제공한다.
도 7은 도 6에 도시된 스테이지의 상세 회로도이고, 도 8은 도 7에 도시된 스테이지의 동작을 설명하기 위한 구동 파형도이다.
여기서, 설명의 편의를 위해 제k 스테이지(SRCk)는 제1 클럭단(CK1)으로 제1 클럭 신호(CK)가 제공되고, 제2 클럭단(CK2)으로 제2 클럭 신호(CKB)가 제공되는 홀수 번째 스테이지를 대표예로 설명한다.
도 7 및 도 8을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동회로(300)의 제k 스테이지(SRCk)는 풀업부(310) 및 풀다운부(320)를 포함한다. 풀업부(310)는 제1 출력단(OUT)으로 제1 클럭 신호(CK)의 하이 값을 출력하여, 제k 게이트 신호(GOUTk)를 풀-업 시킨다. 풀다운부(320)는 번갈아 동작하는 제1 풀다운부(320a) 및 제2 풀다운부(320b)를 포함하며, 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)에 응답하여 제1 출력단(OUT)으로 출력되는 신호를 오프 전압(VOFF)으로 전환시켜 풀다운 시킨다.
풀업부(310)는 입력 전극이 제1 클럭단(CK1)에 연결되어 제1 클럭 신호(CK) 를 입력받고, 출력 전극은 제1 출력단(OUT)에 연결되며, 제어 전극은 제1 입력 신호를 입력받는 제2 스위칭 소자(TR2)로 이루어진다. 제1 입력 신호는, 제k-1 스테이지(SRCk-1)의 제k-1 캐리 신호(COUTk-1)이며, 첫 번째 스테이지(SRC10의 경우에는 수직 개시신호(STV)이다. 풀업부(310)는 충전 커패시터(C1)를 더 포함한다.
제1 풀다운부(320a)는 제4 스위칭 소자(TR4)로 이루어지고, 제2 풀다운부(320b)는 제5 스위칭 소자(TR5)로 이루어진다.
제k 스테이지(SRCk)는 제1 입력 신호의 하이 값에 응답하여 풀업부(310)를 턴-온 시키고, 제2 입력 신호의 하이 값에 응답하여 턴-오프 시키는 풀업 구동부(340)를 더 포함한다. 이하, 설명의 편의를 위해 제1 입력 신호는 제k-1 캐리 신호(COUTk-1)이고, 제2 입력 신호는 제k+1 게이트 신호(GOUTk+1)인 경우를 설명한다.
풀업 구동부(340)는 제1 풀업 구동부(340a) 및 제2 풀업 구동부(340b)를 포함한다.
제1 풀업 구동부(340a)는 입력 전극이 전압단(VSS)에 연결되고, 출력 전극이 제2 스위칭 소자(TR2)의 제어 전극과 연결되어 제1 노드(T1)를 이루며, 제어 전극은 제2 입력단(IN2)에 연결된 제7 스위칭 소자(TR7)로 이루어진다. 제2 풀업 구동부(340b)는 입력 전극과 제어 전극이 제1 입력단(IN1)에 공통으로 연결되고, 출력 전극이 제1 노드(T1)에 연결된 제6 스위칭 소자(TR6)로 이루어진다.
이러한 풀업 구동부(340)는 제k-1 캐리 신호(COUTk-1)의 하이 값에 응답하여 제6 스위칭 소자(TR6)가 턴-온 되면, 제k-1 캐리 신호(COUTk-1)의 하이 값이 제1 노드(T1)에 인가되어 충전 커패시터(C1)에 충전된다. 제1 클럭 신호(CK)가 하이 값으로 반전되면서 제2 스위칭 소자(TR2)가 부트스트랩 되어 제1 클럭 신호(CK)의 하이 값을 제1 출력단(OUT)으로 출력한다. 이 후, 제k+1 게이트 신호(GOUTK+1)에 응답하여 제7 스위칭 소자(TR7)가 턴-온 되면, 충전 커패시터(C1)가 오프 전압(VOFF)으로 방전되어 제1 노드(T1)는 로우 값으로 전환되며, 제2 스위칭 소자(TR2)는 턴-오프 된다.
제k 스테이지(SRCk)는 제1 노드(T1)를 로우 값으로 유지하여 제1 노드(T1)의 리플을 방지하는 리플 방지부(330)를 더 포함한다. 리플 방지부(330)는 제1 리플 방지부(330a) 및 제2 리플 방지부(330b)를 포함한다. 제1 리플 방지부(330a)는 입력 전극이 제1 입력단(IN1)에 연결되고, 출력 전극은 제1 노드(T1)에 연결되며, 제어 전극은 제2 클럭단(CK2)에 연결된 제1 스위칭 소자(TR1)로 이루어진다. 제2 리플 방지부(340b)는 입력 전극 및 출력 전극이 전압단(VSS) 및 제1 노드(T2)에 연결되고, 제어 전극은 스위칭 커패시터(C2)에 연결되어 제1 클럭 신호(CK)를 입력받는 제3 스위칭 소자(TR3)로 이루어진다.
이러한 리플 방지부(300)는 제2 클럭 신호(CKB)의 하이 값에 응답하여 제1 스위칭 소자(TR1)가 턴-온 되면, 제k-1 캐리 신호(COUTk-1)의 로우 값이 제1 노드(T1)에 인가되므로, 제1 노드(T1)는 로우 값으로 유지된다. 또한, 스위칭 커패시터(C2)에 충전된 제1 클럭 신호(CK)의 하이 값에 응답하여 제3 스위칭 소자(TR3)가 턴-온 되면, 오프 전압(VOFF)에 의해 제1 노드(T1)는 계속해서 로우 값을 유지한다. 이처럼, 제1 스위칭 소자(TR1)와 제3 스위칭 소자(TR3)가 1H 구간씩 번갈아 턴 -온 되어 제1 노드(T1)를 로우 값으로 유지함으로써, 제1 클럭 신호(CK)의 커플링에 의해 제1 노드(T1)에 발생되는 리플을 방지한다.
제k 스테이지(SRCk)는 캐리부(360) 및 캐리 다운부(370)를 더 포함한다. 캐리부(360)는 제1 클럭 신호(CK)의 하이 값을 제2 출력단(CR)으로 출력하여, 제k 캐리 신호(COUTk)를 풀-업 시킨다. 캐리 다운부(270)는 제1 캐리 다운부(370a) 및 제2 캐리 다운부(370b)를 포함하며, 제1 캐리 다운부(370a)는 제2 클럭 신호(CKB)의 하이 값에 응답하여 제2 출력단(CR)으로 출력되는 신호를 오프 전압(VOFF, 로우 값)으로 전환시켜 제k 캐리 신호(COUTk)를 풀-다운시킨다. 제2 캐리 다운부(370b)는 제1 클럭 신호(CK)에 응답하여 제2 출력단(CR)으로 출력되는 신호를 로우 값으로 유지시켜 제k 캐리 신호(COUTk)를 풀-다운시킨다.
캐리부(360)는 입력 전극이 제1 클럭단(CK1)에 연결되어 제1 클럭 신호(CK)를 입력받고, 출력 전극은 제2 출력단(CR)에 연결되며, 제어 전극은 제k-1 캐리 신호(COUTk-1)를 입력받는 제9 스위칭 소자(TR9)로 이루어진다. 캐리부(360)는 제9 스위칭 소자(TR9)의 제어 전극과 출력 전극 사이에 형성되는 캐리 커패시터(C3)를 더 포함한다. 캐리 커패시터(C3)는 제9 스위칭 소자(TR9)의 제어 전극에 입력되는 제k-1 캐리 신호(COUTk-1)를 저장하여 제9 스위칭 소자(TR9)를 턴-온 시킨다.
제1 캐리 다운부(370a)는 입력 전극이 전압단(VSS)에 연결되어 오프 전압(VOFF)을 입력받고, 제어 전극이 제2 클럭단(CK2)에 연결되어 제2 클럭 신호(CKB)를 입력받으며, 출력 전극이 제2 출력단(CR)에 연결되는 제10 스위칭 소자(TR10)로 이루어진다. 제2 캐리 다운부(370b)는 입력 전극이 전압단(VSS)에 연결 되어 오프 전압(VOFF)을 입력받고, 제어 전극이 스위칭 커패시터(C2)에 연결되어 제1 클럭 신호(CK)를 입력받으며, 출력 전극이 제2 출력단(CR)에 연결되는 제11 스위칭 소자(TR11)로 이루어진다. 즉, 제10 스위칭 소자(TR10) 및 제11 스위칭 소자는(TR11) 교번하면서 턴-온 되어 제2 출력단(CR)으로 출력되는 신호를 오프 전압(VOFF, 로우 값)으로 풀-다운시킨다.
제k 스테이지(SRCk)는 스위칭 커패시터(C2) 및 풀다운 제어부(350)를 더 포함한다. 스위칭 커패시터(C2)는 입력되는 제1 클럭 신호(CK)를 전달하여 제2 리플 방지부(330b), 제2 풀다운부(320b) 및 제2 캐리 다운부(370b)를 턴-온 시킨다. 풀다운 제어부(350)는 제8 스위칭 소자(TR8)로 이루어지며, 제1 노드(T1)의 신호에 응답하여 제2 리플 방지부(330b), 제2 풀다운부(320b) 및 제2 캐리 다운부(370b)를 턴-오프 시킨다.
이와 같이, 본 발명의 제2 실시예에 따른 게이트 구동회로(300)는 제1 리플 방지부(330a) 및 제2 리플 방지부(330b)가 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)에 응답하여 제1 노드(T1)의 로우 값을 안정적으로 유지함으로써, 리플을 방지한다.
이상에서 설명한 바와 같이, 본 발명에 따르면 풀업부의 제어 전극에 발생되는 리플을 방지하기 위하여 제1 리플 방지부 및 제2 리플 방지부를 구비하여 로우 값을 안정적으로 유지함으로써, 리플에 의한 게이트 신호의 노이즈 불량을 개선할 수 있다. 또한, 게이트 신호의 불량 개선으로 데이터 신호의 화소충전 시간을 증가 시켜 구동 주파수 증가에 따른 표시 장치의 구동 불량을 개선할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며,
    각 스테이지는
    제1 입력 신호의 하이 값에 응답하여 제1 클럭 신호의 하이 값을 제1 출력단으로 출력하는 풀업부;
    제2 입력 신호의 하이 값에 응답하여 상기 풀업부의 제어 전극을 로우 값으로 전환시켜 상기 풀업부를 오프시키는 제1 풀업 구동부;
    제2 클럭 신호의 하이 값에 응답하여 상기 제1 출력단으로 출력되는 신호를 로우 값으로 전환시키는 제1 풀다운부;
    상기 제2 클럭 신호의 하이 값에 응답하여 상기 제1 입력 신호의 로우 값을 상기 풀업부의 제어 전극에 인가하여 상기 풀업부를 오프시키며, 상기 풀업부의 제어 전극에 발생되는 리플을 방지하는 제1 리플 방지부;
    상기 제1 클럭 신호를 입력받아 충전하는 스위칭 커패시터;
    상기 스위칭 커패시터에 충전된 제1 클럭 신호에 응답하여 상기 제1 출력단으로 출력되는 신호를 로우 값으로 유지시키는 제2 풀다운부; 및
    상기 스위칭 커패시터에 충전된 제1 클럭 신호에 응답하여 상기 풀업부의 제어 전극을 로우 값으로 유지시키는 제2 리플 방지부를 포함하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 제1 클럭 신호 및 제2 클럭 신호는 1H(H는 수평구간) 주기로 반전되며, 서로 위상이 반대인 것을 특징으로 하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 제1 클럭 신호 및 제2 클럭 신호는 홀수 번째 스테이지와 짝수 번째 스테이지에 반대로 입력되는 것을 특징으로 하는 게이트 구동회로.
  4. 제2항에 있어서, 상기 제1 리플 방지부는
    입력 전극이 제1 입력단에 연결되어 상기 제1 입력 신호를 입력받고, 제어 전극은 제2 클럭단에 연결되어 상기 제2 클럭 신호를 입력받으며, 출력 전극은 상기 풀업부의 제어 전극에 연결된 제1 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동회로.
  5. 제4항에 있어서, 상기 풀업부는
    입력 전극이 제1 클럭단에 연결되어 상기 제1 클럭 신호를 입력받고, 출력 전극이 상기 제1 출력단에 연결되며, 제어 전극은 상기 제1 입력 신호를 입력받는 제2 스위칭 소자; 및
    상기 제2 스위칭 소자의 제어 전극과 출력 전극 사이에 형성되고, 상기 제1 입력 신호의 하이 값을 저장하여 상기 제2 스위칭 소자를 턴-온 시키는 충전 커패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 삭제
  7. 제5항에 있어서, 입력 전극 및 제어 전극이 공통으로 상기 제1 입력 신호를 입력받아, 상기 제1 입력 신호의 하이 값을 상기 풀업부의 제어 전극으로 출력하는 제2 풀업 구동부; 및
    상기 풀업부의 제어 전극 신호에 응답하여 상기 제2 풀다운부 및 제2 리플 방지부를 오프 시키는 풀다운 제어부를 더 포함하는 게이트 구동회로.
  8. 제7항에 있어서, 제k 스테이지의 상기 제1 입력 신호는 제k-1 스테이지의 제1 출력단으로 출력되는 신호이고, 상기 제2 입력 신호는 제k+1 스테이지의 제1 출력단으로 출력되는 신호인 것을 특징으로 하는 게이트 구동회로(k는 자연수).
  9. 제8항에 있어서, 첫 번째 스테이지의 상기 제1 입력 신호 및 마지막 스테이지의 상기 제2 입력 신호는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  10. 제7항에 있어서, 상기 제1 입력 신호의 하이 값에 응답하여 상기 제1 클럭 신호의 하이 값을 제2 출력단으로 출력하는 캐리부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 제10항에 있어서,
    상기 제2 클럭 신호의 하이 값에 응답하여 상기 제2 출력단으로 출력되는 신호를 로우 값으로 전환시키는 제1 캐리 다운부; 및
    상기 스위칭 커패시터에 충전된 제1 클럭 신호에 응답하여 상기 제2 출력단으로 출력되는 신호를 로우 값으로 전환시키는 제2 캐리 다운부를 더 포함하며,
    상기 제2 캐리 다운부는 상기 풀다운 제어부에 의해 오프 되는 것을 특징으로 하는 게이트 구동회로.
  12. 제11항에 있어서, 제k 스테이지의 상기 제1 입력 신호는 제k-1 스테이지의 제2 출력단으로 출력되는 신호이고, 상기 제2 입력 신호는 제k+1 스테이지의 제1 출력단으로 출력되는 신호인 것을 특징으로 하는 게이트 구동회로.
  13. 제12항에 있어서, 첫 번째 스테이지의 상기 제1 입력 신호 및 마지막 스테이지의 상기 제2 입력 신호는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  14. 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진 표시 패널;
    상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동회로; 및
    상기 주변 영역에 형성되고, 상호 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동회로를 포함하며,
    상기 게이트 구동회로의 각 스테이지는
    제1 입력 신호의 하이 값에 응답하여 제1 클럭 신호의 하이 값을 제1 출력단으로 출력하는 풀업부;
    제2 입력 신호의 하이 값에 응답하여 상기 풀업부의 제어 전극을 로우 값으로 전환시켜 상기 풀업부를 오프시키는 제1 풀업 구동부;
    제2 클럭 신호의 하이 값에 응답하여 상기 제1 출력단으로 출력되는 신호를 로우 값으로 전환시키는 제1 풀다운부;
    상기 제2 클럭 신호의 하이 값에 응답하여 상기 제1 입력 신호의 로우 값을 상기 풀업부의 제어 전극에 인가하여 상기 풀업부를 오프시키며, 상기 풀업부의 제어 전극에 발생되는 리플을 방지하는 제1 리플 방지부;
    상기 제1 클럭 신호를 입력받아 충전하는 스위칭 커패시터;
    상기 스위칭 커패시터에 충전된 제1 클럭 신호에 응답하여 상기 제1 출력단으로 출력되는 신호를 로우 값으로 유지시키는 제2 풀다운부; 및
    상기 스위칭 커패시터에 충전된 제1 클럭 신호에 응답하여 상기 풀업부의 제어 전극을 로우 값으로 유지시키는 제2 리플 방지부를 포함하는 표시 장치.
  15. 제14항에 있어서, 상기 제1 클럭 신호 및 제2 클럭 신호는 1H(H는 수평구간) 주기로 반전되며, 서로 위상이 반대인 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 제1 리플 방지부는
    입력 전극이 제1 입력단에 연결되어 상기 제1 입력 신호를 입력받고, 제어 전극은 제2 클럭단에 연결되어 상기 제2 클럭 신호를 입력받으며, 출력 전극은 상기 풀업부의 제어 전극에 연결된 제1 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 상기 풀업부는
    입력 전극이 제1 클럭단에 연결되어 상기 제1 클럭 신호를 입력받고, 출력 전극이 상기 제1 출력단에 연결되며, 제어 전극은 상기 제1 입력 신호를 입력받는 제2 스위칭 소자; 및
    상기 제2 스위칭 소자의 제어 전극과 출력 전극 사이에 형성되고, 상기 제1 입력 신호를 저장하여 상기 제2 스위칭 소자를 턴-온 시키는 충전 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  18. 삭제
  19. 제17항에 있어서, 상기 게이트 구동회로의 각 스테이지는
    입력 전극 및 제어 전극이 공통으로 상기 제1 입력 신호를 입력받아, 상기 제1 입력 신호의 하이 값을 상기 풀업부의 제어 전극으로 출력하는 제2 풀업 구동부; 및
    상기 풀업부의 제어 전극 신호에 응답하여 상기 제2 풀다운부 및 제2 리플 방지부를 오프 시키는 풀다운 제어부를 더 포함하는 표시 장치.
  20. 제19항에 있어서, 제k 스테이지의 상기 제1 입력 신호는 제k-1 스테이지의 제1 출력단으로 출력되는 신호이고, 상기 제1 입력 신호는 제k+1 스테이지의 제1 출력단으로 출력되는 신호이며,
    첫 번째 스테이지의 상기 제1 입력 신호 및 마지막 스테이지의 상기 제2 입력 신호는 수직 개시신호인 것을 특징으로 하는 표시 장치.
  21. 제19항에 있어서, 상기 게이트 구동회로의 각 스테이지는
    상기 제1 입력 신호의 하이 값에 응답하여 상기 제1 클럭 신호의 하이 값을 제2 출력단으로 출력하는 캐리부를 더 포함하는 것을 특징으로 하는 표시 장치.
  22. 제21항에 있어서, 상기 게이트 구동회로의 각 스테이지는
    상기 제2 클럭 신호의 하이 값에 응답하여 상기 제2 출력단으로 출력되는 신호를 로우 값으로 전환시키는 제1 캐리 다운부; 및
    상기 스위칭 커패시터에 충전된 제1 클럭 신호에 응답하여 상기 제2 출력단으로 출력되는 신호를 로우 값으로 전환시키는 제2 캐리 다운부를 더 포함하며,
    상기 제2 캐리 다운부는 상기 풀다운 제어부에 의해 오프 되는 것을 특징으로 하는 표시 장치.
  23. 제22항에 있어서, 제k 스테이지의 상기 제1 입력 신호는 제k-1 스테이지의 제2 출력단으로 출력되는 신호이고, 상기 제2 입력 신호는 제k+1 스테이지의 제1 출력단으로 출력되는 신호이며,
    첫 번째 스테이지의 상기 제1 입력 신호 및 마지막 스테이지의 상기 제2 입력 신호는 수직 개시신호인 것을 특징으로 하는 표시 장치.
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