CN103098140B - 移位寄存器及显示装置 - Google Patents

Abstract

构成移位寄存器的单元电路（11）包括：晶体管（T2），向该晶体管（T2）的漏极端子提供时钟信号（CK），该晶体管的源极端子与输出端子（OUT）相连接；晶体管（T9），若被提供激活状态的全导通控制信号（AON），则该晶体管（T9）向输出端子（OUT）输出导通电压，而若被提供非激活状态的全导通控制信号（AONB），则停止所述导通电压的输出；晶体管（T1），若被提供非激活状态的全导通控制信号（AONB），则该晶体管（T1）基于输入信号（IN）来向晶体管（T2）的控制端子提供导通电压；以及晶体管（T4），若被提供激活状态的全导通控制信号（AON），则该晶体管（T4）向晶体管（T2）的控制端子提供截止电压。由此，提供一种能通过简单的结构来防止全导通动作后的误动作的移位寄存器以及具备该移位寄存器的显示装置。

Description

移位寄存器及显示装置

技术领域

本发明涉及移位寄存器及显示装置，尤其涉及显示装置的驱动电路中所使用的移位寄存器。

背景技术

有源矩阵型的显示装置以行为单位选择配置成二维形状的显示元件，并向所选择的显示元件写入对应于显示数据的电压，由此来显示视频。为了以行为单位来选择显示元件，使用基于时钟信号来依次对输出信号进行移位的移位寄存器以作为扫描信号线驱动电路。此外，在进行点顺序驱动的显示装置中，在数据信号线驱动电路的内部设置有同样的移位寄存器。

在液晶显示装置中，往往会采用用于形成显示元件内的晶体管（TFT；ThinFilmTransistor：薄膜晶体管）的制造工艺，来将显示元件的驱动电路与显示元件形成为一体。在此情况下，为了降低制造成本，优选利用导电类型与显示元件内的晶体管相同的晶体管来形成包含移位寄存器的驱动电路。此外，若增加提供给移位寄存器的时钟信号的数量，则时钟布线用的布局面积、功耗等会增加。基于这样的背景，需要一种使用相同导电类型的晶体管并基于两相时钟信号来进行动作的移位寄存器。对于使用上述移位寄存器的情况，在打开或关闭液晶显示装置的电源电路时产生的视频紊乱会被人眼观察到，因此观众有时会感到不快。

为此，若能在打开电源电路时，进行从移位寄存器的所有输出端子输出高电平的输出信号的全导通动作，则能缓解画面中显示的视频的紊乱。例如，专利文献1中揭示了这种能进行全导通动作的移位寄存器。

图35是表示专利文献1的移位寄存器110的结构的框图，图36是该移位寄存器110所包含的单元电路111的电路图。下面对图36所示的单元电路111的动作进行说明。移位寄存器110所包含的多个单元电路111分别具有全导通控制端子AON、ANOB（AON的否），在移位寄存器110进行全导通动作时，从外部提供全导通控制信号AON、AONB。当全导通控制信号AON为高电平且全导通控制信号AONB为低电平时，晶体管T108为截止状态，晶体管T109为导通状态。这里，若起始脉冲ST及时钟信号CK1、CK2为高电平，则节点N102的电位为VSS，节点N101的电位为VDD，从输出端子OUT输出电位为VDD的输出信号。其它单元电路也同样地，同时输出VDD的输出信号。因此，能在这种单元电路所构成的移位寄存器中进行全导通动作。

现有技术文献

专利文献

专利文献1：国际公开专利公报“WO2009/034749号公报（2009年3月19日公开）”

发明内容

发明所要解决的技术问题

然而，在上述移位寄存器110中存在如下情况：节点N101的电位在全导通动作时为VDD，在全导通动作后、恢复成通常动作时，由于仍旧充电在VDD的状态，因此晶体管T102也会成为导通状态。在这种情况下，若时钟信号CK为高电平，则可能会在恢复成通常动作时输出高电平的输出信号，引起误动作。由此，为了防止这种误动作，必须在全导通动作后（恢复成通常动作时）另外进行将节点N101的电位固定成VSS等初始化动作，电路结构变得较为复杂。

本发明是鉴于上述问题点而作出的，其目的在于提供一种能通过简单的结构来防止全导通动作后的误动作的移位寄存器及具备该移位寄存器的显示装置。

解决技术问题所采用的技术方案

本发明的移位寄存器为了解决上述课题，

具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的所述控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压。

根据上述结构，若向上述单元电路提供激活状态的全导通控制信号（全导通动作），则向上述第一输出控制晶体管的控制端子提供截止电压。由此，在全导通动作后、恢复成通常动作时，即，在全导通控制信号为非激活状态且输入信号为低电平时，上述预充电电路与上述第一输出控制晶体管的连接点（节点N1）的电位为VSS，因此上述第一输出控制晶体管不会变为导通状态。

因此，在全导通动作之后、恢复为通常动作时，不会像现有技术那样，晶体管T2（图36的晶体管102）变为导通状态从而输出高电平的时钟信号CK。由此，能防止移位寄存器的误动作。此外，上述单元电路与现有的单元电路（参照图36）相比，电路结构也没有复杂化。

本发明的显示装置为了解决上述课题，

包括显示面板，该显示面板包括数据信号线及扫描信号线，其特征在于，包括：

扫描信号线驱动电路，该扫描信号线驱动电路包括上述任一项所述的移位寄存器，并依次选择所述扫描信号线；

数据信号线驱动电路，该数据信号线驱动电路向所述数据信号线提供视频信号；以及

电源电路，该电源电路向所述扫描信号线驱动电路及所述数据信号线驱动电路提供电源电压，

在打开或关闭所述电源电路时，将激活状态的全导通控制信号提供给所述扫描信号线驱动电路，从而使所有扫描信号线成为激活状态。

本发明的液晶显示装置，

包括显示面板，该显示面板包括数据信号线及扫描信号线，其特征在于，包括：

扫描信号线驱动电路，该扫描信号线驱动电路包括上述任一项所述的移位寄存器，并依次选择所述扫描信号线；

数据信号线驱动电路，该数据信号线驱动电路向所述数据信号线提供视频信号；以及

电源电路，该电源电路向所述扫描信号线驱动电路及所述数据信号线驱动电路提供电源电压，

在打开或关闭所述电源电路时，将激活状态的全导通控制信号提供给所述扫描信号线驱动电路，从而使所有扫描信号线成为激活状态。

发明效果

对于本发明的移位寄存器，如上所述，上述单元电路包括：预充电电路，若向上述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号来向上述第一输出控制晶体管的控制端子提供导通电压；以及放电电路，若向上述单元电路提供激活状态的全导通控制信号，则该放电电路向上述第一输出控制晶体管的控制端子提供截止电压。由此，能提供一种可以通过简单的结构来防止全导通动作后的误动作的移位寄存器以及具备该移位寄存器的显示装置。

附图说明

图1是表示本发明实施方式1所涉及的移位寄存器的结构的框图。

图2是图1的移位寄存器所包含的单元电路的电路图。

图3是图1的移位寄存器的通常动作时的时序图。

图4是图1的移位寄存器的全导通动作时的时序图。

图5是本发明实施方式2所涉及的移位寄存器所包含的单元电路的电路图。

图6是在实施方式2所涉及的移位寄存器中，时钟信号CK、CKB为高电平时的全导通动作时的时序图。

图7是在实施方式2所涉及的移位寄存器中，时钟信号CK、CKB为低电平时的全导通动作时的时序图。

图8是表示实施方式3所涉及的移位寄存器的结构的框图。

图9是图8所示的移位寄存器所包含的单元电路的电路图。

图10是图8所示的移位寄存器的通常动作时的时序图。

图11是图8所示的移位寄存器的全导通动作时的时序图。

图12是本发明实施方式4所涉及的移位寄存器所包含的单元电路的电路图。

图13是实施方式4所涉及的移位寄存器的全导通动作时的时序图。

图14是表示实施方式1所涉及的移位寄存器所包含的单元电路的其它结构的电路图。

图15是表示实施方式3所涉及的移位寄存器所包含的单元电路的其它结构的电路图。

图16是本发明实施方式5所涉及的移位寄存器所包含的单元电路的电路图。

图17是实施方式5所涉及的移位寄存器的全导通动作时的时序图。

图18是本发明实施方式6所涉及的移位寄存器所包含的单元电路的电路图。

图19是实施方式6所涉及的移位寄存器的全导通动作时的时序图。

图20是本发明实施方式7所涉及的移位寄存器所包含的单元电路的电路图。

图21是实施方式7所涉及的移位寄存器的全导通动作时的时序图。

图22是本发明实施方式8所涉及的移位寄存器所包含的单元电路的电路图。

图23是实施方式8所涉及的移位寄存器的全导通动作时的时序图。

图24是本发明实施方式9所涉及的移位寄存器所包含的单元电路的电路图。

图25是实施方式9所涉及的移位寄存器的全导通动作时的时序图。

图26是本发明实施方式10所涉及的移位寄存器所包含的单元电路的电路图。

图27是实施方式10所涉及的移位寄存器的全导通动作时的时序图。

图28是表示具备本发明的移位寄存器的液晶显示装置的简要结构的框图。

图29是表示具备本发明的移位寄存器的其它液晶显示装置的简要结构的框图。

图30是表示图29所示的液晶显示装置的动作的时序图。

图31是表示具备本发明的移位寄存器的其它液晶显示装置的简要结构的框图。

图32是表示图31所示的液晶显示装置的动作的时序图。

图33是表示关闭图31所示的液晶显示装置的电源电路时的时序图。

图34是表示图31所示的在进行通常动作的液晶显示装置的电源电路被强制关闭时的时序图。

图35是现有的移位寄存器的全导通动作时的时序图。

图36是图35所示的移位寄存器的全导通动作时的时序图。

具体实施方式

[实施方式1]

下面对本发明的实施方式1进行如下说明。图1是表示实施方式1所涉及的移位寄存器的结构的框图。图1所示的移位寄存器10采用将n个（n为2以上的整数）单元电路11进行多级连接的结构。单元电路11具有时钟端子CK、CKB；输入端子IN；全导通控制端子AON、AONB；及输出端子OUT。以下，将经由各端子输入输出的信号以与该端子相同的名称来称呼（例如，将经由时钟端子CK输入的信号称为时钟信号CK）。

从外部向移位寄存器10提供起始脉冲ST和两相的时钟信号CK（CK1）、CKB(CK2)；及全导通控制信号AON、AONB（AON的否）。将起始脉冲ST提供给第一级单元电路11的输入端子IN。将时钟信号CK1（第一时钟信号）提供给奇数级单元电路11的时钟端子CK和偶数级（0也包含在偶数中，以下相同）单元电路11的时钟端子CKB。将时钟信号CK2（第二时钟信号）提供给奇数级单元电路11的时钟端子CKB和偶数级单元电路11的时钟端子CK。将全导通控制信号AON、AONB分别提供给单元电路11的全导通控制端子AON、AONB。将单元电路11的输出信号OUT作为输出信号SROUT1～SROUTn输出到外部，并且提供给后级单元电路11的输入端子IN。

另外，提供给各单元电路11的时钟信号不限于两相，也可以是三相以上。例如，也可以采用设置四相时钟信号CK1、CK2、CK3、CK4，并设定成时钟信号CK1和CK3同相位，时钟信号CK2和CK4同相位的结构。在该结构下，例如可以采用如下结构：即，将时钟信号CK1提供给第一级单元电路11的时钟端子CK和第二级单元电路11的时钟端子CKB，将时钟信号CK2提供给第一级单元电路11的时钟端子CKB和第二级单元电路11的时钟端子CK，将时钟信号CK3提供给第三级单元电路11的时钟端子CK和第四级单元电路11的时钟端子CKB，将时钟信号CK4提供给第三级单元电路11的时钟端子CKB和第四级单元电路11的时钟端子CK，并按上述顺序将时钟信号CK1、CK2、CK3、CK4提供给之后的单元电路11。

图2是移位寄存器10所包含的单元电路11的电路图。如图2所示，单元电路11由相同导电类型的晶体管构成，包含九个N沟道型晶体管T1～T9；两个电容C1、C2和一个电阻R1（电阻元件）。晶体管T1起预充电电路或预充电晶体管（第二预充电晶体管）的作用，晶体管T2起输出控制晶体管（第一输出控制晶体管）的作用，晶体管T3起输出控制晶体管（第二输出控制晶体管）的作用，晶体管T4起放电电路或放电晶体管（第一放电晶体管）的作用，晶体管T5起复位晶体管（第一复位晶体管）的作用，晶体管T6起复位分离晶体管的作用，晶体管T7起复位晶体管（第二复位晶体管）的作用，晶体管T8起预充电晶体管（第一预充电晶体管）的作用，晶体管T9起全导通输出信号生成电路的作用，预充电晶体管T5～T7起复位信号生成电路的作用。以下，将提供给栅极端子（控制端子）后使晶体管变为导通状态的电压（信号的电平）称为导通电压（导通电平），将提供给栅极端子后使晶体管变为截止状态的电压（信号的电平）称为截止电压（截止电平）。在N沟道型晶体管中，高电压为导通电压（高电平为导通电平），低电压为截止电压（低电平为截止电平），P沟道型晶体管则相反。

晶体管T1的漏极端子（一个导通端子）与晶体管T8的源极端子相连接，栅极端子（控制端子）与输入端子IN相连接。另外，晶体管T1的源极端子（另一个导通端子）与晶体管T2的栅极端子和晶体管T4的漏极端子相连接。以下，将此连接点称为节点N1。晶体管T2的漏极端子与时钟端子CK相连接，源极端子与输出端子OUT和晶体管T3的漏极端子相连接。晶体管T3、T4的源极端子接地。

向晶体管T5的漏极端子提供电源电压VDD，晶体管T5的源极端子与电阻R1的一端相连接。晶体管T6的漏极端子与电阻R1的另一端相连接，源极端子与晶体管T7的漏极端子相连接，栅极端子与全导通控制端子AONB相连接。电阻R1和晶体管T6的连接点也与晶体管T4的栅极端子相连接。以下，将此连接点称为节点N3。晶体管T7的栅极端子与输入端子IN相连接，源极端子接地。晶体管T6、T7的连接点也与晶体管T3的栅极端子相连接。以下，将此连接点称为节点N2。

向晶体管T8的漏极端子提供电源电压VDD，晶体管T8的源极端子与晶体管T1的漏极端子相连接，栅极端子与全导通控制端子AONB相连接。

向晶体管T9的漏极端子提供电源电压VDD，晶体管T9的源极端子与输出端子OUT相连接，栅极端子与全导通控制端子AON相连接。

电容C1、C2由电容元件构成。电容C1设置在晶体管T2的栅极端子和源极端子之间，电容C2设置在节点N2和接地之间。电容C1起自举电容的作用，电容C2起用于保持电荷的电容的作用。另外，电容C1、C2可以不使用电容元件构成，而使用布线电容、晶体管的寄生电容来构成。由此，能够不设置电容元件从而相应地简化电路结构。

包含上述结构的单元电路11的移位寄存器10除了进行逐个依次输出高电平的输出信号OUT的通常动作以外，还进行向所有输出端子OUT同时输出高电平的输出信号OUT的全导通动作。以下，若无特别说明，则假设包含时钟信号CK1、CK2在内，移位寄存器10的内部信号和输入输出信号的电位在高电平时为VDD，在低电平时为VSS。

（通常动作）

接着，使用图3对通常动作进行说明。图3是移位寄存器10在通常动作时的时序图。图3中，分别将期间t0～期间tn+1分为前半段和后半段，此外，在通常动作期间中，全导通控制信号AON为低电平（非激活），全导通控制信号AONB为高电平。

起始脉冲ST在期间t0的前半段为高电平，时钟信号CK1在期间tod（od为奇数；以下称为奇数期间）的前半段为高电平，时钟信号CK2在tev（ev为偶数；以下称为偶数期间）的前半段为高电平。在除此以外的期间里，这三个信号为低电平。由此，时钟信号CK1、CK2设定为相位互不相同，且高电平期间不重复。

如图3所示，当提供起始脉冲ST以作为输入信号IN时，第一级单元电路11（以下称为单元电路SR1）按如下方式动作。在单元电路SR1中，输入信号IN在期间t0的前半段为高电平，时钟信号CK（CK1）在奇数期间的前半段为高电平，时钟信号CKB（CK2）在偶数期间的前半段为高电平。

在期间t0的前半段，若起始脉冲ST变为高电平，则晶体管T1变为导通状态，因此，节点N1的电位变为VDD-Vth（其中，Vth为晶体管T1、T8的阈值电压），晶体管T2变为导通状态。此外，若时钟信号CKB变为高电平，则晶体管T5变为导通状态。另外，起始脉冲ST是高电平，因此晶体管T7变为导通状态，全导通控制信号AONB在通常动作时为高电平，因此晶体管T6变为导通状态，这里，当电阻R1为高电阻时，节点N2、节点N3的电位均变为VSS，晶体管T3、T4均变为截止状态。此时，时钟信号CK为低电平，此外，全导通控制信号AON在通常动作时为低电平（非激活），晶体管T9为截止状态，因此输出信号OUT变为低电平。另外，电容C1中蓄积了与晶体管T2的栅极－源极间电位差VDD-Vth相对应的电荷。

在期间t0的后半段，起始脉冲ST和时钟信号CKB变为低电平，因此晶体管T1、T5、T7变为截止状态。若晶体管T1变为截止状态，则节点N1变为浮动状态，但节点N1的电位由于电容C1而保持在VDD-Vth。

在期间t1的前半段，时钟信号CK变为高电平。此时，晶体管T2为导通状态，因此输出信号OUT变为高电平。此外，节点N1为浮动状态，节点N1和晶体管T2的源极端子经由保持了电位差VDD-Vth的电容C1相连接。若晶体管T2的源极端子的电位从VSS变化为VDD，则节点N1的电位改变相同的量，变得高于电源电压VDD（自举效应）。因此，最大电压为VDD的时钟信号CK无电压降地通过晶体管T2，从而以原有的电压电平从输出端子OUT输出时钟信号CK。

在期间t1的后半段，时钟信号CK变为低电平。此时，晶体管T2为导通状态，因此输出信号OUT变为低电平，节点N1的电位返回至VDD-Vth。

在期间t2的前半段，时钟信号CKB变为高电平，因此晶体管T5变为导通状态，节点N2、节点N3的电位上升。其结果是，晶体管T3、T4变为导通状态，因此节点N1及输出端子OUT的电位为VSS。另外，此时，节点N2的电位变为VDD-Vth，电容C2中蓄积了与电源电压VDD相对应的电荷。

之后，单元电路SR1以如下方式动作。在奇数期间的前半段，时钟信号CK变为高电平，时钟信号CKB变为低电平，因此晶体管T5变为截止状态。因此，节点N2的电位由于电容C2而保持在VDD-Vth。另一方面，在偶数期间的前半段，时钟信号CK变为低电平，时钟信号CKB变为高电平，因此晶体管T5变为导通状态。因此，节点N2的电位变为VDD-Vth，电容C2中蓄积了与电源电压VDD相对应的电荷。

其结果是，如图3所示，单元电路SR1内的节点N1的电位在期间t0、以及期间t1的后半段变为VDD-Vth，在期间t1的前半段变为高于VDD的电平，除此以外为VSS。单元电路SR1内的节点N2的电位在期间t0和期间t1内变为VSS，在期间t2之后变为VDD-Vth。此外，单元电路SR1的输出信号OUT（移位寄存器10的输出信号SROUT1）在期间t1的前半段变为高电平，除此以外为低电平。

同样地，第i级（i为1以上n以下的整数）单元电路11的输出信号OUTi（移位寄存器10的输出信号SROUTi）在期间ti的前半段变为高电平，除此以外为低电平。上述移位寄存器10基于两相的时钟信号CK1、CK2来使输出信号SROUT1～SROUTn逐个依次成为高电平。

（全导通动作）

接着，使用图4对全导通动作进行说明。图4是移位寄存器10在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平（激活），全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为高电平。

起始脉冲ST为高电平，因此晶体管T7变为导通状态，全导通控制信号AONB为低电平，因此晶体管T6变为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3变为截止状态。此外，时钟信号CKB为高电平，因此晶体管T5变为导通状态，节点N3的电位变为VDD-Vth，因此晶体管T4变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态。此时，全导通控制信号AON为高电平，因此晶体管T9变为导通状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路11的输入端子IN，并在后级单元电路11中进行与上述第一级相同的动作。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

根据本实施方式1所涉及的移位寄存器10，在全导通动作时，时钟信号CKB为高电平，全导通控制信号AONB为低电平，因此晶体管T4、T5变为导通状态，晶体管T6变为截止状态，节点N1的电位固定为VSS。因此，在全导通动作之后恢复为通常动作时，不会像现有技术那样，晶体管T2变为导通状态从而输出时钟信号CK。由此，能防止移位寄存器10的误动作。此外，如图2所示，本实施方式1所涉及的单元电路11与现有的单元电路（参照图36）相比，电路结构也没有变复杂。

另外，本实施方式1所涉及的移位寄存器10的单元电路11中设置了晶体管T8，在全导通动作时变为截止状态。因此，在全导通动作时，即使晶体管T1、T4变为导通状态，也不会有贯通电流流过晶体管T1、T4。由此，能使移位寄存器10的动作稳定。

另外，在图2的单元电路11中，也可以采用不设置晶体管T8的结构。在这种情况下，为了抑制流过晶体管T1、T4的贯通电流来防止误动作，即，为了使节点N1的电位变为VSS，优选将晶体管T4的能力（尺寸）设定为大于晶体管T1的能力（尺寸）。对于后述的各单元电路也是同样的。

此外，在图2的单元电路11中，也可以采用不设置电阻R1的结构，或者采用电阻R1和晶体管T5的连接关系颠倒的结构。例如，能通过采用不设置电阻元件而利用与电阻R1相当的寄生电阻的结构、或不设置电阻元件而对晶体管T5的尺寸进行调整的结构来实现上述动作。对于后述的各单元电路也是同样的。

接着，对本发明所涉及的移位寄存器的其它方式进行说明。另外，在以下的说明中，主要说明与实施方式1的移位寄存器10的不同点，对于具有与实施方式1中所说明的各结构要素相同功能的结构要素赋予相同的编号，并省略其说明。

[实施方式2]

下面对本发明的实施方式2进行如下说明。实施方式2所涉及的移位寄存器20的结构（未图示）与图1所示的实施方式1的移位寄存器10相同。图5是移位寄存器20所包含的单元电路21的电路图。图5所示的单元电路21是在实施方式1的移位寄存器10所包含的单元电路11（参照图2）中添加了晶体管T10的单元电路。晶体管T10起复位晶体管（第二复位晶体管）的作用。

如图5所示，向晶体管T10的漏极端子提供电源电压VDD，晶体管T10的源极端子与节点N3相连接，栅极端子与全导通控制端子AON相连接。

移位寄存器20的通常动作与移位寄存器10的通常动作相同，因此，以下对全导通动作进行说明。在全导通动作期间中，全导通控制信号AON为高电平（激活），全导通控制信号AONB为低电平。此外，将起始脉冲ST设定为高电平。时钟信号CK、CKB的电平可以任意设定。因此，首先对时钟信号CK、CKB为高电平的情况进行说明。图6是时钟信号CK、CKB为高电平时的、移位寄存器20在全导通动作时的时序图。

起始脉冲ST为高电平，因此晶体管T7变为导通状态，全导通控制信号AONB为低电平，因此晶体管T6变为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3变为截止状态。此外，全导通控制信号AON为高电平，因此晶体管T10变为导通状态，节点N3的电位变为VDD-Vth（这里，Vth为晶体管T10的阈值电压）。由此，晶体管T4变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态。然后，晶体管T9变为导通状态，因此从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路21的输入端子IN，后级单元电路21进行与上述第一级相同的动作。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

接着，对时钟信号CK、CKB为低电平的情况进行说明。图7是时钟信号CK、CKB为低电平时的、移位寄存器20在全导通动作时的时序图。

由于起始脉冲ST为高电平，因此T7变为导通状态。由此，节点N2的电位变为VSS，因此晶体管T3变为截止状态。此外，即使时钟信号CKB为低电平，但由于全导通控制信号AON为高电平，因此晶体管T10也变为导通状态，由此，节点N3的电位变为VDD-Vth（这里，Vth为晶体管T10的阈值电压）。由此，晶体管T4变为导通状态，因此节点N1的电位变为VSS，晶体管T2变为截止状态。然后，晶体管T9变为导通状态，因此从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路21的输入端子IN，后级单元电路21进行与上述第一级相同的动作。

由此，对于时钟信号CK、CKB为低电平的情况，也在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

根据本实施方式所涉及的移位寄存器20，通过设置晶体管T10，从而在全导通动作时，节点N3的电位变为VDD-Vth（导通电压），因此晶体管T4变为导通状态，节点N1的电位固定为VSS。即，能将节点N1的电位固定为VSS来进行全导通动作，而与时钟信号CK、CKB的电平无关。

[实施方式3]

下面对本发明的实施方式3进行如下说明。图8是表示实施方式3所涉及的移位寄存器的结构的框图。图8所示的移位寄存器30采用将（n+1）个单元电路31进行多级连接的结构。单元电路31具有时钟端子CK、CKB；输入端子INs、INr；全导通控制端子AON、AONB；及输出端子OUT。

从外部向移位寄存器30提供起始脉冲ST和两相的时钟信号CK、CKB；及全导通控制信号AON、AONB（AON的否）。将起始脉冲ST提供给第一级单元电路31的输入端子INs。将时钟信号CK1提供给奇数级单元电路31的时钟端子CK和偶数级单元电路31的时钟端子CKB。将时钟信号CK2提供给奇数级单元电路31的时钟端子CKB和偶数级单元电路31的时钟端子CK。将全导通控制信号AON、AONB分别提供给单元电路31的全导通控制信号端子AON、AONB。将除第（n+1）级以外的单元电路31的输出信号OUT作为输出信号SROUT1～SROUTn输出到外部，并且提供给后级单元电路31的输入端子INs、及前级单元电路31的输入端子INr。将第（n+1）级单元电路31的输出信号OUT（输出信号dummy(虚拟)）提供给第n级单元电路31的输入端子INr，并经由延迟电路32（例如缓冲器）提供给第（n+1）级单元电路31的输入端子INr。

图9是移位寄存器30所包含的单元电路31的电路图。如图9所示，单元电路31由相同导电类型的晶体管构成，包含九个N沟道型晶体管T1～T4、T6～T9、T11和两个电容C1、C2。晶体管T11起复位晶体管（第三复位晶体管）的作用，晶体管T6、T7、T11起复位信号生成电路的作用。

向晶体管T11的漏极端子提供电源电压VDD，晶体管T11的源极端子与晶体管T6的漏极端子相连接，栅极端子与输入端子INr相连接。晶体管T6、T11的连接点（节点N3）也与晶体管T4的栅极端子相连接。

晶体管T6的源极端子与晶体管T7的漏极端子相连接，栅极端子与全导通控制端子AONB相连接。晶体管T7的栅极端子与输入端子INs相连接，源极端子接地。晶体管T6、T7的连接点（节点N2）也与晶体管T3的栅极端子相连接。

包含上述结构的单元电路31的移位寄存器30与实施方式1的移位寄存器10同样地，除了进行逐个依次输出高电平的输出信号的通常动作以外，还进行向所有输出端子OUT同时输出高电平的输出信号OUT的全导通动作。此外，在移位寄存器30中，将输出信号OUT作为输出信号SROUT1～SROUTn输出到外部，并且输入到后级单元电路31的输入端子INs及前级单元电路31的输入端子INr。即，移位寄存器30利用后级单元电路31的输出信号来进行节点N1的放电和输出信号的下拉。

（通常动作）

接着，使用图10对通常动作进行说明。图10是移位寄存器30在通常动作时的时序图。图10中，分别将期间t0～期间tn+1分为前半段和后半段，此外，在通常动作期间中，全导通控制信号AON为低电平（非激活），全导通控制信号AONB为高电平。

起始脉冲ST在期间t0的前半段为高电平，时钟信号CK1在期间tod的前半段为高电平，时钟信号CK2在期间tev的前半段为高电平。在除此以外的期间里，这三个信号为低电平。由此，时钟信号CK1、CK2设定为相位互不相同，且高电平期间不重复。

如图10所示，当提供起始脉冲ST以作为输入信号INs时，第一级单元电路SR1按如下方式动作。在单元电路SR1中，输入信号INs在期间t0的前半段变为高电平，时钟信号CK在奇数期间的前半段变为高电平，时钟信号CKB在偶数期间的前半段变为高电平。

在期间t0的前半段，若起始脉冲ST变为高电平，则晶体管T1变为导通状态，因此，节点N1的电位变为VDD-Vth（其中，Vth为晶体管T1、T8的阈值电压），晶体管T2变为导通状态。此外，起始脉冲ST是高电平，因此晶体管T7变为导通状态，全导通控制信号AONB在通常动作时为高电平，因此晶体管T6变为导通状态，这里，输入信号INr在期间t0内为低电平，因此晶体管T11变为截止状态，节点N2、节点N3的电位均变为VSS，晶体管T3、T4均变为截止状态。此时，时钟信号CK为低电平，此外，全导通控制信号AON在通常动作时为低电平，晶体管T9为截止状态，因此输出信号OUT变为低电平。另外，电容C1中蓄积了与晶体管T2的栅极-源极间电位差VDD-Vth相对应的电荷。

在期间t0的后半段，起始脉冲ST和输入信号INr变为低电平，因此晶体管T1、T7、T11变为截止状态。若晶体管T1变为截止状态，则节点N1变为浮动状态，但节点N1的电位由于电容C1而保持在VDD-Vth。

在期间t1的前半段，时钟信号CK变为高电平。此时，晶体管T2为导通状态，因此输出信号OUT变为高电平。此外，节点N1为浮动状态，节点N1和晶体管T2的源极端子经由保持了电位差VDD-Vth的电容C1相连接。若晶体管T2的源极端子的电位从VSS变化为VDD，则节点N1的电位改变相同的量，变得高于电源电压VDD（自举效应）。因此，最大电压为VDD的时钟信号CK无电压降地通过晶体管T2，从而以原有的电压电平从输出端子OUT输出时钟信号CK。

在期间t1的后半段，时钟信号CK为低电平。此时，晶体管T2为导通状态，因此输出信号OUT变为低电平，节点N1的电位返回至VDD-Vth。

在期间t2的前半段，输入信号INr变为高电平，因此晶体管T11变为导通状态，节点N2、节点N3的电位上升。其结果是，晶体管T3、T4变为导通状态，因此节点N1及输出端子OUT的电位变为VSS。另外，此时，节点N2的电位变为VDD-Vth，电容C2中蓄积了与电源电压VDD相对应的电荷。

之后，单元电路SR1以如下方式动作。由于输入信号INr变为低电平，因此晶体管T11变为截止状态。因此，节点N2的电位由于电容C2而保持在VDD-Vth。

其结果是，如图10所示，单元电路SR1内的节点N1的电位在期间t0、以及期间t1的后半段变为VDD-Vth，在期间t1的前半段变为高于VDD的电平，除此以外为VSS。单元电路SR1内的节点N2的电位在期间t0和期间t1内为VSS，在期间t2之后为VDD。此外，单元电路SR1的输出信号OUT（移位寄存器10的输出信号SROUT1）在期间t1的前半段变为高电平，除此以外为低电平。

同样地，第i级单元电路31的输出信号OUTi（移位寄存器30的输出信号SROUTi）在期间ti的前半段变为高电平，除此以外为低电平。上述移位寄存器30基于两相的时钟信号CK1、CK2来逐个依次地使输出信号SROUT1～SROUTn成为高电平，并且基于后级的输出信号SROUT1～SROUTn来逐个依次地使输出信号SROUT1～SROUTn成为低电平（复位动作）。

（全导通动作）

接着，使用图11对全导通动作进行说明。图11是移位寄存器30在全导通动作时的时序图。图11中，分别将期间t0～期间tn+1分为前半段和后半段，此外，在全导通动作期间中，全导通控制信号AON为高电平（激活），全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为高电平。

起始脉冲ST为高电平，因此T7为导通状态，全导通控制信号AONB为低电平，因此晶体管T6为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3变为截止状态。此外，输入信号INr变为高电平，因此晶体管T11变为导通状态，节点N3的电位变为VDD-Vth（这里，Vth为晶体管T11的阈值电压），因此晶体管T4变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位为VSS，因此晶体管T2变为截止状态。此时，全导通控制信号AON为高电平，因此晶体管T9变为导通状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路31的输入端子INs。此外，在第二级之后，将输出信号OUT输出到外部，并且提供给后级单元电路31的输入端子INs及前级单元电路31的输入端子INr。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

[实施方式4]

下面对本发明的实施方式4进行如下说明。实施方式4所涉及的移位寄存器40的结构（未图示）与图1所示的实施方式1的移位寄存器10相同。图12是移位寄存器40所包含的单元电路41的电路图。图12所示的单元电路41是在实施方式1的移位寄存器10所包含的单元电路11（参照图2）中添加了晶体管T12的单元电路。另外，晶体管T12起放电晶体管（第二放电晶体管）的作用。

如图12所示，晶体管T12的漏极端子与节点N1相连接，栅极端子与全导通控制端子AON相连接，源极端子接地。此外，与单元电路11不同，晶体管T4的栅极端子与节点N2相连接。

移位寄存器20的通常动作与移位寄存器10的通常动作相同，因此，以下对全导通动作进行说明。图13是移位寄存器40在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平（激活），全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为高电平。

起始脉冲ST为高电平，因此晶体管T7变为导通状态，全导通控制信号AONB为低电平，因此晶体管T6变为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3、T4变为截止状态。此外，全导通控制信号AON为高电平，因此晶体管T12、T9变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路41的输入端子IN，后级单元电路41进行与上述第一级相同的动作。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

这里，对于时钟信号CK、CKB为低电平的情况，由于晶体管T6为截止状态，因此也向晶体管T4的栅极端子提供VSS，晶体管T4变为截止状态。此时，全导通控制信号AON为高电平，因此晶体管T12变为导通状态，节点N1的电位变为VSS。由此，晶体管T2变为截止状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。

由此，对于时钟信号CK、CKB为低电平的情况，也在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

根据本实施方式4所涉及的移位寄存器40，通过设置晶体管T12，从而在全导通动作时，将节点N1的电位固定在VSS。即，能将节点N1的电位固定为VSS来进行全导通动作，而与时钟信号CK、CKB的电平无关。

这里，也可以采用将晶体管T12添加到实施方式1的移位寄存器10所包含的单元电路11中，或者添加到实施方式3的移位寄存器30所包含的单元电路31中的结构（分别如图14、图15所示）。由此，能将节点N1的电位固定为VSS来进行全导通动作，而与输入信号IN、时钟信号CK、CKB的电平无关。

[实施方式5]

下面对本发明的实施方式5进行如下说明。实施方式5所涉及的移位寄存器50的结构（未图示）与图1所示的实施方式1的移位寄存器10相同。图16是移位寄存器50所包含的单元电路51的电路图。图17所示的单元电路51是在实施方式1的移位寄存器10所包含的单元电路11（参照图2）中，将晶体管T1、T8的连接颠倒后的单元电路。

如图16所示，向晶体管T1的漏极端子提供电源电压VDD，晶体管T1的源极端子与晶体管T8的漏极端子相连接，栅极端子与输入端子IN相连接。另外，晶体管T8的源极端子与、晶体管T2的栅极端子和晶体管T4的漏极端子的连接点（节点N1）相连接。晶体管T8的栅极端子与全导通控制端子AONB相连接。

移位寄存器50的通常动作与移位寄存器10的通常动作相同，因此，以下对全导通动作进行说明。图17是移位寄存器50在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平，全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为高电平。

起始脉冲ST为高电平，因此晶体管T7变为导通状态，全导通控制信号AONB为低电平，因此晶体管T6变为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3变为截止状态。此外，时钟信号CKB为高电平，因此晶体管T15变为导通状态，节点N3的电位变为VDD-Vth（这里，Vth为晶体管T5的阈值电压），因此晶体管T4变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态。此时，全导通控制信号AON为高电平，因此晶体管T9变为导通状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路51的输入端子IN，后级单元电路51进行与上述第一级相同的动作。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

[实施方式6]

下面对本发明的实施方式6进行如下说明。实施方式6所涉及的移位寄存器60的结构（未图示）与图8所示的实施方式3的移位寄存器30相同。图18是移位寄存器60所包含的单元电路61的电路图。图18所示的单元电路61是在实施方式3的移位寄存器30所包含的单元电路31（参照图9）中，将晶体管T1、T8的连接颠倒后的单元电路。

如图18所示，向晶体管T1的漏极端子提供电源电压VDD，晶体管T1的源极端子与晶体管T8的漏极端子相连接，栅极端子与输入端子INs相连接。另外，晶体管T8的源极端子与、晶体管T2的栅极端子和晶体管T4的漏极端子的连接点（节点N1）相连接。晶体管T8的栅极端子与全导通控制端子AONB相连接。

移位寄存器50的通常动作与移位寄存器30的通常动作相同，因此，以下对全导通动作进行说明。图19是移位寄存器50在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平，全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为高电平。

起始脉冲ST为高电平，因此T7变为导通状态，全导通控制信号AONB为低电平，因此晶体管T6变为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3变为截止状态。此外，输入信号INr变为高电平，因此晶体管T11变为导通状态，节点N3的电位变为VDD-Vth（这里，Vth为晶体管T11的阈值电压），因此晶体管T4变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态。此时，全导通控制信号AON为高电平，因此晶体管T9变为导通状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路61的输入端子INs。此外，在第二级之后，将输出信号OUT输出到外部，并且提供给后级单元电路61的输入端子INs及前级单元电路61的输入端子INr。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

[实施方式7]

下面对本发明的实施方式7进行如下说明。实施方式7所涉及的移位寄存器70的结构（未图示）与图1所示的实施方式1的移位寄存器10相同。图20是移位寄存器70所包含的单元电路71的电路图。

如图20所示，单元电路71由相同导电类型的晶体管构成，包含九个N沟道型晶体管T1～T5、T7～T9、T12；两个电容C1、C2；和一个电阻R1。

向晶体管T1的漏极端子提供电源电压VDD，晶体管T1的源极端子与晶体管T8的漏极端子相连接，栅极端子与输入端子IN相连接。另外，晶体管T8的源极端子与、晶体管T2的栅极端子和晶体管T4的漏极端子的连接点（节点N1）相连接。晶体管T8的栅极端子与全导通控制端子AONB相连接。晶体管T12的漏极端子与节点N1连接，栅极端子与全导通控制端子AON相连接，源极端子接地。

向晶体管T5的漏极端子提供电源电压VDD，晶体管T5的源极端子与电阻R1的一端相连接，并向栅极端子提供时钟信号CKB。晶体管T7的漏极端子与电阻R1的另一端连接，栅极端子与输入端子IN相连接，源极端子接地。晶体管T7与电阻R1的连接点（节点N2）也与晶体管T4的栅极端子、和晶体管T3的栅极端子相连接。

移位寄存器70的通常动作与移位寄存器10的通常动作相同，因此，以下对全导通动作进行说明。图21是移位寄存器70在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平（激活），全导通控制信号AONB为低电平。此外，起始脉冲ST设定为高电平，时钟信号CK、CKB分别设定为低电平。

起始脉冲ST为高电平，因此晶体管T7变为导通状态，时钟信号CKB为低电平，因此晶体管T5变为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3、T4变为截止状态。此外，全导通控制信号AON为高电平，因此晶体管T12、T9变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路71的输入端子IN，后级单元电路71进行与上述第一级相同的动作。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

根据本实施方式7所涉及的移位寄存器70，通过设置晶体管T12，从而在全导通动作时，将节点N1的电位固定在VSS。即，能将节点N1的电位固定为VSS来进行全导通动作，而与时钟信号CK、CKB的电平无关。

[实施方式8]

下面对本发明的实施方式8进行如下说明。实施方式8所涉及的移位寄存器80的结构（未图示）与图8所示的实施方式3的移位寄存器30相同。图22是移位寄存器80所包含的单元电路81的电路图。图22所示的单元电路81是在实施方式6的移位寄存器60所包含的单元电路61（参照图18）中添加了晶体管T12的单元电路。

如图22所示，晶体管T12的漏极端子与节点N1相连接，栅极端子与全导通控制端子AON相连接，源极端子接地。此外，与单元电路61不同，晶体管T4的栅极端子与节点N2相连接。

移位寄存器80的通常动作与移位寄存器30的通常动作相同，因此，以下对全导通动作进行说明。图23是移位寄存器80在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平（激活），全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为高电平。

起始脉冲ST为高电平，因此晶体管T7变为导通状态，全导通控制信号AONB为低电平，因此晶体管T6变为截止状态，由此，节点N2的电位变为VSS，因此晶体管T3、T4变为截止状态。此外，全导通控制信号AON为高电平，因此晶体管T12、T9变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态，从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路81的输入端子INs。此外，在第二级之后，将输出信号OUT输出到外部，并且提供给后级单元电路81的输入端子INs及前级单元电路81的输入端子INr。

由此，在全导通动作时，在整个期间t0～tn+1内从所有输出端子OUT1～OUTn输出高电平VDD-Vth的输出信号OUT。

根据本实施方式4所涉及的移位寄存器40，通过设置晶体管T12，从而在全导通动作时，将节点N1的电位固定在VSS。即，能将节点N1的电位固定为VSS来进行全导通动作，而与时钟信号CK、CKB的电平无关。

[实施方式9]

下面对本发明的实施方式9进行如下说明。实施方式9所涉及的移位寄存器90的结构与图1所示的实施方式1的移位寄存器10相同。图24是移位寄存器90所包含的单元电路91的电路图。图24所示的单元电路91是在实施方式2的移位寄存器20所包含的单元电路21（参照图5）中添加了晶体管T13的单元电路。晶体管T13起输出复位晶体管的作用。

如图24所示，晶体管T13的漏极端子与节点N2相连接，栅极端子与全导通控制端子AON相连接，源极端子接地。

移位寄存器90的通常动作与移位寄存器10的通常动作相同，因此，以下对全导通动作进行说明。图25是移位寄存器90在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平，全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为低电平。

起始脉冲ST为低电平，因此晶体管T7变为截止状态，全导通控制信号AONB为低电平，因此晶体管T6也变为截止状态，这里，节点N2与晶体管T13相连接，因此，若全导通控制信号AON变为高电平，则节点N2的电位变为VSS，晶体管T3变为截止状态。此外，全导通控制信号AON为高电平，因此晶体管T10变为导通状态，节点N3的电位变为VDD-Vth（这里，Vth为晶体管T10的阈值电压）。由此，晶体管T4变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态。然后，晶体管T9变为导通状态，因此从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路101的输入端子IN，后级单元电路101进行与上述第一级相同的动作。

根据本实施方式所涉及的移位寄存器90，通过设置晶体管T13，从而在全导通动作时，将节点N2的电位固定在VSS。即，能将节点N2的电位固定在VSS来可靠地使晶体管T3成为截止状态，而与起始脉冲ST、时钟信号CK、CKB的电平无关，因此，能够实现全导通动作的稳定化。另外，起始脉冲ST；时钟信号CK、CKB也可分别为高电平。

[实施方式10]

下面对本发明的实施方式10进行如下说明。实施方式10所涉及的移位寄存器100的结构（未图示）与图1所示的实施方式1的移位寄存器10相同。图26是移位寄存器100所包含的单元电路101的电路图。图26所示的单元电路101是在实施方式2的移位寄存器20所包含的单元电路21（参照图5）中添加了晶体管T14的单元电路。

如图26所示，晶体管T14的漏极端子与节点N2相连接，栅极端子与晶体管T3的漏极端子、晶体管T2的源极端子、和晶体管T9的源极端子相连接，源极端子接地。

移位寄存器100的通常动作与移位寄存器10的通常动作相同，因此，以下对全导通动作进行说明。图27是移位寄存器100在全导通动作时的时序图。在全导通动作期间中，全导通控制信号AON为高电平，全导通控制信号AONB为低电平。此外，将起始脉冲ST；时钟信号CK、CKB分别设定为低电平。

起始脉冲ST为低电平，因此晶体管T7变为截止状态，全导通控制信号AONB为低电平，因此晶体管T6也变为截止状态，这里，全导通控制信号AON为高电平，因此晶体管T9变为导通状态，并向晶体管T14的栅极端子提供VDD，其变为导通状态。由此，节点N2的电位变为VSS，因此晶体管T3变为截止状态。此外，全导通控制信号AON为高电平，因此晶体管T10变为导通状态，节点N3的电位变为VDD-Vth（这里，Vth为晶体管T10的阈值电压）。由此，晶体管T4变为导通状态。此外，全导通控制信号AONB为低电平，因此晶体管T8变为截止状态。由此，节点N1的电位变为VSS，因此晶体管T2变为截止状态。然后，晶体管T9变为导通状态，因此从输出端子OUT输出电平为VDD-Vth（这里，Vth为晶体管T9的阈值电压）的输出信号OUT。将该输出信号OUT作为输出信号SROUT1输出到外部，并且提供给后级单元电路101的输入端子IN，后级单元电路101进行与上述第一级相同的动作。

根据本实施方式所涉及的移位寄存器100，通过设置晶体管T14，从而在全导通动作时，将节点N2的电位固定在VSS。即，能将节点N2的电位固定在VSS来可靠地使晶体管T3成为截止状态，而与起始脉冲ST、时钟信号CK、CKB的电平无关，因此，能够实现全导通动作的稳定化。另外，起始脉冲ST；时钟信号CK、CKB也可分别为高电平。

上述各实施方式的单元电路由N沟道型晶体管构成，但并不限于此，也可以由P沟道型晶体管来构成。

（关于显示装置）

上述各移位寄存器可以应用于例如显示装置、摄像装置的驱动电路等。图28是表示具备本发明的移位寄存器的液晶显示装置110的简要结构的框图。

图28所示的液晶显示装置110是包括显示部111、显示控制电路112、扫描信号线驱动电路113、及数据信号线驱动电路114的有源矩阵型显示装置。液晶显示装置110中，移位寄存器10用作扫描信号线驱动电路113。

图28所示的显示部111包括：n根扫描信号线G1～Gn；m根数据信号线S1～Sm；以及(m×n)个显示元件Pij（其中，m是2以上的整数，j是1以上m以下的整数）。扫描信号线G1～Gn相互平行地配置，数据信号线S1～Sm相互平行配置并与扫描信号线G1～Gn正交。在扫描信号线Gi与数据信号线Sj的交点附近配置有显示元件Pij。由此，(m×n)个显示元件Pij配置成每行m个每列n个的二维形状。扫描信号线Gi与配置于第i行的显示元件Pij公用地连接，数据信号线Sj与配置于第j列的显示单元Pij公用地连接。

从液晶显示装置110的外部向其提供水平同步信号HSYNC、垂直同步信号VSYNC等控制信号和显示数据DT。显示控制电路112基于这些信号，对扫描信号线驱动电路113输出时钟信号CK1、CK2、起始脉冲ST及全导通控制信号GAON、GAONB，并对数据信号线驱动电路114输出控制信号SC和显示数据DT。

扫描信号线驱动电路113由n级的移位寄存器10构成。若向该移位寄存器10提供低电平的全导通控制信号GAON和高电平的全导通控制信号GAONB，则移位寄存器10进行通常动作。即，移位寄存器10基于时钟信号CK1、CK2，使输出信号SROUT1～SROUTn逐个依次地成为高电平（表示选择状态）。将输出信号SROUT1～SROUTn分别提供给扫描信号线G1～Gn。由此，逐根依次选择扫描信号线G1～Gn，从而一并选择一整行的显示元件Pij。

数据信号线驱动电路114基于控制信号SC和显示数据DT，向数据信号线S1～Sm提供与显示数据DT相对应的电压。由此，将与显示数据DT相对应的电压写入所选择的一整行的显示元件Pij。由此，液晶显示装置110显示视频。

另一方面，在向扫描信号线驱动电路113提供高电平的全导通控制信号GAON和低电平的全导通控制信号GAONB时，移位寄存器10进行全导通动作。因此，从扫描信号线驱动电路113分别向扫描信号线G1～Gn同时提供高电平的输出信号SROUT1～SROUTn，将显示数据DT所对应的电压写入所有显示元件Pij。

图29是表示具备移位寄存器10的液晶显示装置120的简要结构的框图。图29所示的液晶显示装置120是包括显示部121、显示控制电路122、扫描信号线驱动电路123、及数据信号线驱动电路124的有源矩阵型显示装置。液晶显示装置120中，将移位寄存器10内置于进行点顺序驱动的数据信号线驱动电路124中来使用。

图29所示的显示部121具有与图28所示的显示部111相同的结构。但是，在显示部121中，扫描信号线的根数为m根，数据信号线的根数为n根，(m×n)个显示元件Pij配置成每行n个每列m个的二维形状。

显示控制电路122基于从外部提供的控制信号和显示数据DT，对扫描信号线驱动电路123输出控制信号GC，对数据信号线驱动电路124输出时钟信号CK1、CK2、起始脉冲ST、模拟视频数据ADT及全导通控制信号SAON、SAONB。扫描信号线驱动电路123基于控制信号GC，逐根依次选择扫描信号线G1～Gm。

数据信号线驱动电路124包含n级的移位寄存器10和由N沟道型晶体管构成的n个采样开关SW1～SWn。采样开关SW1～SWn的一端分别与数据信号线S1～Sn相连接，另一端与传输模拟视频数据ADT的视频信号线VSIG相连接。分别向采样开关SW1～SWn即N沟道型晶体管的栅极端子提供移位寄存器10的输出信号SROUT1～SROUTn。

若向数据信号线驱动电路124提供低电平的全导通控制信号SAON和高电平的全导通控制信号SAONB，则移位寄存器10进行通常动作。对于这种情况，输出信号SROUT1～SROUTn逐个依次变为高电平，因此，采样开关SW1～SWn逐个依次变为导通状态，从而将模拟视频数据ADT提供给与导通状态的采样开关相连接的数据信号线。由此，将模拟视频数据ADT所对应的电压逐个依次写入扫描信号线驱动电路123所选择的一整行的显示元件Pij。由此，液晶显示装置120显示视频。

另一方面，在向数据信号线驱动电路124提供高电平的全导通控制信号SAON和低电平的全导通控制信号SAONB时，移位寄存器10进行全导通动作。此时，从移位寄存器10将高电平的输出信号SROUT1～SROUTn同时提供给各个采样开关SW1～SWn的栅极端子。其结果是，采样开关SW1～SWn同时变为导通状态，从而将模拟视频信号ADT同时提供给所有数据信号线S1～Sn。由此，将模拟视频数据ADT所对应的电压同时写入扫描信号线驱动电路123所选择的一整行的显示元件Pij。

图30是表示液晶显示装置120的动作的时序图。如图30所示，数据信号线驱动电路124所包含的移位寄存器10在期间t0～tn内进行通常动作。此时，高电平的输出信号SROUT1～SROUTn分别逐个依次地输出到数据信号线S1～Sn。在期间t(n+2)内，全导通控制信号SAON变为高电平，移位寄存器10进行全导通动作。此时，高电平的输出信号ROUT1～SROUTn同时输出到数据信号线S1～Sn。

对于具备内置了移位寄存器10的扫描信号线驱动电路或数据信号线驱动电路的液晶显示装置，在打开、关闭、强制关闭电源电路时，分别会发生视频紊乱。但是，通过使扫描信号线驱动电路或数据信号线驱动电路所包含的移位寄存器进行全导通动作，从而能够将视频紊乱抑制到人眼观察不到的程度。以下，对各个情况进行说明。

<打开电源电路时的液晶显示装置的动作>

图31是表示其它液晶显示装置130的结构的框图。图31所示的液晶显示装置130是包括显示部131、扫描信号线驱动电路133、及数据信号线驱动电路134的有源矩阵型显示装置。扫描信号线驱动电路133及数据信号线驱动电路134内置了移位寄存器10，并通过点顺序驱动来驱动液晶显示装置130。此外，扫描信号线驱动电路133及数据信号线驱动电路134与提供电源电压VH、VL的电源电路136相连接，在电源电路136的端子与接地端子之间设置有电容元件137。

显示部131包含n根扫描信号线G1～Gn、n根数据信号线S1～Sn、及（n×n）个显示元件Pij。扫描信号线G1～Gn相互平行地配置，数据信号线S1～Sn相互平行配置并与扫描信号线G1～Gn正交。在扫描信号线Gi与数据信号线Sj的交点附近配置有显示元件Pij。由此，(n×n)个显示元件Pij配置成每行每列均为n个的二维形状。扫描信号线Gi与配置于第i行的显示元件Pij公用地连接，数据信号线Sj与配置于第j列的显示单元Pij公用地连接。

显示元件Pij中设置有作为开关元件的TFT135。TFT135的栅极电极与扫描信号线G1～Gn相连接，漏极电极与像素电极Ep相连接。公共电极Ec与像素电极Ep相对设置，并由像素电极Ep和公共电极Ec形成液晶电容。此外，在设置了像素电极Ep的基板上还设置有辅助电极Es，并由像素电极Ep和辅助电极Es形成辅助电容。辅助电极Es与辅助电极驱动信号线Cs相连接，辅助电极驱动信号线Cs与扫描信号线驱动电路133或外部电路相连接。

扫描信号驱动电路133及数据信号线驱动电路134均由n级的移位寄存器10构成。向扫描信号线驱动电路133提供时钟信号GCK1、GCK2、起始脉冲GST及全导通控制信号GAON，向数据信号线驱动电路134提供时钟信号SCK1、SCK2、起始脉冲SST及全导通控制信号SAON。由于扫描信号线驱动电路133及数据信号线驱动电路134的动作分别与液晶显示装置110的扫描信号线驱动电路113、液晶显示装置120的数据信号线驱动电路124的动作相同，因此省略其说明。

当打开上述结构的液晶显示装置130的电源电路136时，在刚打开之后，显示部131所显示的视频有时会产生紊乱。可认为这是由于以下原因所导致的。即，可认为其原因在于，在刚打开电源电路136之后，电源电压VH、VL没有上升到足够的电平。其结果是，没有正常进行液晶显示装置130的逻辑控制，不需要的电荷从视频信号线VSIG流入显示元件Pij；或者相对电极Ec的电位COM、辅助电极Es的电位Cs不稳定，从而在相对电极Ec和像素电极Ep之间蓄积了电荷。

为此，若能瞬间释放蓄积的电荷，则能使视频紊乱不被人眼观察到，利用这一点，可以在打开电源电路136时，使所有显示元件Pij的TFT135成为导通状态，从而来瞬间释放蓄积的电荷。因此，若电源电压VH、VL上升到足够的电平，则分别向扫描信号线驱动电路133及数据信号线驱动电路134提供高电平（激活）的全导通控制信号GAON、SAON，从而使扫描信号线驱动电路133及数据信号线驱动电路134进行全导通动作。

图32是表示液晶显示装置130的动作的时序图。如图32所示，若从期间t0开始打开电源电路136，则电源电压VH、VL在期间t0内上升到足够的电平。接着，从期间t1开始使全导通控制信号GAON、SAON成为高电平。此时，扫描信号线驱动电路133开始全导通动作，分别向扫描信号线G1～Gn提供高电平的输出信号GOUT11～GOUT1n。此时，数据信号线驱动电路134也进行全导通动作，从而将高电平的输出信号同时提供给采样开关SW1～SWn。

其结果是，分别向所有扫描信号线G1～Gn提供高电平的输出信号GOUT11～GOUTn1，因此TFT135变为导通状态。此外，采样开关SW1～SWn也全都变为导通状态，数据信号线S1～Sn与视频信号线VSIG相连接。此外，从期间t1开始，分别使视频信号线VSIG、相对电极Ec的电位COM及辅助电极Es的电位Cs成为低电平，由此将显示元件Pij中蓄积的电荷释放到视频信号线VSIG中。

然后，从期间t3开始，分别使视频信号线VSIG、相对电极Ec的电位COM及辅助电极Es的电位Cs成为高电平，以从视频信号线VSIG对显示元件Pij进行初始值电荷的充电。进行初始值电荷的充电是由于若在像素电极Ep为浮动状态时使相对电极Ec的电位COM及辅助电极Es的电位Cs变化，则视频会产生紊乱。之后，在期间t3的末端，使全导通控制信号GAON、SAON成为低电平，从期间t5的起始开始通常动作，从期间t6的起始开始将模拟视频数据ADT传输至视频信号线VSIG。

另外，在上述动作时序的说明中，从期间t0开始打开电源电路136，并从期间t1的起始开始全导通动作，但也可以从期间t0开始，不仅打开电源电路136，而且同时开始全导通动作。此外，图32中示出了在通常动作时对相对电极Ec及辅助电极Es进行交流驱动的情况，但也可以进行直流驱动。

此外，在打开电源电路136时，若使移位寄存器10进行全导通动作，则节点N3的电位变为VDD-Vth，因此晶体管T4变为导通状态。由此，节点N1的电位变为低电平，因此晶体管T2变为截止状态。此外，由于向晶体管T7的栅极端子提供高电平的起始脉冲ST，因此晶体管T7变为导通状态。因此，晶体管T3也变为截止状态。此外，晶体管T9变为导通状态。

接着，从全导通动作恢复成通常动作时，全导通控制信号AON变为低电平，因此晶体管T9变为截止状态。另一方面，由于全导通控制信号AONB变为高电平，因此晶体管T6变为导通状态。因此，晶体管T3变为导通状态，将低电平的输出信号OUT输出到输出端子OUT。因此，在从全导通动作恢复成通常动作时，不需要进行移位寄存器10的初始化动作。其结果是，移位寄存器10无需进行初始化动作，从而能相应地提早恢复成通常动作。此外，由于不需要在移位寄存器10的单元电路11内设置初始化电路，因此能使移位寄存器10较小。

<关闭电源电路时的液晶显示装置的动作>

接着，对基于来自外部的指示或内部产生的指示来关闭液晶显示装置130的电源电路136时所产生的视频紊乱的抑制方法进行说明。

图33是关闭液晶显示装置130的电源电路136时的时序图。如图33所示，在期间t0～t2的前半段，全导通控制信号GAON为低电平（非激活），因此扫描信号线驱动电路133进行通常动作，分别将高电平的扫描信号GOUT11～GOUTn1逐个依次提供给扫描信号线G1～Gn。同样地，数据信号线驱动电路134也将高电平的输出信号逐个依次提供给采样开关SW1～SWn，从而依次使采样开关SW1～SWn导通。其结果是，将模拟视频数据ADT依次写入数据信号线S1～Sn，在显示部131中显示视频。

若从期间t3开始提供关闭液晶显示装置130的电源电路136的指示，则向扫描信号线驱动电路133提供高电平（激活）的全导通控制信号GAON。因此，扫描信号线驱动电路133开始全导通动作，分别将高电平的输出信号GOUT11～GOUTn1同时提供给扫描信号线G1～Gn。此外，由于采样开关SW1～SWn均为截止状态，因此与同一数据信号线相连接的显示元件Pij相互导通。其结果是，若对液晶显示装置130进行点反转驱动或扫描信号线反转驱动，则与同一数据信号线相连接、相邻或位于附近的显示元件Pij所蓄积的正电荷和负电荷相互抵消。于是，当相对电极Ec的电位COM向无电压状态转变时，在所有显示元件Pij之间向大体一致的显示状态转变。另外，在期间t3的末端，使至此之前的视频信号线VSIG、相对电极Ec的电位COM及辅助电极Es的电位Cs成为低电平，从而将显示元件Pij中蓄积的电荷释放到视频信号线VSIG中。之后，在期间t4的末端结束全导通动作，并进一步在期间t5的末端关闭电源电路。由此，能够抑制关闭电源电路136时显示部131所显示的视频的紊乱。另外，该动作能够应用于进行点反转驱动或扫描信号线反转驱动的液晶显示装置中。

此外，也可以为，从期间t3开始，不仅同时使扫描信号线G1～Gn成为高电平，而且进一步使全导通控制信号SAON成为高电平，从而不仅使扫描信号线G1～Gn同时成为高电平，而且进一步使数据信号线S1～Sn也同时成为高电平。在这种情况下，能够以显示部131上的所有显示元件Pij的电荷状态一致的方式进行放电，因此能够抑制关闭液晶显示装置130的电源电路136时显示部131所显示的视频的紊乱。另外，该动作不仅能应用于进行点反转驱动及扫描信号线反转驱动的液晶显示装置，而且能应用于进行数据信号线反转驱动等交流驱动的液晶显示装置。

<电源电路被强制关闭的液晶显示装置的动作>

下面对当液晶显示装置130的显示部131显示视频时，液晶显示装置130的电源电路136被强制关闭（观众不希望的关闭）的情况进行说明。图34是在进行通常动作的液晶显示装置130的电源电路136被强制关闭时的时序图。对于这种情况，电容元件137的一端与电源电路136的输出端子相连接，另一端接地。

如图34所示，在期间t0～t3内，扫描信号线驱动电路133进行通常动作。此时，全导通控制信号GAON、SAON均为高电平（非激活）。

若从期间t4开始，电源电路136被强制关闭，则同时使全导通控制信号GAON、SAON成为低电平（激活）。其结果是，扫描信号线驱动电路133开始全导通动作，向扫描信号线输出高电平的输出信号GOUT11～GOUT1n。同样地，数据信号线驱动电路134也开始全导通动作，向数据信号线S1～Sn输出高电平的输出信号（未图示）。

但是，由于与电源电路136的输出端子相连接的电容元件137，电源电压VH、VL不会瞬间变为低电平，而是根据电容元件137所决定的时间常数来下降，在期间t4的末端变为低电平。因此，扫描信号线驱动电路133的输出信号GOUT11～GOUT1n、及数据信号线驱动电路134的输出信号也与电源电压VH同样地，在期间t4的末端变为低电平。对于这种情况，也能产生与上述关闭电源电136时相同的效果。

如上所述，本发明的移位寄存器是具有将由相同导电类型的晶体管所构成的单元电路进行多级连接的结构，并基于多个时钟信号来进行动作的移位寄存器，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的所述控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压。

根据上述结构，若向上述单元电路提供激活状态的全导通控制信号（全导通动作），则向上述第一输出控制晶体管的控制端子提供截止电压。由此，在全导通动作后、恢复成通常动作时，即，全导通控制信号为非激活状态且输入信号为低电平时，上述预充电电路与上述第一输出控制晶体管的连接点（节点N1）的电位变为VSS，因此上述第一输出控制晶体管不会变为导通状态。

因此，在全导通动作之后、恢复为通常动作时，不会像现有技术那样，晶体管T2（图36的晶体管102）变为导通状态从而输出高电平的时钟信号CK。由此，能防止移位寄存器的误动作。此外，上述单元电路与现有的单元电路（参照图36）相比，电路结构也没有复杂化。

所述移位寄存器也可以采用以下结构，

所述预充电电路包含预充电晶体管，向该预充电晶体管的控制端子提供输入信号，向该预充电晶体管的一个导通端子提供导通电压，该预充电晶体管的另一个导通端子与所述第一输出控制晶体管的控制端子相连接。

所述移位寄存器也可以采用以下结构，

所述预充电电路包含：

第一预充电晶体管，向该第一预充电晶体管的控制端子提供非激活状态的全导通控制信号，向该第一预充电晶体管的一个导通端子提供导通电压；以及

第二预充电晶体管，向该第二预充电晶体管的控制端子提供输入信号，该第二预充电晶体管的一个导通端子与所述第一预充电晶体管的另一个导通端子相连接，该第二预充电晶体管的另一个导通端子与所述第一输出控制晶体管的控制端子相连接。

所述移位寄存器也可以采用以下结构，

该移位寄存器包含第一复位晶体管，向该第一复位晶体管的控制端子提供相位与所述第一时钟信号不同的第二时钟信号，并向该第一复位晶体管的一个导通端子提供导通电压，

所述放电电路包含放电晶体管，该放电晶体管的控制端子与所述第一复位晶体管的另一个导通端子相连接，该放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该放电晶体管的另一个导通端子提供截止电压。

所述移位寄存器也可以采用以下结构，

该移位寄存器包含第二复位晶体管，向该第二复位晶体管的控制端子提供激活状态的全导通控制信号，并向该第二复位晶体管的一个导通端子提供导通电压，

所述放电电路包含放电晶体管，该放电晶体管的控制端子与所述第二复位晶体管的另一个导通端子相连接，该放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该放电晶体管的另一个导通端子提供截止电压。

所述移位寄存器也可以采用以下结构，

该移位寄存器包含第三复位晶体管，向该第三复位晶体管的控制端子提供来自后级单元电路的输出信号，并向该第三复位晶体管的一个导通端子提供导通电压，

所述放电电路包含第一放电晶体管，该第一放电晶体管的控制端子与所述第三复位晶体管的另一个导通端子相连接，该第一放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该第一放电晶体管的另一个导通端子提供截止电压。

所述移位寄存器也可以采用以下结构，

该移位寄存器包含第二输出控制晶体管，该第二输出控制晶体管的一个导通端子与所述输出端子相连接，并向该第二输出控制晶体管的另一个导通端子提供截止电压；以及复位信号生成电路，该复位信号生成电路分别向所述放电电路及所述第二输出控制晶体管提供导通电压或截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为激活状态的情况下，基于相位与所述第一时钟信号不同的第二时钟信号来向所述放电电路提供导通电压，并且在所述输入信号为导通电压的期间，向所述第二输出控制晶体管的控制端子提供截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为截止电压的期间，基于所述第二时钟信号来向所述放电电路及所述第二输出控制晶体管的控制端子提供导通电压。

所述移位寄存器也可以采用以下结构，

所述复位信号生成电路进一步地，

在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为导通电压的期间，向所述放电电路及所述第二输出控制晶体管的控制端子提供截止电压。

所述移位寄存器也可以采用以下结构，

所述放电电路包含：

放电晶体管，该放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该放电晶体管的另一个导通端子提供截止电压，

所述复位信号生成电路包括：

第一复位晶体管，向该第一复位晶体管的控制端子提供相位与所述第一时钟信号不同的第二时钟信号，并向该第一复位晶体管的一个导通端子提供导通电压；

复位分离晶体管，向该复位分离晶体管的控制端子提供非激活状态的全导通控制信号，该复位分离晶体管的一个导通端子分别与所述第一复位晶体管的另一个导通端子及所述放电晶体管的控制端子相连接，该复位分离晶体管的另一个导通端子与所述第二输出控制晶体管相连接；以及

第二复位晶体管，向该第二复位晶体管的控制端子提供所述输入信号，该第二复位晶体管的一个导通端子分别与所述复位分离晶体管的另一个导通端子及所述第二输出控制晶体管的控制端子相连接，并向该第二复位晶体管的另一个导通端子提供截止电压。

所述移位寄存器也可以采用以下结构，

所述放电电路包含：

放电晶体管，该放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该放电晶体管的另一个导通端子提供截止电压，

所述复位信号生成电路包括：

第一复位晶体管，向该第一复位晶体管的控制端子提供相位与所述第一时钟信号不同的第二时钟信号，并向该第一复位晶体管的一个导通端子提供导通电压；

电阻元件，该电阻元件的一个端子与所述第一复位晶体管的另一个导通端子相连接，该电阻元件的另一个端子与所述放电晶体管的控制端子相连接；

复位分离晶体管，向该复位分离晶体管的控制端子提供非激活状态的全导通控制信号，该复位分离晶体管的一个导通端子分别与所述电阻元件的另一个导通端子及所述放电晶体管的控制端子相连接，该复位分离晶体管的另一个导通端子与所述第二输出控制晶体管相连接；以及

第二复位晶体管，向该第二复位晶体管的控制端子提供所述输入信号，该第二复位晶体管的一个导通端子分别与所述复位分离晶体管的另一个导通端子及所述第二输出控制晶体管的控制端子相连接，并向该第二复位晶体管的另一个导通端子提供截止电压。

所述移位寄存器也可以采用以下结构，

该移位寄存器包含复位信号生成电路，

该复位信号生成电路在提供给所述单元电路的全导通控制信号为激活状态的情况下，在所述输入信号为导通电压的期间，向所述放电电路提供截止电压，

该复位信号生成电路在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为截止电压的期间，基于相位与所述第一时钟信号不同的第二时钟信号来向所述放电电路提供导通电压。

所述移位寄存器也可以采用以下结构，

该移位寄存器包含第二输出控制晶体管，该第二输出控制晶体管的一个导通端子与所述输出端子相连接，并向该第二输出控制晶体管的另一个导通端子提供截止电压；以及复位信号生成电路，该复位信号生成电路分别向所述放电电路及所述第二输出控制晶体管提供导通电压或截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为激活状态的情况下，在所述输入信号为导通电压的期间，向所述放电电路及所述第二输出控制晶体管的控制端子提供截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为截止电压的期间，基于相位与所述第一时钟信号不同的第二时钟信号来向所述放电电路及所述第二输出控制晶体管的控制端子提供导通电压。

所述移位寄存器也可以采用以下结构，

所述复位信号生成电路进一步地，

在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为导通电压的期间，向所述放电电路及所述第二输出控制晶体管的控制端子提供截止电压。

所述移位寄存器也可以采用以下结构，

所述单元电路还包含输出复位晶体管，向该输出复位晶体管的控制端子提供激活状态的全导通控制信号，该输出复位晶体管的一个导通端子与所述第二输出控制晶体管的控制端子相连接，并向该输出复位晶体管的另一个导通端子提供截止电压。

所述移位寄存器也可以采用以下结构，

所述单元电路还包含第二放电晶体管，向该第二放电晶体管的控制端子提供激活状态的全导通控制信号，该第二放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该第二放电晶体管的另一个导通端子提供截止电压。

所述移位寄存器也可以采用以下结构，

所述第一输出控制晶体管的所述控制端子与所述第一输出控制晶体管的所述另一个导通端子之间形成有电容。

本发明的显示装置是包括显示面板的显示装置，该显示面板包括数据信号线及扫描信号线，其特征在于，包括：

扫描信号线驱动电路，该扫描信号线驱动电路包括上述任一项所述的移位寄存器，并依次选择所述扫描信号线；

数据信号线驱动电路，该数据信号线驱动电路向所述数据信号线提供视频信号；以及

电源电路，该电源电路向所述扫描信号线驱动电路及所述数据信号线驱动电路提供电源电压，

在打开或关闭所述电源电路时，将激活状态的全导通控制信号提供给所述扫描信号线驱动电路，从而使所有扫描信号线成为激活状态。

所述显示装置也可以采用以下结构，

所述数据信号线驱动电路包含上述任一项所述的移位寄存器，

在打开或关闭所述电源电路时，将所述激活状态的全导通控制信号提供给所述数据信号线驱动电路，从而向所有数据信号线提供相同的电压。

本发明并不限于上述各实施方式，能在权利要求所示的范围内进行各种变更，将不同的实施方式中分别揭示的技术手段进行适当组合所得到的实施方式也包含在本发明的技术范围内。

工业上的实用性

本发明适用于使用相同导电类型的移位寄存器并基于时钟信号进行动作的移位寄存器，尤其适用于显示装置、摄像装置的驱动电路等。

标号说明

10、20、30、40、50、60、70、80、90、100移位寄存器

11、21、31、41、51、61、71、81、91、101单元电路

32延迟电路

T1晶体管（预充电电路、预充电晶体管、第二预充电晶体管）

T2晶体管（输出控制晶体管、第一输出控制晶体管）

T3晶体管（输出控制晶体管、第二输出控制晶体管）

T4晶体管（放电电路、放电晶体管、第一放电晶体管）

T5晶体管（复位晶体管、第一复位晶体管）

T6晶体管（复位分离晶体管）

T7晶体管（复位晶体管、第二复位晶体管）

T8晶体管（预充电晶体管、第一预充电晶体管）

T9晶体管（全导通输出信号生成电路）

T10晶体管（复位晶体管、第二复位晶体管）

T11晶体管（复位晶体管、第三复位晶体管）

T12晶体管（放电晶体管、第二放电晶体管）

T13晶体管（输出复位晶体管）

R1电阻（电阻元件）

C1、C2电容

110、120、130液晶显示装置（显示装置）

Claims (7)

1.一种移位寄存器，具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压，

所述预充电电路包含：

第一预充电晶体管，向该第一预充电晶体管的控制端子提供非激活状态的全导通控制信号，向该第一预充电晶体管的一个导通端子提供导通电压；以及

第二预充电晶体管，向该第二预充电晶体管的控制端子提供输入信号，该第二预充电晶体管的一个导通端子与所述第一预充电晶体管的另一个导通端子相连接，该第二预充电晶体管的另一个导通端子与所述第一输出控制晶体管的控制端子相连接。

2.一种移位寄存器，具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压，

该移位寄存器包含第二复位晶体管，向该第二复位晶体管的控制端子提供激活状态的全导通控制信号，并向该第二复位晶体管的一个导通端子提供导通电压，

所述放电电路包含放电晶体管，该放电晶体管的控制端子与所述第二复位晶体管的另一个导通端子相连接，该放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该放电晶体管的另一个导通端子提供截止电压。

3.一种移位寄存器，具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压，

该移位寄存器包含第三复位晶体管，向该第三复位晶体管的控制端子提供来自后级单元电路的输出信号，并向该第三复位晶体管的一个导通端子提供导通电压，

所述放电电路包含第一放电晶体管，该第一放电晶体管的控制端子与所述第三复位晶体管的另一个导通端子相连接，该第一放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该第一放电晶体管的另一个导通端子提供截止电压。

4.一种移位寄存器，具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压，

该移位寄存器包含：第二输出控制晶体管，该第二输出控制晶体管的一个导通端子与所述输出端子相连接，并向该第二输出控制晶体管的另一个导通端子提供截止电压；以及复位信号生成电路，该复位信号生成电路分别向所述放电电路及所述第二输出控制晶体管提供导通电压或截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为激活状态的情况下，基于相位与所述第一时钟信号不同的第二时钟信号来向所述放电电路提供导通电压，并且在所述输入信号为导通电压的期间，向所述第二输出控制晶体管的控制端子提供截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为截止电压的期间，基于所述第二时钟信号来向所述放电电路及所述第二输出控制晶体管的控制端子提供导通电压，

所述放电电路包含：

放电晶体管，该放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该放电晶体管的另一个导通端子提供截止电压，

所述复位信号生成电路包括：

第一复位晶体管，向该第一复位晶体管的控制端子提供所述第二时钟信号，并向该第一复位晶体管的一个导通端子提供导通电压；

复位分离晶体管，向该复位分离晶体管的控制端子提供非激活状态的全导通控制信号，该复位分离晶体管的一个导通端子分别与所述第一复位晶体管的另一个导通端子及所述放电晶体管的控制端子相连接，该复位分离晶体管的另一个导通端子与所述第二输出控制晶体管相连接；以及

第二复位晶体管，向该第二复位晶体管的控制端子提供所述输入信号，该第二复位晶体管的一个导通端子分别与所述复位分离晶体管的另一个导通端子及所述第二输出控制晶体管的控制端子相连接，并向该第二复位晶体管的另一个导通端子提供截止电压。

5.一种移位寄存器，具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压，

该移位寄存器包含：第二输出控制晶体管，该第二输出控制晶体管的一个导通端子与所述输出端子相连接，并向该第二输出控制晶体管的另一个导通端子提供截止电压；以及复位信号生成电路，该复位信号生成电路分别向所述放电电路及所述第二输出控制晶体管提供导通电压或截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为激活状态的情况下，基于相位与所述第一时钟信号不同的第二时钟信号来向所述放电电路提供导通电压，并且在所述输入信号为导通电压的期间，向所述第二输出控制晶体管的控制端子提供截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为截止电压的期间，基于所述第二时钟信号来向所述放电电路及所述第二输出控制晶体管的控制端子提供导通电压，

所述放电电路包含：

放电晶体管，该放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该放电晶体管的另一个导通端子提供截止电压，

所述复位信号生成电路包括：

第一复位晶体管，向该第一复位晶体管的控制端子提供所述第二时钟信号，并向该第一复位晶体管的一个导通端子提供导通电压；

电阻元件，该电阻元件的一个端子与所述第一复位晶体管的另一个导通端子相连接，该电阻元件的另一个导通端子与所述放电晶体管的控制端子相连接；

复位分离晶体管，向该复位分离晶体管的控制端子提供非激活状态的全导通控制信号，该复位分离晶体管的一个导通端子分别与所述电阻元件的另一个导通端子及所述放电晶体管的控制端子相连接，该复位分离晶体管的另一个导通端子与所述第二输出控制晶体管相连接；以及

第二复位晶体管，向该第二复位晶体管的控制端子提供所述输入信号，该第二复位晶体管的一个导通端子分别与所述复位分离晶体管的另一个导通端子及所述第二输出控制晶体管的控制端子相连接，并向该第二复位晶体管的另一个导通端子提供截止电压。

6.一种移位寄存器，具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压，

该移位寄存器包含：第二输出控制晶体管，该第二输出控制晶体管的一个导通端子与所述输出端子相连接，并向该第二输出控制晶体管的另一个导通端子提供截止电压；以及复位信号生成电路，该复位信号生成电路分别向所述放电电路及所述第二输出控制晶体管提供导通电压或截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为激活状态的情况下，基于相位与所述第一时钟信号不同的第二时钟信号来向所述放电电路提供导通电压，并且在所述输入信号为导通电压的期间，向所述第二输出控制晶体管的控制端子提供截止电压，

所述复位信号生成电路在提供给所述单元电路的全导通控制信号为非激活状态的情况下，在所述输入信号为截止电压的期间，基于所述第二时钟信号来向所述放电电路及所述第二输出控制晶体管的控制端子提供导通电压，

所述单元电路还包含输出复位晶体管，向该输出复位晶体管的控制端子提供激活状态的全导通控制信号，该输出复位晶体管的一个导通端子与所述第二输出控制晶体管的控制端子相连接，并向该输出复位晶体管的另一个导通端子提供截止电压。

7.一种移位寄存器，具有将由相同导电类型的晶体管构成的单元电路进行多级连接的结构，并基于多个时钟信号进行动作，其特征在于，

所述单元电路包括：

第一输出控制晶体管，向该第一输出控制晶体管的一个导通端子提供第一时钟信号，该第一输出控制晶体管的另一个导通端子与输出端子相连接；

全导通输出信号生成电路，若向所述单元电路提供激活状态的全导通控制信号，则该全导通输出信号生成电路向所述输出端子输出导通电压的输出信号，而若向所述单元电路提供非激活状态的全导通控制信号，则该全导通输出信号生成电路停止输出所述导通电压的输出信号；

预充电电路，若向所述单元电路提供非激活状态的全导通控制信号，则该预充电电路基于输入信号向所述第一输出控制晶体管的控制端子提供导通电压；以及

放电电路，若向所述单元电路提供激活状态的全导通控制信号，则该放电电路向所述第一输出控制晶体管的控制端子提供截止电压，

所述单元电路还包含第二放电晶体管，向该第二放电晶体管的控制端子提供激活状态的全导通控制信号，该第二放电晶体管的一个导通端子与所述第一输出控制晶体管的控制端子相连接，并向该第二放电晶体管的另一个导通端子提供截止电压。