CN103824883B - 一种具有终端耐压结构的沟槽mosfet的及其制造方法 - Google Patents
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Abstract
本发明提出了一种具有终端耐压结构的沟槽MOSFET的及其制造方法，该沟槽MOSFE在元胞区内和终端区内分别形成有沟槽，终端区的沟槽为至少两个环绕元胞区的封闭的环形沟槽，靠近元胞区的至少一个环形沟槽为隔离环，该隔离环与零电位连接，靠近划片道的至少一个环形沟槽为截止环，该截止环与划片道连接。本发明的具有终端耐压结构的沟槽MOSFET的隔离环与零电位连接，能够有效抑制漏电；截止环与划片道连接，使载流子不会沿着截止环积累，提高了该终端耐压结构的隔离效果和耐压效果。本发明的制造方法在不增加工艺复杂度的前提下，解决三层光刻工艺制备的沟槽MOSFET的耐压和漏电问题，减小了沟槽MOSFET的横向漏电，提高了器件的耐压，简化了工艺过程，降低了制造成本。
Description
技术领域
本发明属于基本电气元件领域，涉及半导体器件的制备，特别涉及一种沟槽MOSFET的终端耐压结构及其制造方法。
背景技术
沟槽MOSFET是微电子技术和电力电子技术融合起来的新一代功率半导体器件，因其具有高耐压，大电流，高输入阻抗，低导通电阻，开关速度快等优势，广泛应用于DC-DC转换器，稳压器，电源管理模块，汽车电子及机电控制等领域。
沟槽MOSFET早在80年度初就被提出，在沟槽MOSFET的发展中，降低产品开发成本的研究围绕获得更高的元胞密度、更低的导通电阻、更可靠的结构和更简化的工艺流程等几方面展开。
在提高元胞密度降低产品成本的方面，随着工艺设备和技术的发展，通过选择更先进的硬件设备，比如选择波长更短的光刻机来实现小尺寸的涂曝、采用控制注入能量更低的新型离子注入机来形成较浅的源极以保证沟道长度，从而减小工艺的关键尺寸，缩小元胞尺寸，在相同面积下集成更多的器件。但提高元胞密度面临的问题是：现在的低压沟槽MOSFET元胞尺寸已经减小到1um，继续下降的空间越来越小，而且尺寸的减小会导致局部场强的增加，必然带来器件可靠性寿命的降低。
还有一种广泛采用的降低成本的方法是简化工艺步骤。传统工艺制造沟槽MOSFET的方法，如图2所示，通常是在一块半导体衬底1上，形成轻掺杂的N型外延层2，在外延层2上生长一层二氧化硅层，用第一块P阱(P-well)光罩定义出P型本体区；然后在硅片表面生长一层厚的二氧化硅层，用第二块沟槽光罩定义出沟槽区域，在N-外延层上形成一系列沟槽，通过热氧化，在沟槽中生长栅氧化层7，在栅氧化层7上淀积多晶硅，然后对多晶硅进行回刻，形成栅电极6；接着在之前定义出的P型本体区内，进行第一种P型杂质离子的注入，扩散形成P型本体区5；再采用第三块N+光罩，在P阱区域内定义出N+源极接触区域4，进行第二种N型杂质离子的注入和扩散；随后在芯片表面淀积绝缘介质层3，采用第四块接触孔光罩定义接触孔图形，光刻源极孔2，在孔内填充阻挡层金属，再在表面溅射顶层金属；最后使用第五块金属层光罩，定义栅极金属区域和源极金属区域，并采用干法刻蚀形成栅极金属电极和源极金属电极，在N型高搀杂的衬底表面上淀积金属层形成漏极金属电极10。
这种工艺步骤包括5层光刻掩膜版，其中有沟槽掩膜层(Poly layer)，P阱掩膜层(P-well layer)，N+掩膜层(N+layer)，接触孔掩膜层(Contact layer)和金属掩膜层(Metal layer)，也就是说在器件制造过程中，需要经过5次光刻的过程。光刻是为了将掩膜版上的图形转移到晶圆上，而每次光刻需要经过至少8个工艺步骤，包括气相成底膜，旋转涂胶，烘焙，曝光，曝光后的烘陪，显影，坚膜烘陪和显影检查，这些步骤在晶圆制造中占有非常大的机台和时间比例。
在图1所示的沟槽MOSFET中，晶圆内层的元胞的表面处于同一电位，不存在电场的集中，但晶圆边界处元胞与衬底和划片道之间存在较大的电势差，需要设计上解决电场集中的问题，亦即降低结终端的局部强电场，以提高表面击穿电压耐量，这种传统工艺制造的沟槽MOSFET具体采用的终端耐压结构的版图如图2所示，图3是沿图2中A-A’方向的剖面结构图，图4是沿图2中B-B’方向的剖面结构图，由于这种沟槽MOSFET击穿电压仅仅为20-30V，边沿的终端耐压环的设计不需要很复杂，利用门极金属做P结的场板即可满足要求。
为进一步简化沟槽MOSFET的制造工艺，缩减制造成本，还可以采用自对准工艺等新颖的工艺来减小曝光次数以降低成本。例如韩国人Jongdae Kim等人于2001年对沟槽MOSFET的结构和工艺进行的改进，这种改进虽然可以大大减少器件的生产时间，以及制造花费，从而降低生产成本。但是，如图5所示，这种工艺步骤无法对P阱区域和N+区域进行限定，无法沿用传统的在芯片***形成P型环形耐压环来提高耐压和减小漏电，需要提出新的终端设计解决击穿电压降低和漏电增大的问题。
发明内容
本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种沟槽MOSFET的终端耐压结构及其制造方法。
为了实现本发明的上述目的，根据本发明的第一个方面，本发明提供了一种具有终端耐压结构的沟槽MOSFET，包括衬底及其上形成的外延层，所述外延层的导电类型与所述衬底的导电类型相同，在所述外延层内从上至下依次形成有源区和阱区，所述阱区的导电类型与所述衬底的导电类型相反，所述源区的导电类型与所述衬底的导电类型相同，所述源区的上表面与所述外延层的上表面处于同一平面；所述外延层划分为元胞区和终端区，所述终端区包围所述元胞区，在所述终端区内形成有栅极引线区，在所述元胞区内和终端区内分别形成有沟槽，所述沟槽的深度大于所述源区和阱区的厚度之和，所述终端区的沟槽为至少两个环绕所述元胞区的封闭的环形沟槽，所述环形沟槽彼此不相连接；在所述沟槽内形成有第一介质层和栅极；在所述外延层上形成有第二介质层，所述第二介质层内形成有接触孔，所述接触孔包括栅极接触孔、源极接触孔和截止环接触孔；在所述第二介质层表面形成有栅极金属层、源极金属层和截止环金属层，所述栅极金属层通过栅极接触孔与所述栅极相连，所述源极金属层通过源极接触孔与所述源区相连，所述截止环通过截止环接触孔与所述截止环金属层相连；以及在所述衬底之下形成有漏极金属层。
本发明的终端耐压结构利用多个分离沟槽形成隔离终端，替代传统的P型注入结终端，在不增加光刻版层数和工艺难度的情况下解决了耐压低和漏电问题，减小了沟槽MOSFET的漏电，提高了器件的耐压。
为了实现本发明的上述目的，根据本发明的第二个方面，本发明提供了一种具有终端耐压结构的沟槽MOSFET的制造方法，包括如下步骤：
S1：提供衬底；
S2：在所述衬底上形成外延层，所述外延层的导电类型与所述衬底的导电类型相同，在所述外延层内依次形成阱区和源区，所述阱区的导电类型与所述衬底的导电类型相反，所述源区的导电类型与所述衬底的导电类型相同，所述源区的上表面与所述外延层的上表面处于同一平面；
S3：划分所述外延层形成元胞区和终端区，所述终端区包围所述元胞区，所述终端区包括栅极引线区，在所述元胞区和终端区内形成沟槽，所述沟槽的深度大于所述源区和阱区的厚度之和，所述终端区的沟槽为少两个环绕所述元胞区的封闭的环形沟槽，所述环形沟槽彼此不相连接，在所述沟槽内形成第一介质层和栅极，在所述外延层及所述沟槽上形成第二介质层，在所述第二介质层上形成接触孔，所述接触孔包括栅极接触孔、源极接触孔和截止环接触孔，在所述第二介质层表面形成栅极金属层、源极金属层和截止环金属层，所述栅极金属层通过栅极接触孔与所述栅极相连，所述源极金属层通过源极接触孔与所述源区相连，所述截止环和划片道分别通过截止环接触孔与所述截止环金属层相连；
S4：在所述衬底之下形成漏极金属层。
本发明的具有终端耐压结构的沟槽MOSFET的制造方法在不增加工艺复杂度的前提下，解决三层光刻工艺制备的沟槽MOSFET的耐压和漏电问题，减小了沟槽MOSFET的横向漏电，提高了器件的耐压，简化了工艺过程，降低了制造成本。
在本发明的一种优选实施例中，沿从内向外的方向，靠近所述元胞区的至少一个环形沟槽为隔离环，所述隔离环与零电位连接。
在本发明的另一种优选实施例中，沿从外向内的方向，靠近所述划片道的至少一个环形沟槽为截止环，所述截止环与划片道连接。
在本发明的具有终端耐压结构的沟槽MOSFET中，隔离环与零电位连接，隔离环的电位低于其内侧阱区的电位，阱区内不会形成反型沟道，从而有效抑制漏电；截止环与划片道连接，截止环的电位与划片道的电位相同，载流子不会沿着截止环积累，提高了该终端耐压结构的隔离效果和耐压效果。
在本发明的一种优选实施例中，隔离环与所述栅极金属层的距离为光刻工艺允许的最小距离，所述截止环与所述划片道的距离为光刻工艺允许的最小距离。这种设计节省了芯片面积，提高了芯片利用率。
在本发明的另一种优选实施例中，隔离环与截止环之间形成有电场扩展环，电场扩展环为至少一个环绕隔离环的彼此不相连接的封闭的环形沟槽，电场扩展环的电位悬空。
本发明在隔离环与截止环之间形成有至少一个电场扩展环，用于隔离环与截止环的隔离和电场的延展，提高了器件的横向耐压。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是现有技术中五层光刻工艺制备沟槽MOSFET的元胞区和终端区剖面图；
图2图1所示现有技术中沟槽MOSFET的元胞区和终端区版图；
图3是沿图2所示A-A’方向的剖面结构图；
图4是沿图2所示B-B’方向的剖面结构图；
图5是现有技术中三层光刻工艺制备的沟槽MOSFE的元胞区和终端区剖面图；
图6本发明具有终端耐压结构的沟槽MOSFET的第一个环形沟槽悬浮时的漏电示意图；
图7是本发明具有终端耐压结构的沟槽MOSFET的最***环形沟槽悬浮时的漏电示意图；
图8是本发明具有终端耐压结构的沟槽MOSFET的第一优选实施例的元胞区和终端区版图示意图；
图9是图8所示C-C’方向元胞区和终端区的剖面结构示意图；
图10是图8所示D-D’方向元胞区和终端区的剖面结构示意图；
图11是本发明具有终端耐压结构的沟槽MOSFET的第二优选实施例的元胞区和终端区版图示意图；
图12是图11所示E-E’方向的元胞区和终端区的剖面结构示意图；
图13是图11所示F-F’方向的元胞区和终端区的剖面结构示意图；
附图标记：
1衬底；2外延层；3阱区；4源区；5第一介质层；6栅极；
71源极接触孔；72栅极接触孔；73截止环接触孔；8第二介质层；
91源极金属层；92栅极金属层；93漏极金属层；94截止环金属层；
10隔离环；11截止环；12元胞区；13终端区；14划片道；
15电场扩展环；16叉指结构；17栅指；18栅极引线区。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
本发明提出了一种实施例的具有终端耐压结构的沟槽MOSFET，如图6和图7所示，该沟槽MOSFET包括衬底1及其上形成的外延层2，该衬底1是制备MOSFET的任何衬底材料，具体可以是但不限于SOI、硅、锗、砷化镓，在本实施方式中，优选采用硅。外延层2的材料具体可以是但不限于硅、锗、砷化镓，在本实施方式中，优选采用的材料为硅，该衬底1是重掺杂，外延层2为轻掺杂，其导电类型与衬底1的导电类型相同。在外延层2内从上至下依次形成有源区4和阱区3，阱区3的导电类型与衬底1的导电类型相反，源区4的导电类型与衬底1的导电类型相同，源区4的上表面与外延层2的上表面处于同一平面。
外延层2划分为元胞区12和终端区13，在终端区13内形成有栅极引线区18，在本实施方式中，元胞区12位于中心区域，栅极引线区18包围元胞区12，终端区13包围栅极引线区18和元胞区12，终端区13的***是划片道14，在元胞区12内和终端区13内分别形成有沟槽，并且沟槽的深度大于源区3的厚度和阱区4的厚度之和。终端区13的沟槽为至少两个环绕元胞区12的封闭的环形沟槽，并且环形沟槽彼此不相连接，沿从内向外的方向且靠近元胞区的至少一个环形沟槽为隔离环10，隔离环10与零电位连接，沿从外向内的方向且靠近划片道14的至少一个环形沟槽为截止环11，截止环11与划片道14连接。
在元胞区12和终端区13的沟槽内形成有第一介质层5和栅极6，该第一介质层5的材料可以是任何制备栅极介质层的材料，具体可以是但不限于高K介质，二氧化硅，在本实施方式中，第一介质层5采用二氧化硅。在沟槽内的第一介质层5上形成有导电的填充层作为栅极6，该填充层将沟槽充满，该填充层的材料可以是任何制备栅极的材料，具体可以是但不限于多晶硅或金属，在本实施方式中，填充层优选采用多晶硅。
在外延层2及沟槽上形成有第二介质层8，该第二介质层8一方面用于防止外部杂质进入影响MOSFET性能，另外一方面具有填孔能力使硅片表面平坦化，该第二介质层8的材料可以为但不限于硼磷硅玻璃。该第二介质层8上形成有接触孔，该接触孔包括栅极接触孔72、源极接触孔71和截止环接触孔73。在本实施方式中，该栅极接触孔72贯通栅极6之上的第二介质层8，源极接触孔71贯通沟槽两侧的源区4之上的第二介质层8，截止环接触孔73贯通截止环11之上的第二介质层8。在第二介质层8表面形成有栅极金属层92、源极金属层91和截止环金属层94，栅极金属层92通过栅极接触孔72与栅极6相连，源极金属层91通过源极接触孔71与源区4相连，截止环11通过截止环接触孔73与截止环金属层94相连，在衬底1之下还形成有漏极金属层93。需要说明的是，在本实施方式中，如图8或图11所示，由于栅极引线区18的栅极金属层92设置于元胞区的***，栅极金属层92需要通过栅指17与栅极6相连，在栅指17上的第二介质层8上设置有栅极接触孔72，栅指17通过栅极接触孔72与栅极金属层92相连。
本发明沟槽MOSFET在元胞区***采用至少两组封闭的环形沟槽终端设计实现漏电的隔离和电场的扩展，为防止产生漏电通道，所有沟槽为封闭的环形沟槽。沿从内向外的方向，即沿元胞区12中心向终端区13的方向，靠近元胞区12的至少一个环形沟槽为隔离环10，隔离环10与零电位连接，在本发明的一种优选实施方式中，只有与元胞区12距离最近的环形沟槽为隔离环10，在本实施方式中，隔离环10电位不能悬浮，如图6所示，如果隔离环10的电位悬浮，电场扩展使得隔离环10的电位高于其内侧阱区4的电位，会造成阱区4反型，形成漏电通道。沿从外向内的方向，即沿终端区13向元胞区12中心的方向，靠近划片道14的至少一个环形沟槽为截止环11，截止环11与划片道14连接，在本实施方式中，只有最靠近划片道14的一个环形沟槽为截止环11，其电位与划片道14短接。截止环11的电位也不能悬浮，如果截止环11的电位悬浮，如图7所示，悬浮的截止环11的电位比其外侧的外延层2的电位低，沿着截止环11有利于空穴积聚，会导致隔离效果变差，将截止环11的电位固定为划片道14的电位，使载流子不会沿着截止环11积累，提高了终端耐压结构的隔离效果和耐压效果。需要说明的是，本发明中零电位是指沟槽MOSFET各个导电区域中的最低的电位，并不是数值为零的电位。
在本实施方式中，为节省面积，提高芯片利用率，隔离环10的位置靠近栅极金属层92，截止环11的位置尽量靠近划片道14。具体可以采用的方案是隔离环10与栅极金属层92的距离为光刻工艺允许的最小距离，截止环11与划片道14的距离为光刻工艺允许的最小距离。需要说明的是，本发明光刻工艺允许的最小距离是指目前制备MOSFET普遍采用的光刻工艺中的最小距离，随着工艺的进步，这个数值会不断缩小，但是其确定方法一致，仍在本发明的保护范围之中。
在本实施方式中，隔离环10与截止环11之间形成有电场扩展环15，该电场扩展环15为至少一个环绕隔离环的彼此不相连接的封闭的环形沟槽，该电场扩展环15的电位悬空，用于隔离环10与截止环11的隔离和电场的延展。
在本发明的一种优选实施方式中，如图8、图9和图10所示，该***终端设计由4个封闭的环形沟槽构成，如图10所示，最内层的环形沟槽，即隔离环10，通过叉指结构16及元胞区***的源极接触孔71连接到源极金属层91，最外层的环形沟槽即截止环11，通过截止环接触孔73与划片道14等电位，图中截止环11通过两个截止环接触孔73与划片道14等电位，将高电位限制在截止环11的位置。需要说明的是，图中所示4个环形沟槽仅仅作为示例，实际只需要保证最内环至少有一个环形沟槽连接到源极金属层91的低电位，最外环至少有一个环形沟槽与划片道14等电位，并且该等电位的环形沟槽尽量与划片道14接近，起到限制高电位并节省面积的目的。中间悬浮的环形沟槽可采用多个环，起隔离和延展电场作用。
在本发明的另一种优选实施方式中，如图11、图12和图13所示，该***终端设计也是由4个封闭的环形沟槽构成，如图13所示，最内层的环形沟槽即隔离环10，隔离环10与栅指17相连，隔离环10通过栅极接触孔72连接到栅极金属层92。最外层的环形沟槽，即截止环11，通过截止环接触孔73与划片道14等电位，图中截止环11通过两个截止环接触孔73与划片道14等电位，将高电位限制在截止环的位置。需要说明的是，图中所示4个环形沟槽仅仅作为示例，实际只需要保证最内环至少有一个环形沟槽连接到栅极金属层92的低电位，最外环至少有一个环形沟槽与划片道14等电位，并且该等电位的环形沟槽尽量与划片道接近，起到限制高电位并节省面积的目的。中间悬浮的环形沟槽可采用多个环，起隔离和延展电场作用。
本发明还提出了一种具有终端耐压结构的沟槽MOSFET的制造方法，其包括如下步骤：
S1：提供衬底1；
S2：在衬底1上形成外延层2，外延层2的导电类型与衬底1的导电类型相同，在外延层2内依次形成阱区3和源区4，阱区3的导电类型与衬底1的导电类型相反，源区4的导电类型与衬底1的导电类型相同，源区4的上表面与外延层2的上表面处于同一平面；
S3：划分外延层形成元胞区12和终端区13，该终端区13包括栅极引线区18，在本实施方式中，元胞区12位于中心区域，栅极引线区18包围元胞区12，终端区13包围栅极引线区18和元胞区12，在元胞区12和终端区13内形成沟槽，沟槽的深度大于源区3和阱区4的厚度之和，终端区13的沟槽为少两个环绕元胞区12的封闭的环形沟槽，并且沟槽彼此不相连接，沿从内向外的方向，靠近元胞区12的至少一个环形沟槽为隔离环10，沿从外向内的方向，靠近划片道14的至少一个环形沟槽为截止环11，在沟槽内形成第一介质层5和栅极6，在外延层2及沟槽上形成第二介质层8，在第二介质层8上形成接触孔，接触孔包括栅极接触孔72、源极接触孔71和截止环接触孔73，在第二介质层8的表面形成栅极金属层92、源极金属层91和截止环金属层94，栅极金属层92通过栅极接触孔92与栅极6相连，源极金属层91通过源极接触孔71与源区4相连，截止环11通过截止环接触孔73与截止环金属层94相连；
S4：在衬底1之下形成漏极金属层93。
在本实施方式中，步骤S3具体包括如下步骤：
S41：在外延层2上光刻、刻蚀元胞区12和终端区13形成沟槽，沟槽的深度大于源区3和阱区4的厚度之和，终端区13的沟槽为至少两个环绕元胞区的封闭的环形沟槽，沿从内向外的方向，靠近元胞区12的至少一个环形沟槽为隔离环10，沿从外向内的方向，靠近划片道14的至少一个环形沟槽为截止环11；
S42：沿着沟槽的内表面形成第一介质层5，在沟槽内的第一介质层5上形成栅极6，栅极6将所述沟槽充满；
S43：在外延层2及沟槽上形成第二介质层8，光刻，刻蚀第二介质层8形成接触孔，接触孔包括栅极接触孔72、源极接触孔71和截止环接触孔73；
S44：在第二介质层8的表面形成金属层，光刻，形成栅极金属层92、源极金属层91和截止环金属层94，栅极金属层92通过栅极接触孔72与栅极6相连，源极金属层91通过源极接触孔71与阱区4相连，截止环11通过截止环接触孔73与截止环金属层94相连。
在本发明的一种优选实施方式中，制备本发明的沟槽MOSFET需要以下步骤：
第一步：提供衬底1，该衬底1的材料是制备MOSFET的任何衬底材料，具体可以是但不限于SOI、硅、锗、砷化镓，在本实施方式中，优选采用硅，该衬底1是重掺杂。
第二步：在衬底1上形成外延层2，该外延层2的材料具体可以是但不限于硅、锗、砷化镓，在本实施方式中，优选采用的材料为硅，该外延层2为轻掺杂，其导电类型与衬底1的导电类型相同，形成外延层2的具体方法可以为但不限于化学气相淀积。
第三步：在外延层2内依次形成阱区3和源区4，阱区3的导电类型与衬底1的导电类型相反，源区4的导电类型与衬底1的导电类型相同，并且源区3的上表面与外延层2的上表面处于同一平面，在本实施方式中，形成阱区3和源区4的具体方法可以为但不限于离子注入的方式。
第四步：在外延层2上通过第一次光刻、刻蚀元胞区12和终端区13形成沟槽，具体是利用掩膜版，涂覆光刻胶，通过曝光、显影露出需要刻蚀的沟槽区域的上表面，进行刻蚀形成沟槽，具体的刻蚀方法可以为但不限于湿法腐蚀和干法刻蚀，优选采用干法刻蚀，在本实施方式中，沟槽的深度大于源区4和阱区3的厚度之和，终端区13的沟槽为至少两个环绕元胞区12的封闭的环形沟槽，沿从内向外的方向，靠近元胞区12的至少一个环形沟槽为隔离环10，沿从外向内的方向，靠近划片道14的至少一个环形沟槽为截止环11，在本发明另外的优选实施方式中，在隔离环10与截止环11之间可以形成有电场扩展环15，电场扩展环15为至少一个环绕隔离环10的彼此不相连接的环形沟槽，电场扩展环15的电位悬空。
第五步：在沟槽内表面形成第一介质层5，该第一介质层5的材料可以是任何制备栅极介质层的材料，具体可以是但不限于二氧化硅，在本实施方式中，第一介质层5采用二氧化硅，经过退火后形成栅氧化层。在沟槽内的第一介质层5上形成导电的填充层，该填充层将沟槽充满，该填充层的材料可以是任何制备栅极的材料，具体可以是但不限于多晶硅或金属，在本实施方式中，填充层优选采用多晶硅，形成第一介质层和栅极的法可以为但不限于化学气相淀积。
第六步：在外延层2及沟槽上形成第二介质层8，进行第二次光刻光刻，刻蚀第二介质层8形成接触孔，接触孔包括栅极接触孔72、源极接触孔71和截止环接触孔73。该第二介质层8一方面用于防止外部杂质进入影响MOSFET性能，另外一方面具有填孔能力使硅片表面平坦化，该第二介质层8材料可以为但不限于硼磷硅玻璃。在本实施方式中，栅极接触孔72贯通栅极6之上的第二介质层8，源极接触孔71贯通沟槽两侧的源区4之上的第二介质层8，截止环接触孔73贯通截止环11之上的第二介质层8。在本发明另外的优选实施方式中，该栅极接触孔72贯通栅极6之上的第二介质层8并深入到栅极6内部，源极接触孔71贯通沟槽两侧的源区4之上的第二介质层8并深入到源区4内部，截止环接触孔73贯通截止环11之上的第二介质层8并深入到截止环11内部。在本实施方式中，形成第二介质层8的方法可以为但不限于化学气相淀积，在第二介质层上形成接触孔的方法可以为但不限于湿法腐蚀和干法刻蚀，在本实施方式中，优选采用干法刻蚀。
第七步：在第二介质层8表面形成金属层，形成该金属层的方法可以为但不限于离子束溅射或蒸发工艺，然后进行第三次光刻，刻蚀该金属层形成栅极金属层92、源极金属层91和截止环金属层94，具体的刻蚀方法可以为但不限于湿法腐蚀和干法刻蚀，在本实施方式中，优选采用湿法刻蚀。栅极金属层92通过栅极接触孔72与栅极6相连，源极金属层91通过源极接触孔71与阱区4相连，截止环11通过截止环接触孔73与截止环金属层94相连。在本发明的一种优选实施方式中，隔离环10通过叉指结构16和源极接触孔71与源极金属层91连接，该叉指结构16与隔离环10按照相同的步骤同时形成。在本发明的另外一种优选实施方式中，隔离环10通过栅极接触孔72与栅极金属层92连接。
第八步：在衬底1之下形成漏极金属层93。
根据本发明沟槽MOSFET的制备方法，在本发明的一种优选实施方式中，仅以在n型衬底上制备的沟槽MOSFET为例进行说明，对于p型底上制备的器件，按照相反的掺杂类型掺杂即可。具体步骤为：首先，在n型重掺杂的衬底1上制作n型轻掺杂的外延层2。然后，在外延层2内利用离子注入的方法依次形成p型轻掺杂的阱区3和n型重掺杂的源区4，源区4的上表面与外延层2的上表面处于同一平面。再后，在外延层2上利用掩膜版，涂覆光刻胶，通过曝光、显影露出需要刻蚀的沟槽的上表面，采用干法刻蚀方法在元胞区和终端区刻蚀形成沟槽，终端区的沟槽为四个环绕元胞区的封闭的环形沟槽。随后，在沟槽内利用化学气相淀积法淀积氧化层，经过高温度退火后形成厚度为800埃的栅氧化层，该栅氧化层作为第一介质层5。再后，在沟槽内的第一介质层5上淀积多晶硅作为填充层，此多晶硅形成MOSFET的栅极6。然后，淀积硼磷硅玻璃作为第二介质层8，在第二介质层8的表面通过光刻界定接触孔区域，并刻蚀形成接触孔。随后，在第二介质层8及接触孔区的上表面采用溅射工艺淀积金属；通过光刻，并刻蚀形成栅极金属层92、源极金属层91和截止环金属层94。最后，在衬底1之下形成漏极金属层93。
本发明的具有终端耐压结构的沟槽MOSFET的制造方法在不增加工艺复杂度的前提下，解决三层光刻工艺制备的沟槽MOSFET的耐压和漏电问题，减小了沟槽MOSFET的横向漏电，提高了器件的耐压，简化了工艺过程，降低了制造成本。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (12)
1.一种具有终端耐压结构的沟槽MOSFET，其特征在于，包括：
衬底及其上形成的外延层，所述外延层的导电类型与所述衬底的导电类型相同，在所述外延层内从上至下依次形成有源区和阱区，所述阱区的导电类型与所述衬底的导电类型相反，所述源区的导电类型与所述衬底的导电类型相同，所述源区的上表面与所述外延层的上表面处于同一平面；
所述外延层划分为元胞区和终端区，所述终端区包围所述元胞区，在所述终端区内形成有栅极引线区，在所述元胞区内和终端区内分别形成有沟槽，所述沟槽的深度大于所述源区和阱区的厚度之和，所述终端区的沟槽为至少两个环绕所述元胞区的封闭的环形沟槽，所述环形沟槽彼此不相连接，沿从内向外的方向，靠近所述元胞区的至少一个环形沟槽为隔离环，所述隔离环与零电位连接；
在所述沟槽内形成有第一介质层和栅极；
在所述外延层上形成有第二介质层，所述第二介质层内形成有接触孔，所述接触孔包括栅极接触孔、源极接触孔和截止环接触孔；
在所述第二介质层表面形成有栅极金属层、源极金属层和截止环金属层，所述栅极金属层通过栅极接触孔与所述栅极相连，所述源极金属层通过源极接触孔与所述源区相连，所述截止环通过截止环接触孔与所述截止环金属层相连；以及
在所述衬底之下形成有漏极金属层。
2.如权利要求1所述的具有终端耐压结构的沟槽MOSFET，其特征在于，沿从外向内的方向，靠近划片道的至少一个环形沟槽为截止环，所述截止环与划片道连接。
3.如权利要求2所述的具有终端耐压结构的沟槽MOSFET，其特征在于，所述隔离环与所述栅极金属层的距离为光刻工艺允许的最小距离，所述截止环与所述划片道的距离为光刻工艺允许的最小距离。
4.如权利要求1所述的具有终端耐压结构的沟槽MOSFET，其特征在于，所述隔离环通过叉指结构和源极接触孔与所述源极金属层连接。
5.如权利要求1所述的具有终端耐压结构的沟槽MOSFET，其特征在于，所述隔离环通过栅极接触孔与所述栅极金属层连接。
6.如权利要求2所述的具有终端耐压结构的沟槽MOSFET，其特征在于，所述隔离环与截止环之间形成有电场扩展环，所述电场扩展环为至少一个环绕所述隔离环的彼此不相连接的封闭的环形沟槽，所述电场扩展环的电位悬空。
7.一种具有终端耐压结构的沟槽MOSFET的制造方法，其特征在于，包括如下步骤：
S1：提供衬底；
S2：在所述衬底上形成外延层，所述外延层的导电类型与所述衬底的导电类型相同，在所述外延层内依次形成阱区和源区，所述阱区的导电类型与所述衬底的导电类型相反，所述源区的导电类型与所述衬底的导电类型相同，所述源区的上表面与所述外延层的上表面处于同一平面；
S3：划分所述外延层形成元胞区和终端区，所述终端区包围所述元胞区，所述终端区包括栅极引线区，在所述元胞区和终端区内形成沟槽，所述沟槽的深度大于所述源区和阱区的厚度之和，所述终端区的沟槽为少两个环绕所述元胞区的封闭的环形沟槽，所述环形沟槽彼此不相连接，沿从内向外的方向，靠近所述元胞区的至少一个环形沟槽为隔离环，所述隔离环与零电位连接，在所述沟槽内形成第一介质层和栅极，在所述外延层及所述沟槽上形成第二介质层，在所述第二介质层上形成接触孔，所述接触孔包括栅极接触孔、源极接触孔和截止环接触孔，在所述第二介质层表面形成栅极金属层、源极金属层和截止环金属层，所述栅极金属层通过栅极接触孔与所述栅极相连，所述源极金属层通过源极接触孔与所述源区相连，所述截止环通过截止环接触孔与所述截止环金属层相连；
S4：在所述衬底之下形成漏极金属层。
8.如权利要求7所述的具有终端耐压结构的沟槽MOSFET的制造方法，其特征在于，所述步骤S3包括如下步骤：
S31：在所述外延层上光刻、刻蚀所述元胞区和终端区形成沟槽，所述沟槽的深度大于所述源区和阱区的厚度之和，所述终端区的沟槽为至少两个环绕所述元胞区的封闭的环形沟槽；
S32：沿着所述沟槽的内表面形成第一介质层，在所述沟槽内的第一介质层上形成栅极，所述栅极将所述沟槽充满；
S33：在所述外延层及所述沟槽上形成第二介质层，光刻，刻蚀所述第二介质层形成接触孔，所述接触孔包括栅极接触孔、源极接触孔和截止环接触孔；
S34：在所述第二介质层表面形成金属层，光刻，形成栅极金属层、源极金属层和截止环金属层，所述栅极金属层通过栅极接触孔与所述栅极相连，所述源极金属层通过源极接触孔与所述阱区相连，所述截止环通过截止环接触孔与所述截止环金属层相连。
9.如权利要求7或8所述的具有终端耐压结构的沟槽MOSFET的制造方法，其特征在于，沿从外向内的方向，靠近划片道的至少一个环形沟槽为截止环，所述截止环与划片道连接。
10.如权利要求7或8所述的具有终端耐压结构的沟槽MOSFET的制造方法，其特征在于，所述隔离环通过叉指结构和源极接触孔与所述源极金属层连接。
11.如权利要求7或8所述的具有终端耐压结构的沟槽MOSFET的制造方法，其特征在于，所述隔离环通过栅极接触孔与所述栅极金属层连接。
12.如权利要求9所述的具有终端耐压结构的沟槽MOSFET的制造方法，其特征在于，在所述隔离环与截止环之间形成有电场扩展环，所述电场扩展环为至少一个环绕所述隔离环的彼此不相连接的环形沟槽，所述电场扩展环的电位悬空。
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Families Citing this family (8)
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|---|---|---|---|---|
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| CN117371395B (zh) * | 2023-12-06 | 2024-02-02 | 杭州广立微电子股份有限公司 | 用于评估版图中目标栅极与图形集群相对位置关系的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101211981A (zh) * | 2007-12-22 | 2008-07-02 | 苏州硅能半导体科技股份有限公司 | 一种深沟槽大功率mos器件及其制造方法 |
| CN101752375A (zh) * | 2009-12-29 | 2010-06-23 | 无锡新洁能功率半导体有限公司 | 一种具有改进型终端保护结构的沟槽型功率mos器件 |
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| CN202473932U (zh) * | 2011-11-25 | 2012-10-03 | 无锡新洁能功率半导体有限公司 | 功率mosfet器件 |
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