JP2018110166A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】パンチスルーを防止することができるとともに、コンタクト抵抗を低減させることができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】ｐ型ベース領域３は、第１〜５ｐ型ベース領域２１〜２５で構成される。第１ｐ型ベース領域２１は、ゲートトレンチ５よりも浅い深さで設けられる。第２ｐ+型ベース領域２２は、コンタクトトレンチ８の側壁８ｂに沿って設けられる。第４ｐ+型ベース領域２４は、コンタクトトレンチ８の底面８ａに沿って設けられ、コンタクトトレンチ８の底面８ａに露出される。第５ｐ型ベース領域２５は、第５ｐ型ベース領域２５よりも高不純物濃度の第２，４ｐ+型ベース領域２２、２４に接し、かつコンタクトトレンチ８の底面８ａに沿って第４ｐ+型ベース領域２４よりも深く設けられる。第５ｐ型ベース領域２５の内部に、第５ｐ型ベース領域２５よりも高不純物濃度の第３ｐ++型ベース領域２３が配置されている。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖあるいはそれ以上の耐圧を有するトレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）等が公知である。例えば、炭化珪素（ＳｉＣ）を用いたトレンチゲート型ＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバーター・インバーター等の電力変換装置に用いられている。この電力用半導体装置は、低損失・高効率と同時に要求耐圧を有することが求められる。また、電力用半導体装置は、オフ時にリーク電流を抑制することが求められる。
従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴとして、隣り合うゲートトレンチ間にコンタクトトレンチを備えた装置が提案されている（例えば、下記特許文献１および下記非特許文献１参照。）。ゲートトレンチとは、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチである。コンタクトトレンチとは、金属電極（ソース電極）が埋め込まれ、内壁に露出する半導体領域と当該金属電極とのコンタクト（電気的接触部）を形成したトレンチである。コンタクトトレンチ内に半導体領域と金属電極とのコンタクトを形成することで、ゲートトレンチの底面においてゲート絶縁膜にかかる電界が緩和される。従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの構造について説明する。図１２は、従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。
図１２に示す従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴは、電流駆動を担う活性領域において、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１１０のおもて面側に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、コンタクトトレンチ１０８と、を備える。具体的には、炭化珪素基体１１０は、ｎ+型ドレイン層１０１である炭化珪素からなるｎ型支持基板（以下、ｎ+型炭化珪素基板とする）上にｎ-型ドリフト層１０２（１０２ａ，１０２ｂ）となるｎ-型炭化珪素層をエピタキシャル成長させてなる。炭化珪素基体１１０のおもて面（ｎ-型ドリフト層１０２側の面）側に、ｐ型ベース領域１０３、ｎ+型ソース領域１０４、ゲートトレンチ１０５、ゲート絶縁膜１０６およびゲート電極１０７からなるＭＯＳゲート構造が設けられている。
ゲートトレンチ１０５の底面１０５ａにおいてゲート絶縁膜１０６にかかる電界を緩和するため、隣り合うゲートトレンチ１０５間（メサ部）に、少なくとも一部をゲートトレンチ１０５の深さよりも深くしたｐ型ベース領域１０３が設けられている。ｐ型ベース領域１０３の一部の深さをゲートトレンチ１０５の深さよりも深くするために、メサ部には、ゲートトレンチ１０５よりも深いコンタクトトレンチ１０８が設けられている。ｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁（底面１０８ａおよび側壁１０８ｂ）の全面に露出するように設けられ、コンタクトトレンチ１０８の内壁の全面で後述するソース電極１１１に接する。ｐ型ベース領域１０３は、不純物濃度のばらつきを抑制可能で、かつ既存の製造装置を用いて形成可能なイオン注入法により形成される。
ｎ+型ソース領域１０４は、隣り合うゲートトレンチ１０５とコンタクトトレンチ１０８との間においてｐ型ベース領域１０３の内部に選択的に設けられ、基体おもて面およびコンタクトトレンチ１０８の側壁１０８ｂに露出している。ｎ+型ソース領域１０４と、コンタクトトレンチ１０８の内壁に露出するｐ型ベース領域１０３とは、層間絶縁膜１０９を深さ方向に貫通するコンタクトホール１０９ａに露出されている。ソース電極１１１は、コンタクトホール１０９ａおよびコンタクトトレンチ１０８に埋め込まれ、ｐ型ベース領域１０３およびｎ+型ソース領域１０４に接する。炭化珪素基体１１０の裏面（ｎ+型ドレイン層１０１側の面）には、ドレイン電極１１２が設けられている。
特開平０７−１６１９８３号公報
ワイ・ナカノ（Ｙ．Ｎａｋａｎｏ）、外４名、６９０Ｖ，１．００ｍΩｃｍ2 ４Ｈ−ＳｉＣ ダブル−トレンチ ＭＯＳＦＥＴｓ（６９０Ｖ，１．００ｍΩｃｍ2 ４Ｈ−ＳｉＣ Ｄｏｕｂｌｅ−Ｔｒｅｎｃｈ ＭＯＳＦＥＴｓ）、マテリアルズ サイエンス フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、（スイス）、トランス テック パブリケーションズ インク（Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ Ｉｎｃ．）、２０１２年５月、第７１７−７２０巻、ｐ．１０６９−１０７２
しかしながら、上述した従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴでは、オフ時にｐ型ベース領域１０３の、コンタクトトレンチ１０８の底面コーナー部１０８ｃに沿った部分（以下、角部とする）１０３ａに電界が集中しやすい。このため、パンチスルーを引き起こして耐圧の低下やリーク電流の増大が懸念される。コンタクトトレンチ１０８の底面コーナー部１０８ｃとは、コンタクトトレンチ１０８の側壁１０８ｂと底面１０８ａとの境界である。
この問題は、コンタクトトレンチ１０８の側壁１０８ｂへのイオン注入のドーズ量を高くして、ｐ型ベース領域１０３の角部１０３ａの不純物濃度を高くすることで回避可能である。しかしながら、このイオン注入がコンタクトトレンチ１０８の側壁１０８ｂからゲートトレンチ１０５の側壁１０５ｂ付近のチャネル（ＳｉＣ−ＭＯＳＦＥＴのオン時に形成されるｎ型の反転層）の形成領域１０３ｂにまで達し、ゲート閾値電圧の増加やチャネル抵抗の増大を引き起こす虞がある。
この発明は、上述した従来技術による問題点を解消するため、パンチスルーを防止することができるとともに、コンタクト抵抗を低減させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられている。前記第１半導体層に第１トレンチが設けられている。前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第１導電型の第２半導体層は、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する。前記第１半導体層と前記第２半導体層との間に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域は、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する。隣り合う前記第１トレンチ間に第２トレンチが設けられている。前記第２トレンチの側壁に沿って、第２導電型の第２半導体領域が設けられている。前記第２半導体領域は、前記第１半導体領域に接する。前記第２トレンチの底面コーナー部付近に、第２導電型の第３半導体領域が選択的に設けられている。前記第２トレンチの底面に沿って、第２導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第２トレンチの底面の少なくとも一部に露出されている。第２導電型の第５半導体領域は、前記第２半導体領域および前記第４半導体領域に接する。前記第５半導体領域は、前記第２トレンチの底面に沿って前記第４半導体領域よりも深く設けられている。第１電極は、前記第２トレンチの内部に埋め込まれている。第２電極は、前記半導体基板の裏面に設けられている。そして、前記第３半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも高い。前記第３半導体領域は、前記第５半導体領域の内部に少なくとも１つ以上配置されている。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられている。前記第１半導体層に第１トレンチが設けられている。前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第１導電型の第２半導体層は、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する。前記第１半導体層と前記第２半導体層との間に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域は、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する。隣り合う前記第１トレンチ間に第２トレンチが設けられている。前記第２トレンチの側壁に沿って、第２導電型の第２半導体領域が設けられている。前記第２半導体領域は、前記第１半導体領域に接する。第２導電型の第３半導体領域は、前記第２半導体領域に接する。前記第３半導体領域は、前記第２トレンチの底面コーナー部に設けられ、前記第２トレンチの底面コーナー部に露出されている。第２導電型の第４半導体領域は、前記第３半導体領域に接する。前記第４半導体領域は、前記第２トレンチの底面に沿って設けられ、前記第２トレンチの底面全体に露出されている。第２導電型の第５半導体領域は、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に接する。前記第５半導体領域は、前記第２トレンチの底面に沿って前記第４半導体領域よりも深く設けられている。第１電極は、前記第２トレンチの内部に埋め込まれている。第２電極は、前記半導体基板の裏面に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度と同じであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層は、第１導電型の第３，４半導体層を有する。前記第３半導体層は、前記半導体基板のおもて面に設けられている。前記第３半導体層は、前記半導体基板よりも不純物濃度が低い。前記第４半導体層は、前記第３半導体層の、前記半導体基板側に対して反対側の面に設けられている。前記第４半導体層は、前記第３半導体層よりも不純物濃度が高い。前記第４半導体領域は、前記第２トレンチの底面から前記第３半導体層と前記第４半導体層との界面に達しない深さで設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度と同じであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、炭化珪素基板であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１，２トレンチ、第２導電型半導体領域および第１電極を備えた半導体装置の製造方法であって、次の特徴を有する。第１トレンチには、ゲート絶縁膜を介してゲート電極が埋め込まれている。前記第２導電型半導体領域は、第１導電型の第１半導体層と当該第１半導体層よりも不純物濃度の高い第１導電型の第２半導体層との間に設けられている。前記第２導電型半導体領域は、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する。第２トレンチは、隣り合う前記第１トレンチ間に設けられている。第１電極は、前記第２トレンチの内壁で前記第２半導体層および前記第２導電型半導体領域に接する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の前記第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の上に、前記第１半導体層よりも不純物濃度の高い第１導電型の前記第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の上に、所定領域が開口したマスク膜を形成する第３工程を行う。次に、前記マスク膜をマスクとしてエッチングを行い、前記第１半導体層に前記第２トレンチを形成する第４工程を行う。前記マスク膜をマスクとして、前記半導体基板のおもて面に垂直な方向に対して斜めの方向から第２導電型不純物を第１イオン注入する第５工程を行う。前記マスク膜をマスクとして、前記第１イオン注入よりも前記半導体基板のおもて面に垂直な方向に対して浅い角度で斜めの方向から第２導電型不純物を第２イオン注入する第６工程を行う。前記マスク膜をマスクとして、前記半導体基板のおもて面に垂直な方向から第２導電型不純物を第３イオン注入する第７工程を行う。前記マスク膜を除去した状態で、前記第２半導体層側から第２導電型不純物を第４イオン注入する第８工程を行う。そして、前記第５工程、前記第６工程および前記第７工程により前記第２導電型半導体領域を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記第２トレンチの側壁に第２導電型不純物を前記第１イオン注入する。前記第６工程では、前記第２トレンチの底面コーナー部に複数回第２導電型不純物を前記第２イオン注入する。前記第７工程では、前記第２トレンチの底面に複数回第２導電型不純物を前記第３イオン注入することを特徴とする。
本発明にかかる半導体装置および半導体装置の製造方法によれば、パンチスルーを防止することができるとともに、コンタクト抵抗を低減させることができるという効果を奏する。
実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）を用いたトレンチゲート型ＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）を例に説明する。図１は、実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。図１には、隣り合う単位セル（素子の機能単位）間の構造を示し、これらの単位セルに隣接するように繰り返し配置された他の単位セルや、活性領域の周囲を囲むエッジ終端領域を図示省略する（図９においても同様）。図１に示す実施の形態１にかかる半導体装置は、電流駆動を担う活性領域において、炭化珪素からなる半導体基体（炭化珪素基体）１０のおもて面側に、トレンチゲート型のＭＯＳゲート構造と、コンタクトトレンチ８と、を備える。
具体的には、炭化珪素基体１０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）上にｎ-型ドリフト層２（２ａ，２ｂ）およびｎ+型ソース層４となる各炭化珪素層を順にエピタキシャル成長させてなる。炭化珪素基体１０のおもて面（ｎ-型ドリフト層２側の面）側に、ｐ型ベース領域３、ｎ+型ソース層４、ゲートトレンチ５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造が設けられている。ｎ-型ドリフト層２の不純物濃度は、基体裏面側の部分（以下、ｎ-型低濃度ドリフト層２ａとする）に比べて基体おもて面側の部分（以下、ｎ型高濃度ドリフト層２ｂとする）で高くてもよい。
ゲートトレンチ５は、基体おもて面からｎ+型ソース層４を貫通して例えばｎ-型低濃度ドリフト層２ａに達しない深さで設けられている。ゲートトレンチ５の内部には、ゲート絶縁膜６を介してゲート電極７が埋め込まれている。隣り合うゲートトレンチ５間（メサ部）に、コンタクトトレンチ８が設けられている。コンタクトトレンチ８とは、隣り合うゲートトレンチ５間（メサ部）に設けられ、金属電極（後述するソース電極（第１電極）１１）が埋め込まれたトレンチである。コンタクトトレンチ８の内壁（底面８ａおよび側壁８ｂ）に露出する半導体領域と金属電極とでコンタクト（電気的接触部）が形成される。コンタクトトレンチ８の深さは、ゲートトレンチ５の深さよりも深くてもよい。ここでは、コンタクトトレンチ８の深さがゲートトレンチ５の深さよりも深い場合を例に説明する。また、コンタクトトレンチ８は、ｎ-型低濃度ドリフト層２ａとｎ型高濃度ドリフト層２ｂとの界面に達しない深さで設けられている。
ｐ型ベース領域３は、隣り合うゲートトレンチ５間にわたってゲートトレンチ５よりも浅い深さで設けられている。また、ｐ型ベース領域３の一部は、コンタクトトレンチ８の内壁に露出するようにコンタクトトレンチ８の内壁に沿って設けられ、コンタクトトレンチ８の底面８ａに沿った部分でゲートトレンチ５の深さよりも深くなっている。これにより、ＳｉＣ−ＭＯＳＦＥＴのオフ時、ｐ型ベース領域３の、コンタクトトレンチ８の底面８ａに沿った部分での電界負担により、ゲートトレンチ５の底面５ａにおけるゲート絶縁膜６への電界集中が緩和される。
ｐ型ベース領域３は、不純物濃度のばらつきを抑制可能で、かつ既存の製造装置を用いて形成可能なイオン注入法により形成される。具体的には、ｐ型ベース領域３は、複数に区分され、注入角度およびドーズ量の異なる複数回のイオン注入で形成される。すなわち、ｐ型ベース領域３は、不純物濃度の異なる複数区分（例えば５つに区分。以下、第１〜５ｐ型ベース領域２１〜２５とする）で形成された所定の不純物濃度プロファイルを有する。
第１ｐ型ベース領域２１は、隣り合うゲートトレンチ５間にわたって、ゲートトレンチ５よりも浅い深さで設けられている。第１ｐ型ベース領域２１は、ｎ+型ソース層４および後述するｐ+型コンタクト領域（不図示）に接する。第１ｐ型ベース領域２１の、ゲートトレンチ５の側壁５ｂに沿った部分３ｂは、ＳｉＣ−ＭＯＳＦＥＴのオン時にチャネル（形成されるｎ型の反転層）の形成領域となる。第１ｐ型ベース領域２１の不純物濃度は、第２，４ｐ+型ベース領域２２，２４の不純物濃度と略同じであってもよい。
第２ｐ+型ベース領域２２は、コンタクトトレンチ８の側壁８ｂに露出するようにコンタクトトレンチ８の側壁８ｂに沿って設けられている。かつ第２ｐ+型ベース領域２２は、コンタクトトレンチ８の底面コーナー部（コンタクトトレンチ８の底面８ａと側壁８ｂとの境界）８ｃを覆うように配置されている。また、第２ｐ+型ベース領域２２は、第１ｐ型ベース領域２１、ｎ+型ソース層４および後述するｐ+型コンタクト領域に接する。
第３ｐ++型ベース領域２３は、ｐ型ベース領域３の、コンタクトトレンチ８の底面コーナー部８ｃに沿った部分（角部）３ａに選択的に設けられている。第３ｐ++型ベース領域２３は、第５ｐ型ベース領域２５に周囲をすべて覆われた状態で第５ｐ型ベース領域２５の内部に島状に配置されている。第３ｐ++型ベース領域２３は、ｐ型ベース領域３の角部３ａの電界を緩和し、ｐ型ベース領域３の角部３ａでのパンチスルーを防止する機能を有する。第３ｐ++型ベース領域２３の不純物濃度は、第４ｐ+型ベース領域２４の不純物濃度よりも高くてもよい。
第４ｐ+型ベース領域２４は、コンタクトトレンチ８の底面８ａに沿って設けられ、コンタクトトレンチ８の底面８ａの少なくとも一部に露出されている。また、第４ｐ+型ベース領域２４は、ドレイン側が第５ｐ型ベース領域２５に覆われている。また、第４ｐ+型ベース領域２４は、第３ｐ++型ベース領域２３と離して配置されている。第４ｐ+型ベース領域２４は、ソース電極１１とのコンタクト抵抗を低減させる機能を有する。また、第４ｐ+型ベース領域２４は、ｎ-型低濃度ドリフト層２ａとｎ型高濃度ドリフト層２ｂとの界面に達しない深さで設けられている。
第５ｐ型ベース領域２５は、第２，４ｐ+型ベース領域２２、２４に接し、かつコンタクトトレンチ８の底面８ａに沿って設けられている。コンタクトトレンチ８の底面８ａからの第５ｐ型ベース領域２５の深さは、第４ｐ+型ベース領域２４よりも深い。第５ｐ型ベース領域２５の内部には、第３ｐ++型ベース領域２３が少なくとも１つ以上配置されている。第５ｐ型ベース領域２５は、ｎ-型低濃度ドリフト層２ａとｎ型高濃度ドリフト層２ｂとの界面よりもドレイン側に位置していてもよい。第５ｐ型ベース領域２５の不純物濃度は、第３ｐ++型ベース領域２３および第４ｐ+型ベース領域２４の不純物濃度よりも低い。
炭化珪素基体１０のおもて面の表面領域に、第１ｐ型ベース領域２１に接するようにｐ+型コンタクト領域（不図示）が選択的に設けられていてもよい。層間絶縁膜９を深さ方向に貫通するコンタクトホール９ａは、コンタクトトレンチ８につながるように形成されている。ソース電極１１は、コンタクトホール９ａおよびコンタクトトレンチ８に埋め込まれるように設けられ、第２，４ｐ+型ベース領域２２，２４、第３ｐ++型ベース領域２３、第５ｐ型ベース領域２５、ｎ+型ソース層４およびｐ+型コンタクト領域に接する。炭化珪素基体１０の裏面（ｎ+型ドレイン層であるｎ+型炭化珪素基板１側の面）には、裏面電極としてドレイン電極１２が設けられている。
次に、実施の形態１にかかる半導体装置の製造方法について３３００Ｖ耐圧クラスのトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図２〜８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
まず、例えば、例えば１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度の不純物濃度を有するｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば０．１°以上８°以下程度のオフ角を有していてもよい。次に、エピタキシャル成長により、ｎ+型炭化珪素基板１のおもて面に、例えば２×１０15／ｃｍ3以上４×１０15／ｃｍ3以下程度の不純物濃度を有するｎ-型低濃度ドリフト層２ａとなるｎ-型炭化珪素層を例えば２５μｍ以上３０μｍ以下程度の厚さで成膜（形成）する。ここまでの状態が図２に示されている。
次に、エピタキシャル成長により、ｎ-型低濃度ドリフト層２ａ上に、例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度の不純物濃度を有するｎ型高濃度ドリフト層２ｂとなるｎ型炭化珪素層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。次に、エピタキシャル成長により、ｎ型高濃度ドリフト層２ｂ上に、例えば１×１０18／ｃｍ3以上３×１０20／ｃｍ3以下程度の不純物濃度を有するｎ+型ソース層４となるｎ+型炭化珪素層を例えば０．０５μｍ以上１．０μｍ以下程度の厚さで成膜する。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型ドリフト層２（２ａ，２ｂ）およびｎ+型炭化珪素層を順に積層した炭化珪素基体（半導体ウエハ）１０が形成される。ここまでの状態が図３に示されている。
次に、炭化珪素基体１０のおもて面（ｎ+型ソース層４側の面）に例えば１．５μｍ以上２．５μｍ以下程度の厚さで酸化膜３１を堆積する。次に、この酸化膜３１をフォトリソグラフィおよびエッチングによりパターニングし、コンタクトトレンチ８の形成領域に対応する部分を露出させる。次に、酸化膜３１のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜３１の残部をマスクとしてエッチングを行い、コンタクトトレンチ８を形成する。コンタクトトレンチ８の深さは、例えば０．５μｍ以上５．０μｍ以下程度であってもよい。コンタクトトレンチ８の幅は、例えば０．１μｍ以上３．０μｍ以下程度であってもよい。ここまでの状態が図４に示されている。
次に、コンタクトトレンチ８の形成に用いた同一の酸化膜３１をマスクとして、基板おもて面に垂直な方向に対して斜め方向から、コンタクトトレンチ８の両側壁８ｂに同じ条件でそれぞれｐ型不純物をイオン注入（以下、第１斜めイオン注入とする）３２する。この第１斜めイオン注入３２により、コンタクトトレンチ８の側壁８ｂに沿った部分に第２ｐ+型ベース領域２２が形成される。このとき、コンタクトトレンチ８の底面８ａに第２ｐ+型ベース領域２２が形成されてもよい。
この第１斜めイオン注入３２においては、ドーパントは例えばアルミニウム（Ａｌ）であってもよい。注入角度θ１は、基板おもて面に垂直な方向に対して例えば２５°程度であってもよい。加速エネルギーは、例えば８６０ｋｅＶ程度であってもよい。ドーズ量は、例えば４．０×１０13／ｃｍ2程度であってもよい。第２ｐ+型ベース領域２２の、コンタクトトレンチ８の側壁８ｂに対する深さｄ１は例えば０．５μｍであってもよい。
このようにコンタクトトレンチ８の側壁８ｂに対して浅い深さｄ１で第１斜めイオン注入３２を行うことで、この第１斜めイオン注入３２がチャネルの形成領域に達することを防止することができる。チャネルの形成領域とは、ゲートトレンチ５の側壁５ｂに沿った部分である。ここまでの状態が図５に示されている。
図５には、コンタクトトレンチ８の一方の側壁８ｂに第１斜めイオン注入３２を行った後、コンタクトトレンチ８の他方の側壁８ｂに第１斜めイオン注入３２を行っている状態を示している。例えば、コンタクトトレンチ８が多角形状の平面形状を有する場合、コンタクトトレンチ８のすべての側壁８ｂにそれぞれ同様に第１斜めイオン注入３２を行えばよい。
次に、コンタクトトレンチ８の形成に用いた同一の酸化膜３１をマスクとして、基板おもて面に垂直な方向に対して斜め方向から、コンタクトトレンチ８の両底面コーナー部８ｃに同じ条件でそれぞれｐ型不純物をイオン注入（以下、第２斜めイオン注入とする）３３する。第２斜めイオン注入３３は、第１斜めイオン注入３２よりも基板おもて面に垂直な方向に対して浅い注入角度θ２で行う。また、第２斜めイオン注入３３は、異なる条件で多段（複数段）に行う。
この複数段の第２斜めイオン注入３３により、コンタクトトレンチ８の底面コーナー部８ｃ付近に、第２ｐ+型ベース領域２２に接するように第５ｐ型ベース領域２５となるｐ型領域３４が形成される。かつｐ型領域３４の内部に島状に第３ｐ++型ベース領域２３が形成される。このように基板おもて面に垂直な方向に対して浅い注入角度θ２で第２斜めイオン注入３３を行うことで、この第２斜めイオン注入３３がチャネルの形成領域に達することを防止することができる。
この第２斜めイオン注入３３においては、ドーパントは例えばアルミニウムであってもよい。注入角度θ２は、基板おもて面に垂直な方向に対して例えば１５°程度であってもよい。そして、第２斜めイオン注入３３を例えば３段（３回）行う場合、１段目は、例えば、加速エネルギーを８００ｋｅＶ程度とし、ドーズ量を４．０×１０13／ｃｍ2程度としてもよい。２段目は、加速エネルギーを４００ｋｅＶ程度とし、ドーズ量を４．０×１０13／ｃｍ2程度としてもよい。３段目は、加速エネルギーを１００ｋｅＶ程度とし、ドーズ量を４．０×１０13／ｃｍ2程度としてもよい。ここまでの状態が図６に示されている。
例えば、コンタクトトレンチ８が多角形状の平面形状を有する場合、コンタクトトレンチ８のすべての底面コーナー部８ｃに同じ条件でそれぞれ第２斜めイオン注入３３を行えばよい。
次に、コンタクトトレンチ８の形成に用いた同一の酸化膜３１をマスクとして、基板おもて面に垂直な方向に対して０°となる垂直方向から、コンタクトトレンチ８の底面８ａにｐ型不純物をイオン注入（以下、第３イオン注入とする）３５する。第３イオン注入３５は、異なる条件で多段に行う。この複数段の第３イオン注入３５により、コンタクトトレンチ８の底面８ａに露出されるように、第４ｐ+型ベース領域２４が形成される。かつ、第４ｐ+型ベース領域２４のドレイン側を覆うように、第５ｐ型ベース領域２５となるｐ型領域３６が形成される。このように基板おもて面に垂直な方向に対して０°の角度で第３イオン注入３５を行うことで、この第３イオン注入３５がチャネルの形成領域に達することを防止することができる。
この第３イオン注入３５においては、ドーパントは例えばアルミニウムであってもよい。そして、第３イオン注入３５を例えば４段（４回）行う場合、１段目は、例えば、加速エネルギーを２００ｋｅＶ程度とし、ドーズ量を５．０×１０15／ｃｍ2程度としてもよい。２段目は、加速エネルギーを１３０ｋｅＶ程度とし、ドーズ量を３．０×１０15／ｃｍ2程度としてもよい。３段目は、例えば、加速エネルギーを８０ｋｅＶ程度とし、ドーズ量を２．０×１０15／ｃｍ2程度としてもよい。４段目は、加速エネルギーを３０ｋｅＶ程度とし、ドーズ量を１．５×１０15／ｃｍ2程度としてもよい。ここまでの状態が図７に示されている。
第１，２斜めイオン注入３２，３３および第３イオン注入３５は順序を入れ替えて行ってもよい。
次に、酸化膜３１の残部を例えばフッ化水素（ＨＦ）で除去する。次に、基板おもて面に垂直な方向に対して０°となる垂直方向から、基体おもて面にｐ型不純物をイオン注入（以下、第４イオン注入とする）３７する。第４イオン注入３７は、異なる条件で多段に行う。また、第４イオン注入３７は、ｎ+型ソース層４をｐ型に反転させない条件で行う。この複数段の第４イオン注入３７により、ｎ-型低濃度ドリフト層２ａの表面領域に第１ｐ型ベース領域２１が形成される。かつ、ｎ-型ドリフト層２の、コンタクトトレンチ８の底面８ａ付近のｐ型領域３６よりも深い部分に第５ｐ型ベース領域２５となるｐ型領域３８が形成される。これによって、所定の断面形状を有する第５ｐ型ベース領域２５が形成され、第１〜５ｐ型ベース領域２１〜２５からなるｐ型ベース領域３が形成される。
この第４イオン注入３７においては、ドーパントは例えばアルミニウムであってもよい。そして、第４イオン注入３７を例えば１０段（１０回）行う場合、１段目は、例えば、加速エネルギーを８００ｋｅＶ程度とし、ドーズ量を５．０×１０12／ｃｍ2程度としてもよい。２段目は、加速エネルギーを７００ｋｅＶ程度とし、ドーズ量を５．０×１０12／ｃｍ2程度としてもよい。３段目は、例えば、加速エネルギーを６００ｋｅＶ程度とし、ドーズ量を２．５×１０12／ｃｍ2程度としてもよい。４段目は、加速エネルギーを５００ｋｅＶ程度とし、ドーズ量を４．５×１０12／ｃｍ2程度としてもよい。
５段目は、加速エネルギーを４００ｋｅＶ程度とし、ドーズ量を４．５×１０12／ｃｍ2程度としてもよい。６段目は、加速エネルギーを３００ｋｅＶ程度とし、ドーズ量を４．５×１０12／ｃｍ2程度としてもよい。７段目は、加速エネルギーを２００ｋｅＶ程度とし、ドーズ量を４．０×１０12／ｃｍ2程度としてもよい。８段目は、加速エネルギーを１３０ｋｅＶ程度とし、ドーズ量を２．５×１０12／ｃｍ2程度としてもよい。９段目は、加速エネルギーを８０ｋｅＶ程度とし、ドーズ量を２．０×１０12／ｃｍ2程度としてもよい。１０段目は、加速エネルギーを３０ｋｅＶ程度とし、ドーズ量を１．５×１０12／ｃｍ2程度としてもよい。ここまでの状態が図８に示されている。
次に、炭化珪素基体１０のおもて面に、例えば１．５μｍ以上２．５μｍ以下程度の厚さで酸化膜（不図示）を堆積する。次に、この酸化膜をフォトリソグラフィおよびエッチングによりパターニングし、ゲートトレンチ５の形成領域に対応する部分を露出させる。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとしてエッチングを行い、ゲートトレンチ５を形成する。ゲートトレンチ５の深さは、例えば０．５μｍ以上２．５μｍ以下程度であってもよい。ゲートトレンチ５の幅は、例えば０．５μｍ以上２．０μｍ以下程度であってもよい。そして、ゲートトレンチ５の形成に用いた酸化膜の残部を除去する。
次に、炭化珪素基体１０のおもて面に、ゲートトレンチ５の内壁に沿うように、例えば１０ｎｍ以上５００ｎｍ以下の厚さで酸化膜（例えばＳｉＯ2膜）を堆積してゲート絶縁膜６を形成する。次に、例えば８００℃以上１２００℃以下程度の温度で窒素（Ｎ2）雰囲気での熱処理を行う。次に、炭化珪素基体１０のおもて面に、ゲートトレンチ５の内部に埋め込むように例えば０．３μｍ以上１．５μｍ以下程度の厚さでポリシリコン層を堆積する。そして、このポリシリコン層をフォトリソグラフィおよびエッチングによりパターニングし、ゲートトレンチ５の内部にゲート電極７となるポリシリコン層を残す。次に、炭化珪素基体１０のおもて面に、例えば０．５μｍ以上１．５μｍ以下程度の厚さで層間絶縁膜９を堆積する。
次に、層間絶縁膜９をフォトリソグラフィおよびエッチングによりパターニングし、コンタクトホール９ａを形成する。次に、層間絶縁膜９のパターニングに用いたレジストマスク（不図示）を残した状態で、炭化珪素基体１０のおもて面側にニッケル（Ｎｉ）膜（不図示）を堆積する。次に、炭化珪素基体１０を例えばアセトンに浸し、レジストマスクごとレジストマスク上のニッケル膜をリフトオフにより除去する。次に、コンタクトホール９ａに埋め込むように基体おもて面側に例えばアルミニウム膜を堆積してソース電極１１を形成するとともに、炭化珪素基体１０の裏面にドレイン電極１２を形成する。その後、半導体ウエハをチップ状にダイシング（切断）して個片化することで、図１に示すトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、コンタクトトレンチの底面コーナー部付近に不純物濃度の高い第３ｐ型ベース領域を選択的に配置することで、ｐ型ベース領域の角部での電界を緩和することができ、パンチスルーを防止することができる。これにより、耐圧の低下やリーク電流の増大を防止することができる。また、実施の形態１によれば、ｐ型ベース領域を複数に区分し、コンタクトトレンチの側壁に対して浅い深さでイオン注入を行い、第２ｐ型ベース領域を形成する。かつ、基板おもて面に垂直な方向に対して浅い角度または０°でイオン注入を行い、第３，４ｐ型ベース領域を形成する。このため、相対的に不純物濃度の高い第２〜４ｐ型ベース領域を形成するためのイオン注入がチャネルの形成領域にまで達しない。このため、ゲート閾値電圧の増加やチャネル抵抗の増大を防止することができる。さらに、コンタクトトレンチの底面に露出するように不純物濃度の高い第４ｐ型ベース領域が配置されるため、コンタクト抵抗を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、第５ｐ型ベース領域２５の内部に第３ｐ++型ベース領域（図１の符号２３に相当）が設けられていない点である。２つ目の相違点は、コンタクトトレンチ８の底面８ａに沿って設けられた第４ｐ+型ベース領域４４がコンタクトトレンチ８の底面コーナー部８ｃまで延在し、コンタクトトレンチ８の底面コーナー部８ｃを覆っている点である。すなわち、第４ｐ+型ベース領域４４の幅は、コンタクトトレンチ８の幅よりも広い。そして、第４ｐ+型ベース領域４４は、ｐ型ベース領域３の角部３ａの電界を緩和してパンチスルーを防止するとともに、ソース電極１１とのコンタクト抵抗を低減させる機能を有する。
実施の形態２にかかる半導体装置は、例えば、次のように作製される。図１０，１１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ-型低濃度ドリフト層２ａの形成（エピタキシャル成長）工程から第２ｐ+型ベース領域２２の形成工程までを順に行う（図２〜５参照）。次に、コンタクトトレンチ８の形成に用いた同一の酸化膜３１をマスクとして、基板おもて面に垂直な方向に対して斜め方向から、コンタクトトレンチ８の両底面コーナー部８ｃに同じ条件でそれぞれｐ型不純物をイオン注入（第２斜めイオン注入）５１する。
この第２斜めイオン注入５１は、第１斜めイオン注入３２よりも基板おもて面に垂直な方向に対して浅い注入角度θ２で行う。また、第２斜めイオン注入５１は、異なる条件で多段に行う。複数段の第２斜めイオン注入５１により、コンタクトトレンチ８の底面コーナー部８ｃを覆うように、第４ｐ+型ベース領域４４となるｐ+型領域５２が形成される。かつ、ｐ+型領域５２のドレイン側を覆うように、第５ｐ型ベース領域２５となるｐ型領域３４が形成される。このとき、実施の形態１と同様に、第２斜めイオン注入５１がチャネルの形成領域に達することを防止することができる。
この第２斜めイオン注入５１においては、ドーパントは例えばアルミニウムであってもよい。注入角度θ２は、基板おもて面に垂直な方向に対して例えば１５°程度であってもよい。そして、第２斜めイオン注入５１を例えば４段行う場合、１段目は、例えば、加速エネルギーを２００ｋｅＶ程度とし、ドーズ量を５．０×１０15／ｃｍ2程度としてもよい。２段目は、加速エネルギーを１３０ｋｅＶ程度とし、ドーズ量を３．０×１０15／ｃｍ2程度としてもよい。３段目は、加速エネルギーを８０ｋｅＶ程度とし、ドーズ量を２．０×１０15／ｃｍ2程度としてもよい。４段目は、加速エネルギーを３０ｋｅＶ程度とし、ドーズ量を１．５×１０15／ｃｍ2程度としてもよい。ここまでの状態が図１０に示されている。
図１０には、コンタクトトレンチ８の一方の底面コーナー部８ｃに多段に第２斜めイオン注入５１を行った後、コンタクトトレンチ８の他方の底面コーナー部８ｃに多段に第２斜めイオン注入５１を行っている状態を示している。例えば、コンタクトトレンチ８が多角形状の平面形状を有する場合、コンタクトトレンチ８のすべての底面コーナー部８ｃに同じ条件でそれぞれ第２斜めイオン注入５１を行えばよい。
次に、コンタクトトレンチ８の形成に用いた同一の酸化膜３１をマスクとして、基板おもて面に垂直な方向に対して０°となる垂直方向から、コンタクトトレンチ８の底面８ａにｐ型不純物をイオン注入（第３イオン注入とする）５３する。この第３イオン注入５３は、異なる条件で多段（例えば４段）に行う。この複数段の第３イオン注入５３により、実施の形態１と同様に、コンタクトトレンチ８の底面８ａに露出されるように、第４ｐ+型ベース領域４４となるｐ+型領域５４が形成される。かつ、ｐ+型領域５４のドレイン側を覆うように、第５ｐ型ベース領域２５となるｐ型領域３６が形成される。これによって、所定の断面形状を有する第４ｐ+型ベース領域４４が形成される。このとき、実施の形態１と同様に、第３イオン注入５３がチャネルの形成領域に達することを防止することができる。ここまでの状態が図１１に示されている。
その後、実施の形態１と同様に、第４イオン注入工程以降を行うことで、図９に示すトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、ｎ+型ソース層をエピタキシャル成長により形成しているが、イオン注入による拡散領域としてもよい。また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）など、電極を埋め込んだトレンチ（溝）を活性領域に備えた半導体装置にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ-型ドリフト層
２ａ ｎ-型低濃度ドリフト層
２ｂ ｎ型高濃度ドリフト層
３ ｐ型ベース領域
３ａ ｐ型ベース領域の角部
３ｂ 第１ｐ型ベース領域の、ゲートトレンチの側壁に沿った部分
４ ｎ+型ソース層
５ ゲートトレンチ
５ａ ゲートトレンチの底面
５ｂ ゲートトレンチの側壁
６ ゲート絶縁膜
７ ゲート電極
８ コンタクトトレンチ
８ａ コンタクトトレンチの底面
８ｂ コンタクトトレンチの側壁
８ｃ コンタクトトレンチの底面コーナー部
９ 層間絶縁膜
９ａ コンタクトホール
１０ 炭化珪素基体
１１ ソース電極
１２ ドレイン電極
２１ 第１ｐ型ベース領域
２２ 第２ｐ+型ベース領域
２３ 第３ｐ++型ベース領域
２４，４４ 第４ｐ+型ベース領域
２５ 第５ｐ型ベース領域
３１ 酸化膜
３２，３３，３５，３７，５１，５３、 イオン注入
３４，３６，３８ ｐ型領域
５２，５４ ｐ+型領域
θ１，θ２ イオン注入の注入角度

Claims (8)

  1. 第１導電型の半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層に設けられた第１トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第１導電型の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられ、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第２導電型の第１半導体領域と、
    隣り合う前記第１トレンチ間に設けられた第２トレンチと、
    前記第２トレンチの側壁に沿って設けられ、前記第１半導体領域に接する第２導電型の第２半導体領域と、
    前記第２トレンチの底面コーナー部付近に選択的に設けられた第２導電型の第３半導体領域と、
    前記第２トレンチの底面に沿って設けられ、前記第２トレンチの底面の少なくとも一部に露出された第２導電型の第４半導体領域と、
    前記第２半導体領域および前記第４半導体領域に接し、前記第２トレンチの底面に沿って前記第４半導体領域よりも深く設けられた第２導電型の第５半導体領域と、
    前記第２トレンチの内部に埋め込まれた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第３半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも高く、
    前記第３半導体領域は、前記第５半導体領域の内部に少なくとも１つ以上配置されていることを特徴とする半導体装置。
  2. 第１導電型の半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層に設けられた第１トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第１導電型の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられ、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第２導電型の第１半導体領域と、
    隣り合う前記第１トレンチ間に設けられた第２トレンチと、
    前記第２トレンチの側壁に沿って設けられ、前記第１半導体領域に接する第２導電型の第２半導体領域と、
    前記第２半導体領域に接し、前記第２トレンチの底面コーナー部に設けられ、前記第２トレンチの底面コーナー部に露出された第２導電型の第３半導体領域と、
    前記第３半導体領域に接し、前記第２トレンチの底面に沿って設けられ、前記第２トレンチの底面全体に露出された第２導電型の第４半導体領域と、
    前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に接し、前記第２トレンチの底面に沿って前記第４半導体領域よりも深く設けられた第２導電型の第５半導体領域と、
    前記第２トレンチの内部に埋め込まれた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備えることを特徴とする半導体装置。
  3. 前記第１半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度と同じであることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体層は、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第３半導体層と、
    前記第３半導体層の、前記半導体基板側に対して反対側の面に設けられた、前記第３半導体層よりも不純物濃度の高い第１導電型の第４半導体層と、を有し、
    前記第４半導体領域は、前記第２トレンチの底面から前記第３半導体層と前記第４半導体層との界面に達しない深さで設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度と同じであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記半導体基板は、炭化珪素基板であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. ゲート絶縁膜を介して設けられたゲート電極が埋め込まれた第１トレンチと、第１導電型の第１半導体層と当該第１半導体層よりも不純物濃度の高い第１導電型の第２半導体層との間に設けられ、前記第１トレンチの側壁に設けられた前記ゲート絶縁膜を挟んで前記ゲート電極と対向する第２導電型半導体領域と、隣り合う前記第１トレンチ間に設けられた第２トレンチと、前記第２トレンチの内壁で前記第２半導体層および前記第２導電型半導体領域に接する第１電極と、を備えた半導体装置の製造方法であって、
    第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の前記第１半導体層を形成する第１工程と、
    前記第１半導体層の上に、前記第１半導体層よりも不純物濃度の高い第１導電型の前記第２半導体層を形成する第２工程と、
    前記第２半導体層の上に、所定領域が開口したマスク膜を形成する第３工程と、
    前記マスク膜をマスクとしてエッチングを行い、前記第１半導体層に前記第２トレンチを形成する第４工程と、
    前記マスク膜をマスクとして、前記半導体基板のおもて面に垂直な方向に対して斜めの方向から第２導電型不純物を第１イオン注入する第５工程と、
    前記マスク膜をマスクとして、前記第１イオン注入よりも前記半導体基板のおもて面に垂直な方向に対して浅い角度で斜めの方向から第２導電型不純物を第２イオン注入する第６工程と、
    前記マスク膜をマスクとして、前記半導体基板のおもて面に垂直な方向から第２導電型不純物を第３イオン注入する第７工程と、
    前記マスク膜を除去した状態で、前記第２半導体層側から第２導電型不純物を第４イオン注入する第８工程と、
    を含み、
    前記第５工程、前記第６工程および前記第７工程により前記第２導電型半導体領域を形成することを特徴とする半導体装置の製造方法。
  8. 前記第５工程では、前記第２トレンチの側壁に第２導電型不純物を前記第１イオン注入し、
    前記第６工程では、前記第２トレンチの底面コーナー部に複数回第２導電型不純物を前記第２イオン注入し、
    前記第７工程では、前記第２トレンチの底面に複数回第２導電型不純物を前記第３イオン注入することを特徴とする請求項７に記載の半導体装置の製造方法。
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