CN107293492A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法包括：在衬底上形成包括第一半导体材料和第二半导体材料的半导体层；将半导体层图案化以形成初步有源图案；对初步有源图案的两个侧壁进行氧化，以在所述两个侧壁上形成氧化物层并且在初步有源图案中形成上部图案；以及去除置于一对上部图案之间的半导体图案，以形成包括所述一对上部图案的有源图案。氧化物层包括第一半导体材料的氧化物，并且上部图案中的所述第二半导体材料的浓度高于半导体图案中的所述第二半导体材料的浓度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2016年4月11日和2016年7月5日提交至韩国知识产权局的韩国专利申请No.10-2016-0044380和No.10-2016-0084926的优先权，所述申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的实施例涉及一种半导体器件及其制造方法，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。
背景技术
由于半导体装置的小尺寸、多功能特性和/或低制造成本，半导体装置广泛用于电子工业中。半导体装置可分类为存储逻辑数据的半导体存储器装置、处理逻辑数据的半导体逻辑装置以及具有半导体存储器装置功能和半导体逻辑装置功能两者的混合式半导体装置中的任一种。随着电子工业的发展，愈发需要性能卓越的半导体装置。例如，愈发需要高可靠性、高速和/或多功能的半导体装置。为了满足这些需要，半导体器件高度集成，并且半导体器件的结构越来越复杂。
发明内容
本发明构思的实施例可提供一种半导体装置，其包括具有改善的电特性的场效应晶体管。
本发明构思的实施例还可提供一种用于制造半导体装置的方法，该半导体装置包括具有改善的电特性的场效应晶体管。
在一个方面，一种用于制造半导体器件的方法可包括：在衬底上形成包括第一半导体材料和第二半导体材料的半导体层；将半导体层图案化以形成初步有源图案；对初步有源图案的两个侧壁进行氧化，以在所述两个侧壁上分别形成氧化物层，其中，在形成氧化物层时在初步有源图案中形成上部图案；以及去除置于一对上部图案之间的半导体图案，以形成包括所述一对上部图案的有源图案。上部图案中的所述第二半导体材料的浓度可高于半导体图案中的所述第二半导体材料的浓度。
在一个方面，一种用于制造半导体器件的方法可包括：在衬底上形成有源图案；以及形成与有源图案相交的栅电极，所述栅电极在一个方向上延伸。形成有源图案的步骤可包括：形成下部图案以及位于下部图案上的一对沟道图案。下部图案可包括第一半导体材料，并且所述一对沟道图案可包括不同于第一半导体材料的第二半导体材料。栅电极可包括置于所述一对沟道图案之间的部分。栅电极的所述部分在所述一个方向上的宽度可随着距衬底的高度的增加而减少。
在一个方面，一种半导体器件可包括：衬底；位于衬底上的有源图案，所述有源图案包括下部图案和位于下部图案上的一对沟道图案；以及与沟道图案相交并在一个方向上延伸的栅电极。下部图案可包括第一半导体材料，并且所述一对沟道图案可包括不同于第一半导体材料的第二半导体材料。栅电极可包括置于所述一对沟道图案之间的部分。栅电极的所述部分在所述一个方向上的宽度可随着距衬底的高度的增加而减少。
在一个方面，一种用于制造半导体器件的方法可包括：形成从衬底突出的底部图案；形成覆盖衬底上的底部图案的半导体层；将半导体层氧化，以形成氧化物层并且在氧化物层与衬底之间以及氧化物层与底部图案之间形成沟道半导体层；将沟道半导体层图案化，以在底部图案的两个侧壁上分别形成一对沟道半导体图案；以及去除底部图案的置于沟道半导体图案之间的部分，以形成包括所述一对沟道半导体图案的有源图案。底部图案可包括第一半导体材料，并且半导体层可包括第一半导体材料和不同于第一半导体材料的第二半导体材料。
在一个方面，一种用于制造半导体器件的方法可包括：形成有源图案，所述有源图案包括从衬底突出的下部图案以及位于下部图案上的在第一方向上彼此间隔开的一对沟道图案；以及形成与有源图案相交的栅电极，所述栅电极在所述第一方向上延伸。形成有源图案的步骤可包括：在衬底上形成包括第一半导体材料和第二半导体材料的半导体层；以及执行氧化处理，以形成第一半导体材料的氧化物层，并且在氧化物层下方或在氧化物层的侧旁形成第二半导体材料聚集的层。所述一对沟道图案中的每一个可包括第二半导体材料聚集的层的至少一部分。
附图说明
鉴于附图和随附的详细描述，本发明构思将变得更加清楚。
图1是示出根据本发明构思的一些实施例的半导体器件的平面图。
图2A、图2B和图2C分别是沿图1的线A-A'、线B-B'和线C-C'截取的截面图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是示出根据本发明构思的一些实施例的用于制造半导体器件的方法的平面图。
图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B分别是沿图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线A-A'截取的截面图。
图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C分别是沿图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线B-B'截取的截面图。
图8D、图9D和图10D分别是沿图8A、图9A和图10A的线C-C'截取的截面图。
图11A和图11B分别是沿图1的线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的半导体器件。
图12和图13分别是沿图4A和图5A的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的用于制造半导体器件的方法。
图14A、图14B和图14C分别是沿图1的线A-A'、线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的半导体器件。
图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A是示出根据本发明构思的一些实施例的用于制造半导体器件的方法的平面图。
图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B分别是沿图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A的线A-A'截取的截面图。
图15C、图16C、图17C、图18C、图19C、图20C、图21C和图22C分别是沿图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A的线B-B'截取的截面图。
图23和图24是对应于图22A的线B-B'的截面图，以示出根据本发明构思的一些实施例的用于制造半导体器件的方法。
图25A和图25B分别是沿图1的线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的半导体器件。
图26、图27和图28分别是沿图15A、图16A和图17A的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的用于制造半导体器件的方法。
具体实施方式
下面将参照附图详细描述本发明构思的实施例。
图1是示出根据本发明构思的一些实施例的半导体器件的平面图。图2A、图2B和图2C分别是沿图1的线A-A'、线B-B'和线C-C'截取的截面图。
参照图1、图2A、图2B和图2C，可设有包括PMOSFET区PR和NMOSFET区NR的衬底100。在一些实施例中，衬底100可为硅衬底。PMOSFET区PR可为其上设有P沟道晶体管的有源区，NMOSFET区NR可为其上设有N沟道晶体管的有源区。在一些实施例中，PMOSFET区PR和NMOSFET区NR可设置为多个。在一些实施例中，PMOSFET区PR和NMOSFET区NR可沿着第一方向D1布置。
根据本发明构思的一些实施例，PMOSFET区PR和NMOSFET区NR可构成一个单元区。在一些实施例中，单元区可为其上形成有用于存储数据的多个存储器单元的存储器单元区。例如，构成静态随机存取存储器(SRAM)的存储器单元晶体管可设置在衬底100的单元区上。换言之，单元区可为SRAM单元的部分。可替换地，单元区可为其上设置有构成半导体装置的逻辑电路的逻辑晶体管的逻辑单元区。例如，构成处理器核或输入/输出(I/O)端子的逻辑晶体管可设置在衬底100的单元区上。换言之，单元区可以是处理器核或I/O端子的一部分。
第一有源图案AP1可设置在PMOSFET区PR上。第一有源图案AP1可在与第一方向D1交叉的第二方向D2上延伸。可在NMOSFET区NR上设置沿第二方向D2延伸的第二有源图案AP2。在图1中，第一有源图案AP1的数量在PMOSFET区PR上可为一个，第二有源图案AP2的数量在NMOSFET区NR上可为一个。然而，本发明构思的实施例不限于此。在特定实施例中，在PMOSFET区PR上可设置两个或更多个第一有源图案AP1，在NMOSFET区NR上可设置两个或更多个第二有源图案AP2。
第一有源图案AP1可包括第一下部图案LP1和置于第一下部图案LP1上的第一沟道图案CH1。第二有源图案AP2可包括第二下部图案LP2和置于第二下部图案LP2上的第二沟道图案CH2。第一下部图案LP1和第二下部图案LP2可在与衬底100的顶表面垂直的第三方向D3上延伸。换言之，第一下部图案LP1和第二下部图案LP2可从衬底100竖直地突出。另外，当从平面图观看时，第一下部图案LP1和第二下部图案LP2中的每一个可具有沿第二方向D2延伸的线形或条形。
根据本发明构思的一些实施例，第一下部图案LP1和第二下部图案LP2可为衬底100的部分。换言之，第一下部图案LP1和第二下部图案LP2可包括与衬底100相同的半导体材料。第一下部图案LP1和第二下部图案LP2可包括第一半导体材料。例如，第一半导体材料可为硅(Si)。第一下部图案LP1可具有N型导电性，并且第二下部图案LP2可具有P型导电性。
可在第一下部图案LP1和第二下部图案LP2中的每一个的两侧设置器件隔离图案ST。在一些实施例中，至少一个器件隔离图案ST可填充第一下部图案LP1和第二下部图案LP2之间的空间。例如，器件隔离图案ST可包括氧化硅或氮氧化硅中的至少一种。
氧化物图案115可分别设置在第一下部图案LP1与器件隔离图案ST之间以及第二下部图案LP2与器件隔离图案ST之间。每一个氧化物图案115可包括竖直部分，其直接覆盖第一下部图案LP1或第二下部图案LP2的沿第二方向D2延伸的侧壁。此外，每一个氧化物图案115还可包括水平部分，其直接覆盖衬底100的顶表面的一部分。竖直部分可具有第一厚度T1，并且水平部分也可具有第一厚度T1。换言之，氧化物图案115可共形地形成。氧化物图案115可包括第一半导体材料的氧化物。例如，氧化物图案115可包括氧化硅。
第一下部图案LP1的顶表面可设置在与第二下部图案LP2的顶表面基本相同的水平高度处。氧化物图案115的顶表面可与器件隔离图案ST的顶表面基本共面。在一些实施例中，第一下部图案LP1和第二下部图案LP2的顶表面可设置在与器件隔离图案ST的顶表面和氧化物图案115的顶表面基本相同的水平高度处。在特定实施例中，尽管在附图中未示出，但是第一下部图案LP1和第二下部图案LP2的顶表面可设置在比器件隔离图案ST的顶表面和氧化物图案115的顶表面更高的水平高度处。在特定实施例中，尽管在附图中未示出，第一下部图案LP1和第二下部图案LP2的顶表面可设置在比器件隔离图案ST的顶表面和氧化物图案115的顶表面更低的水平高度处。
第一沟道图案CH1可在器件隔离图案ST之间和氧化物图案115之间从第一下部图案LP1竖直地突出。换言之，第一沟道图案CH1可具有鳍形。类似地，第二沟道图案CH2可在器件隔离图案ST之间和氧化物图案115之间从第二下部图案LP2竖直地突出。换言之，第二沟道图案CH2可具有鳍形。
如图2B所示，一对第一沟道图案CH1可在第一下部图案LP1上在第一方向D1上彼此间隔开。换言之，当从沿第一方向D1截取的截面图观看时，一对第一沟道图案CH1可分别设置在第一下部图案LP1的两侧部分上。在一些实施例中，所述一对第一沟道图案CH1中的一个的侧壁可与第一下部图案LP1的侧壁对齐，并且所述一对第一沟道图案CH1中的另一个的侧壁可与第一个下部图案LP1的另一侧壁对齐。然而，本发明构思的实施例不限于此。每一个第一沟道图案CH1在第一方向D1上可具有第一宽度W1。此时，第一宽度W1可小于氧化物图案115的第一厚度T1。类似地，一对第二沟道图案CH2可在第二下部图案LP2上在第一方向D1上彼此间隔开。换言之，当从沿第一方向D1截取的截面图观看时，一对第二沟道图案CH2可分别设置在第二下部图案LP2的两侧部分上。在一些实施例中，所述一对第二沟道图案CH2中的一个的侧壁可与第二下部图案LP2的侧壁对齐，并且所述一对第二沟道图案CH2中的另一个的侧壁可与第二下部图案LP2的另一侧壁对齐。然而，本发明构思的实施例不限于此。每一个第二沟道图案CH2在第一方向D1上可具有第一宽度W1。
根据本发明构思的一些实施例，第一沟道图案CH1和第二沟道图案CH2可包括第二半导体材料。第二半导体材料可不同于第一半导体材料。换言之，第一沟道图案CH1和第二沟道图案CH2可包括与第一下部图案LP1和第二下部图案LP2不同的半导体材料。在一些实施例中，第一沟道图案CH1和第二沟道图案CH2还可包括第一半导体材料。换言之，第一沟道图案CH1和第二沟道图案CH2可包括第一半导体材料和第二半导体材料的化合物。在第一沟道图案CH1和第二沟道图案CH2中，第二半导体材料的浓度(例如，原子百分比(at％))可高于第一半导体材料的浓度(例如，原子百分比(at％))。然而，本发明构思的实施例不限于此。例如，第二半导体材料可为锗(Ge)。因此，第一沟道图案CH1和第二沟道图案CH2可包括锗(Ge)或硅锗(SiGe)。第一沟道图案CH1可具有N型导电性，第二沟道图案CH2可具有P型导电性。
在一些实施例中，可在第一沟道图案CH1和第二沟道图案CH2中的每一个中沿第一方向D1改变第二半导体材料的浓度。例如，第一沟道图案CH1的与氧化物图案115相邻的部分的锗浓度可高于第一沟道图案CH1的与第一下部图案LP1的中心相邻的另一部分的锗浓度。第二沟道图案CH2的与氧化物图案115相邻的部分的锗浓度可高于第二沟道图案CH2的与第二下部图案LP2的中心相邻的的另一部分的锗浓度。在一些实施例中，第一沟道图案CH1和第二沟道图案CH2的锗的平均浓度可在约20at％至约100at％的范围内。特别地，第一沟道图案CH1和第二沟道图案CH2的锗的平均浓度可在约50at％至约99.9at％的范围内。
栅电极GE可在衬底100上在第一方向D1上延伸从而与第一有源图案AP1和第二有源图案AP2相交。栅电极GE可在第二方向D2上彼此间隔开。每一个栅电极GE可覆盖第一沟道图案CH1的顶表面和侧壁以及第二沟道图案CH2的顶表面和侧壁。换言之，栅电极GE可具有三栅结构。另外，每一个栅电极GE还可覆盖设置在一对第一沟道图案CH1之间的第一下部图案LP1的顶表面和设置在一对第二沟道图案CH2之间的第二下部图案LP2的顶表面。此外，每一个栅电极GE可在第一方向D1上延伸以与器件隔离图案ST相交。
栅极绝缘图案GI可设置在每一个栅电极GE的下方，并且栅极间隔件GS可设置在每一个栅电极GE的两个侧壁上。另外，可设置封盖图案GP以覆盖每一个栅电极GE的顶表面。栅极绝缘图案GI可在栅电极GE与栅极间隔件GS之间延伸。另外，栅极绝缘图案GI可沿着栅电极GE的底表面水平地延伸，以直接覆盖器件隔离图案ST和氧化物图案115。
栅电极GE可包括掺杂半导体材料、导电金属氮化物(例如氮化钛或氮化钽)或金属(例如铝或钨)中的至少一种。栅极绝缘图案GI可包括氧化硅、氮氧化硅或其介电常数高于氧化硅的介电常数的高k介电材料中的至少一种。例如，高k介电材料可包括氧化铪、硅酸铪、氧化锆或硅酸锆。封盖图案GP和栅极间隔件GS可包括氧化硅、氮化硅或氮氧化硅中的至少一种。
第一源极/漏极图案SD1可在栅极GE两侧设置在第一下部图案LP1上，第二源极/漏极图案SD2可在栅电极GE两侧设置在第二下部图案LP2上。换言之，从竖直角度来看，每一个第一沟道图案CH1可设置在栅电极GE下方，并且从水平角度来看，每一个第一沟道图案CH1可设置在彼此相邻的第一源极/漏极图案SD1之间。从竖直角度来看，每一个第二沟道图案CH2可设置在栅电极GE下方，并且从水平角度来看，每一个第二沟道图案CH2可设置在彼此相邻的第二源极/漏极图案SD2之间。如图2C所示，当从沿第一方向D1截取的截面图观看时，一对第一源极/漏极图案SD1可分别设置在第一下部图案LP1的两侧部分上。此外，一对第二源极/漏极图案SD2可分别设置在第二下部图案LP2的两侧部分上。在特定实施例中，与图2C不同，一对第一源极/漏极图案SD1可彼此连接以构成单个第一源极/漏极图案SD1。这种情况下，一对第一沟道图案CH1可与单个第一源极/漏极图案SD1接触。类似地，一对第二源极/漏极图案SD2可彼此连接以构成单个第二源极/漏极图案SD2。
第一源极/漏极图案SD1可以是在第一下部图案LP1上外延生长的外延图案。每一个第一沟道图案CH1可设置于在第二方向D2上彼此相邻的一对第一源极/漏极图案SD1之间。第一源极/漏极图案SD1的顶表面可设置在比第一沟道图案CH1的顶表面更高的水平高度处。第二源极/漏极图案SD2可以是在第二下部图案LP2上外延生长的外延图案。每一个第二沟道图案CH2可设置于在第二方向D2上彼此相邻的一对第二源极/漏极图案SD2之间。第二源极/漏极图案SD2的顶表面可设置在比第二沟道图案CH2的顶表面更高的水平高度处。
第一源极/漏极图案SD1可以是外延图案，并且可包括向置于其间的第一沟道图案CH1提供压应力的材料。第二源极/漏极图案SD2可以是外延图案，并且可包括向置于其间的第二沟道图案CH2提供拉应力的材料。由于第一源极/漏极图案SD1和第二源极/漏极图案SD2分别向第一沟道图案CH1和第二沟道图案CH2提供压应力和拉应力，因此在对场效应晶体管进行操作时，第一沟道图案CH1和第二沟道图案CH2中产生的载流子的迁移率可得到改善。例如，当第一沟道图案CH1和第二沟道图案CH2包括锗(Ge)或硅锗(SiGe)时，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个可包括硅(Si)、锗(Ge)或硅锗(SiGe)。这种情况下，可将第一源极/漏极图案SD1中的硅浓度和/或锗浓度设置为不同于第二源极/漏极图案SD2中的硅浓度和/或锗浓度。设置在PMOSFET区PR上的第一源极/漏极图案SD1可具有P型导电性，并且设置在NMOSFET区NR上的第二源极/漏极图案SD2可具有N型导电性。
第一层间绝缘层140可设置在衬底100上。第一层间绝缘层140可覆盖栅极间隔件GS和第一源极/漏极图案SD1与第二源极/漏极图案SD2的侧壁(例如，外侧壁)。第一层间绝缘层140的顶表面可与封盖图案GP的顶表面基本共面。第二层间绝缘层150可设置在第一层间绝缘层140上。例如，第一层间绝缘层140和第二层间绝缘层150中的每一个可包括氧化硅层或氮氧化硅层中的至少一个。
源极/漏极接触件CA可设置在至少一个栅电极GE的两侧。源极/漏极接触件CA可穿透第二层间绝缘层150和第一层间绝缘层140，以便电连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2。当从平面图观看时，一个或一些源极/漏极接触件CA可与至少一个第一源极/漏极图案SD1相交。当从平面图观察时，另一个或另一些源极/漏极接触件CA可与至少一个第二源极/漏极图案SD2相交。
每一个源极/漏极接触件CA可包括第一导电图案160和设置在第一导电图案160上的第二导电图案165。第一导电图案160可以是阻挡导电图案。例如，第一导电图案160可包括氮化钛、氮化钨或氮化钽中的至少一种。第二导电图案165可以是金属图案。例如，第二导电图案165可包括钨、钛或钽中的至少一种。尽管在附图中未示出，但是金属硅化物层可设置在每一个源极/漏极接触件CA与每一个第一源极/漏极图案SD1和第二源极/漏极图案SD2之间。例如，金属硅化物层可包括硅化钛、硅化钽或硅化钨中的至少一种。
尽管在附图中未示出，但是可在第二层间绝缘层150上设置互连线以分别连接至源极/漏极接触件CA。互连线可包括导电材料。
在根据本发明构思的一些实施例的半导体器件中，包含高浓度的第二半导体材料的沟道图案可设置在包括第一半导体材料的衬底上。此时，可从能够改善场效应晶体管的电特性的材料中选择第二半导体材料。因此，可提高半导体器件的电特性。
图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是示出根据本发明构思的一些实施例的用于制造半导体器件的方法的平面图。图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B分别是沿图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线A-A'截取的截面图，图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C分别是沿图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线B-B'截取的截面图，并且图8D、图9D和图10D分别是沿图8A、图9A和图10A的线C-C'截取的截面图。
参照图3A至图3C，可在衬底100的整个顶表面上形成半导体层103。可使用衬底100的顶表面作为种子层，通过选择性外延生长(SEG)工艺来形成半导体层103。例如，衬底100可为硅衬底，并且半导体层103可包括第一半导体材料(例如，硅)和第二半导体材料(例如，锗)。换言之，半导体层103可包括第一半导体材料和第二半导体材料的化合物。例如，半导体层103可包括硅锗(SiGe)。这种情况下，为了减少由衬底100和半导体层103之间的晶格常数之差引起的缺陷的发生或使其最小化，半导体层103中的锗的平均浓度可低于20at％。
衬底100可包括PMOSFET区PR和NMOSFET区NR。对PMOSFET区PR和NMOSFET区NR的详细描述可与参照图1和图2A至图2C描述的那些相同。
参照图4A至图4C，可对半导体层103和衬底100的上部进行图案化，以在PMOSFET区PR和NMOSFET区NR上分别形成第一初步有源图案pAP1和第二初步有源图案pAP2。第一初步有源图案pAP1和第二初步有源图案pAP2可具有在第二方向D2上延伸的线形或条形。在一些实施例中，可使用顺序地蚀刻半导体层103和衬底100的各向异性蚀刻工艺来执行第一初步有源图案pAP1和第二初步有源图案pAP2的形成。
第一初步有源图案pAP1和第二初步有源图案pAP2的形成可包括：在半导体层103上形成掩模图案MA，并且通过使用掩模图案MA作为刻蚀掩模来各向异性地刻蚀半导体层103和衬底100的上部。因此，可形成第一沟槽TR1以限定第一初步有源图案pAP1和第二初步有源图案pAP2。每一个掩模图案MA可包括顺序堆叠的缓冲图案M1和硬掩模图案M2。例如，缓冲图案M1可包括氧化硅层或氮氧化硅层，硬掩模图案M2可包括氮化硅层。
具体而言，可将半导体层103图案化以形成第一半导体图案105a和第二半导体图案105b，并可将衬底100的上部图案化以形成第一下部图案LP1和第二下部图案LP2。第一半导体图案105a和第二半导体图案105b可分别形成在第一下部图案LP1和第二下部图案LP2上。在一些实施例中，第一下部图案LP1和第二下部图案LP2可以是衬底100的部分，并且可从衬底100竖直地突出。第一半导体图案105a和第一下部图案LP1可构成第一初步有源图案pAP1，第二半导体图案105b和第二下部图案LP2可构成第二初步有源图案pAP2。
参照图5A至图5C，可对衬底100执行氧化处理以形成氧化物层110。具体而言，可在氧化处理期间对通过掩模图案MA暴露的第一初步有源图案pAP1和第二初步有源图案pAP2的侧壁以及衬底100的顶表面进行氧化。因此，氧化物层110可形成为覆盖第一初步有源图案pAP1和第二初步有源图案pAP2的侧壁以及衬底100的顶表面。氧化物层110可分别填充第一沟槽TR1的部分。同时，掩模图案MA可在氧化处理中保护第一初步有源图案pAP1和第二初步有源图案pAP2的顶表面，因而可不氧化第一初步有源图案pAP1和第二初步有源图案pAP2的顶表面。在一些实施例中，可使用包括氧气、水蒸气或臭氧中的至少一种的氧化气体执行氧化处理。
在氧化处理期间，可选择性地对包括在衬底100以及第一初步有源图案pAP1和第二初步有源图案pAP2中的第一半导体材料(例如，硅)进行氧化，因而氧化物层110可由第一半导体材料的氧化物(例如，氧化硅)形成。例如，由于衬底100以及第一下部图案LP1和第二下部图案LP2(例如，对应于衬底100的部分)由硅形成，因此可在消耗置于其中的硅的同时生长氧化物层110。随着氧化物层110的生长，衬底100的厚度与第一下部图案LP1和第二下部图案LP2的宽度会减小。例如，与衬底100和第一下部图案LP1与第二下部图案LP2在氧化处理之前的边界IF相比，衬底100和第一下部图案LP1与第二下部图案LP2在氧化处理之后的边界可缩减第二距离T2。可以对应于第一距离T1的厚度共形地形成氧化物层110，并且第一距离T1可大于第二距离T2。
通过氧化处理，可通过第一半导体图案105a形成一对第一上部图案UP1以及设置在一对第一上部图案UP1之间的第三半导体图案107a。通过氧化处理，可通过第二半导体图案105b形成一对第二上部图案UP2以及设置在一对第二上部图案UP2之间的第四半导体图案107b。
通常，当对硅锗层执行使用氧化气体的氧化处理时，可主要对硅进行氧化。具体而言，可通过主要消耗包括在第一半导体图案105a和第二半导体图案105b中的第一半导体材料和第二半导体材料(例如，作为第一半导体材料和第二半导体材料的化合物的硅锗)中的第一半导体材料(例如，硅)，来生长氧化物层110。此时，在氧化处理期间不被氧化的第二半导体材料(例如，锗)会移至第一半导体图案105a和第二半导体图案105b的特定部分。因此，在生长于第一半导体图案105a和第二半导体图案105b上的氧化物层110下方会形成聚集了第二半导体材料(例如，锗)的层。聚集了第二半导体材料的层可对应于第一上部图案UP1和第二上部图案UP2。
第一上部图案UP1和第二上部图案UP2可定义为第一半导体图案105a和第二半导体图案105b的聚集部，其中的第二半导体材料的浓度为约20at％以上。特别地，第一上部图案UP1和第二上部图案UP2可定义为第一半导体图案105a和第二半导体图案105b的聚集部，其中的第二半导体材料的浓度为约50at％以上。在一些实施例中，第二半导体材料的浓度可在第一上部图案UP1和第二上部图案UP2中的每一个内沿第一方向改变。例如，第一上部图案UP1的邻近氧化物层110的一部分的锗浓度可高于第一上部图案UP1的邻近第三半导体图案107a的另一部分的锗浓度。第二上部图案UP2的邻近氧化物层110的一部分的锗浓度可高于第二上部图案UP2的邻近第四半导体图案107b的另一部分的锗浓度。
同时，与氧化处理之前第一半导体图案105a和第二半导体图案105b的第二半导体材料的浓度相比，第三半导体图案107a和第四半导体图案107b的第二半导体材料的浓度会降低。这会是因为第一半导体图案105a和第二半导体图案105b的中心部分(例如，107a和107b)的第二半导体材料被分离到第一上部图案UP1和第二上部图案UP2中。
参照图6A至图6C，可形成器件隔离层113以完全覆盖第一沟槽TR1。器件隔离层113可覆盖掩模图案MA。例如，器件隔离层113可由氧化硅层或氮氧化硅层中的至少一个形成。接下来，可对器件隔离层113执行平坦化处理，直到暴露出掩模图案MA的顶表面为止。例如，平坦化处理可包括回蚀处理和/或化学机械研磨(CMP)处理。
随后，可选择性地去除通过平坦化处理暴露的掩模图案MA。在去除掩模MA图案的同时，可在器件隔离层113中形成开口OP。开口OP可暴露第一上部图案UP1和第二上部图案UP2的顶表面以及第三半导体图案107a和第四半导体图案107b的顶表面。
参照图7A至图7C，可选择性地去除通过开口OP暴露的第三半导体图案107a和第四半导体图案107b，以形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可包括第一下部图案LP1和置于第一下部图案LP1上的一对第一上部图案UP1。第二有源图案AP2可包括第二下部图案LP2和置于第二下部图案LP2上的一对第二上部图案UP2。另外，可选择性地去除第三半导体图案107a和第四半导体图案107b，以形成分别位于一对第一上部图案UP1之间和一对第二上部图案UP2之间的第二沟槽TR2。第二沟槽TR2可分别暴露第一下部图案LP1和第二下部图案LP2的顶表面。
具体而言，刻蚀第三半导体图案107a和第四半导体图案107b的处理可使用这样的刻蚀配方，其使得第三半导体图案107a和第四半导体图案107b的刻蚀速度不同于第一上部图案UP1和第二上部图案UP2的刻蚀速度。换言之，在刻蚀处理中，第三半导体图案107a和第四半导体图案107b的刻蚀速度可高于第一上部图案UP1和第二上部图案UP2的刻蚀速度。例如，在刻蚀处理中，第三半导体图案107a和第四半导体图案107b的刻蚀速度可等于或高于第一上部图案UP1和第二上部图案UP2的刻蚀速度的两倍。特别地，在同一刻蚀剂下，第三半导体图案107a和第四半导体图案107b的刻蚀速度可为第一上部图案UP1和第二上部图案UP2的刻蚀速度的十倍或更多。
刻蚀速度的差异可归因于第一上部图案UP1和第二上部图案UP2的第二半导体材料的浓度与第三半导体图案107a和第四半导体图案107b的第二半导体材料的浓度之差。在一些实施例中，刻蚀处理可为使用包括氢氧化铵的刻蚀溶液的湿法刻蚀处理。在特定实施例中，刻蚀处理可为使用溴化氢的干法刻蚀处理。此时，具有高硅含量的第三半导体图案107a和第四半导体图案107b的刻蚀速度可高于具有高锗含量的第一上部图案UP1和第二上部图案UP2的刻蚀速度。
参照图8A至图8D，可使氧化物层110和器件隔离层113凹进以形成氧化物图案115和器件隔离图案ST。因此，第一上部图案UP1和第二上部图案UP2可暴露在氧化物图案115之间和器件隔离图案ST之间。具体而言，第一上部图案UP1和第二上部图案UP2可形成为具有在器件隔离图案ST之间和氧化物图案115之间竖直地突出的鳍形。
接下来，可在第一有源图案AP1和第二有源图案AP2上形成牺牲栅极图案120和栅极掩模图案125。可分别在各个牺牲栅极图案120上堆叠栅极掩模图案125。每一个牺牲栅极图案120可具有与第一上部图案UP1和第二上部图案UP2相交并在第一方向D1上延伸的线形或条形。
在一些实施例中，可在衬底100的整个顶表面上顺序地形成牺牲栅极层和栅极掩模层，并且可对栅极掩模层和牺牲栅极层进行图案化处理以形成牺牲栅极图案120和栅极掩模图案125。牺牲栅极层可包括多晶硅层。栅极掩模层可包括氮化硅层和氮氧化硅层。
可在每一个牺牲栅极图案120的两个侧壁上形成栅极间隔件GS。形成栅极间隔件GS的步骤可包括：在具有牺牲栅极图案120的衬底100上共形地形成栅极间隔件层，并且各向异性地刻蚀栅极间隔件层。例如，栅极间隔件层可由氧化硅层、氮化硅层或氮氧化硅层中的至少一个形成。
参照图9A至图9D，可在位于每一个牺牲栅极图案120的两侧的第一有源图案AP1上形成第一源极/漏极图案SD1。可在位于每一个牺牲栅极图案120的两侧的第二有源图案AP2上形成第二源极/漏极图案SD2。
具体而言，形成第一源极/漏极图案SD1的步骤可包括：利用栅极掩模图案125和栅极间隔件GS作为刻蚀掩模而对第一上部图案UP1的上部进行刻蚀，并且利用第一上部图案UP1的剩余部分作为种子来执行选择性外延生长(SEG)处理。形成第二源极/漏极图案SD2的步骤可包括：利用栅极掩模图案125和栅极间隔件GS作为刻蚀掩模而对第二上部图案UP2的上部进行刻蚀，并且利用第二上部图案UP2的剩余部分作为种子来执行SEG处理。例如，SEG处理可包括化学气相沉积(CVD)处理或分子束外延(MBE)处理。同时，置于一对第一源极/漏极图案SD1之间的第一上部图案UP1可定义为第一沟道图案CH1，并且置于一对第二源极/漏极图案SD2之间的第二上部图案UP2可定义为第二沟道图案CH2。
一对第一源极/漏极图案SD1可形成为向置于其间的第一沟道图案CH1提供压应力。一对第二源极/漏极图案SD2可形成为向置于其间的第二沟道图案CH2提供拉应力。例如，当第一沟道图案CH1和第二沟道图案CH2包括锗(Ge)或硅锗(SiGe)时，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个可由硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一个形成。此时，可调整第一源极/漏极图案SD1的硅浓度和/或锗浓度以向第一沟道图案CH1提供压应力，并且可调整第二源极/漏极图案SD2的硅浓度和/或锗浓度以向第二沟道图案CH2提供拉应力。第一源极/漏极图案SD1可在SEG处理期间或之后掺有P型杂质，并且第二源极/漏极图案SD2可在SEG处理期间或之后掺有N型杂质。
参照图10A至图10D，可在衬底100的整个顶表面上形成第一层间绝缘层140。例如，第一层间绝缘层140可由氧化硅层或氮氧化硅层中的至少一个形成。接下来，可对第一层间绝缘层140执行平坦化处理，直到暴露出牺牲栅极图案120的顶表面为止。平坦化处理可包括回蚀处理和/或化学机械研磨(CMP)处理。当对第一层间绝缘层140平坦化时，可去除设置在牺牲栅极图案120上的栅极掩模图案125。
各个牺牲栅极图案120可分别替换为各个栅电极GE。在一些实施例中，形成栅电极GE的步骤可包括：去除暴露的牺牲栅极图案120以形成间隙区，每一个间隙区设置在栅极间隔件GS之间；形成顺序填充间隙区的栅极绝缘层和栅极导电层；以及将栅极导电层和栅极绝缘层平坦化以在每一个间隙区中形成栅极绝缘图案GI和栅电极GE。例如，栅极绝缘层可由氧化硅层、氮氧化硅层或其介电常数高于氧化硅层的介电常数的高k介电层中的至少一个形成。例如，栅极导电层可由掺杂半导体材料、导电金属氮化物或金属中的至少一种形成。
此后，可使间隙区中的栅极绝缘图案GI和栅电极GE凹进，并且可在各个凹进的栅电极GE上分别形成封盖图案GP。例如，封盖图案GP可由氧化硅、氮化硅或氮氧化硅中的至少一种形成。
再次参照图1和图2A至图2C，可在第一层间绝缘层140上形成第二层间绝缘层150。例如，第二层间绝缘层150可由氧化硅层或氮氧化硅层中的至少一个形成。
接下来，可在至少一个栅电极GE的两侧形成源极/漏极接触件CA。具体而言，可形成穿透第二层间绝缘层150和第一层间绝缘层140的接触孔。接触孔可暴露第一源极/漏极图案SD1和第二源极/漏极图案SD2。当形成接触孔时，可部分地刻蚀第一源极/漏极图案SD1和第二源极/漏极图案SD2的上部。接下来，可形成第一导电图案160和第二导电图案165以顺序地填充每一个接触孔。第一导电图案160可以是阻挡导电图案。例如，第一导电图案160可由氮化钛、氮化钨或氮化钽中的至少一种形成。第二导电图案165可以是金属图案。例如，第二导电图案165可由钨、钛或钽中的至少一种形成。
尽管在附图中未示出，但是随后可在第二层间绝缘层150上形成互连线以分别连接至源极/漏极接触件CA。互连线可包括导电材料。
在根据本发明构思的一些实施例的用于制造半导体器件的方法中，可通过对包括第一半导体材料和第二半导体材料的半导体图案的侧壁进行氧化来形成一对沟道图案。这里，可在氧化处理期间使第二半导体材料聚集，从而沟道图案可包括高浓度的第二半导体材料。换言之，由于在没有额外处理(例如，沉积和图案化第二半导体材料的处理)的情况下形成了包括第二半导体材料的沟道图案，因此可减少半导体器件的加工成本。另外，由于沟道图案形成为具有相对小的宽度和间距，因此半导体器件可高度集成。
图11A和图11B分别是沿图1的线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的半导体器件。在本实施例中，为了易于和便于说明，将省略或简要提及对与图1和图2A至图2C的实施例中的技术特征相同的技术特征的描述。下文中，将用相同的附图标号或相同的附图标记表示与上述实施例中的元素相同的元素。
参照图1、图2A、图11A和图11B，可在PMOSFET区PR上设置在第二方向D2上延伸的第一有源图案AP1，并且可在NMOSFET区NR上设置在第二方向D2上延伸的第二有源图案AP2。
第一有源图案AP1可包括第一下部图案LP1和第一沟道图案CH1。第二有源图案AP2可包括第二下部图案LP2和第二沟道图案CH2。
如图11A和图11B所示，当在沿第一方向D1截取的截面图中观看时，第一下部图案LP1和第二下部图案LP2中的每一个的宽度可随竖直方向(即，第三方向D3)上的高度的增加而减小。换言之，第一下部图案LP1和第二下部图案LP2的侧壁可具有正梯度。
如图11A所示，一对第一沟道图案CH1中的一个的侧壁可与第一下部图案LP1的一个侧壁对齐，并且一对第一沟道图案CH1中的另一个的侧壁可与第一个下部图案LP1的另一侧壁对齐。换言之，第一沟道图案CH1的侧壁可具有正梯度。因此，每一个第一沟道图案CH1可与第一下部图案LP1的顶表面形成角度θ，角度θ可在60度至89度的范围内。一对第二沟道图案CH2中的一个的侧壁可与第二下部图案LP2的一个侧壁对齐，并且一对第二沟道图案CH2中的另一个的侧壁可与第二下部图案LP2的另一侧壁对齐。换言之，第二沟道图案CH2的侧壁可具有正梯度。因此，每一个第二沟道图案CH2可与第二下部图案LP2的顶表面形成角度θ。
栅电极GE可在衬底100上在第一方向D1上延伸，并且可与第一沟道图案CH1和第二沟道图案CH2相交。再次参照图11A，当从沿第一方向截取的截面图观看时，每一个栅电极GE可包括置于一对第一沟道图案CH1之间的部分GEp。这里，该部分GEp的宽度可随着距衬底100的高度的增加而减少。例如，该部分GEp的下部可具有第二宽度W2，并且该部分GEp的上部可具有小于第二宽度W2的第三宽度W3。每一个栅电极GE还可包括置于一对第二沟道图案CH2之间的另一部分，并且该另一部分的特征可与部分GEp的上述特征相同或相似。
图12和图13分别是沿图4A和图5A的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的用于制造半导体器件的方法。在本实施例中，为了易于和便于说明，将省略或简要提及对与图3A至图10A、图3B至图10B、图3C至图10C和图8D至图10D的实施例中的技术特征相同的技术特征的描述。
参照图4A、图4B和图12，可将图3A至图3C的半导体层103和衬底100的上部图案化以形成第一初步有源图案pAP1和第二初步有源图案pAP2。此时，与图4C不同，第一初步有源图案pAP1和第二初步有源图案pAP2中的每一个在第一方向D1上的宽度可随竖直方向(即，第三方向D3)上的高度的增加而减少。换言之，第一初步有源图案pAP1和第二初步有源图案pAP2中的每一个的宽度可朝向第一初步有源图案pAP1和第二初步有源图案pAP2中的每一个的顶表面渐进地变小。第一初步有源图案pAP1和第二初步有源图案pAP2的侧壁可具有正梯度。
参照图5A、图5B和图13，可对衬底100执行氧化处理以形成氧化物层110。当形成氧化物层110时，可通过第一半导体图案105a形成一对第一上部图案UP1以及设置在一对第一上部图案UP1之间的第三半导体图案107a。另外，可利用第二半导体图案105b形成一对第二上部图案UP2以及设置在一对第二上部图案UP2之间的第四半导体图案107b。
第一上部图案UP1和第二上部图案UP2可沿着上文参照图4A、图4B和图12描述的第一初步有源图案pAP1和第二初步有源图案pAP2的倾斜轮廓而形成。因此，每一个第一上部图案UP1可与第一下部图案LP1的顶表面形成角度θ，角度θ可在60度至89度的范围内。每一个第二上部图案UP2可与第二下部图案LP2的顶表面形成角度θ。
第三半导体图案107a和第四半导体图案107b中的每一个的宽度可随着距衬底100的高度的增加而减少。例如，第三半导体图案107a和第四半导体图案107b中的每一个的下部可在第一方向D1上具有第四宽度W4，并且第三半导体图案107a和第四半导体图案107b中的每一个的上部可在第一方向D1上具有第五宽度W5。第五宽度W5可小于第四宽度W4。
随后，可执行与参照图6A至图10D描述的处理相同或相似的处理，以制造参照图1、图2A、图11A和图11B描述的半导体器件。
图14A、图14B和图14C分别是沿图1的线A-A'、线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的半导体器件。在本实施例中，为了易于和便于说明，将省略或简要提及对与图1和图2A至图2C的实施例中的技术特征相同的技术特征的描述。下文中，将用相同的附图标号或相同的附图标记表示与上述实施例中的元素相同的元素。
参照图1和图14A至图14C，可在PMOSFET区PR上设置在第二方向D2上延伸的第一有源图案AP1，并且可在NMOSFET区NR上设置在第二方向D2上延伸的第二有源图案AP2。
第一有源图案AP1可包括第一下部图案LP1和置于第一下部图案LP1上的一对第一沟道图案CH1。第一下部图案LP1可包括第一凹进底部图案rBP1和置于第一凹进底部图案rBP1的两个侧壁上的第一侧壁图案SWP1。第二有源图案AP2可包括第二下部图案LP2和置于第二下部图案LP2上的一对第二沟道图案CH2。第二下部图案LP2可包括第二凹进底部图案rBP2和置于第二凹进底部图案rBP2的两个侧壁上的第二侧壁图案SWP2。
第一下部图案LP1和第二下部图案LP2可在与衬底100的顶表面垂直的第三方向D3上延伸。换言之，第一下部图案LP1和第二下部图案LP2可从衬底100竖直地突出。另外，当从平面图观看时，第一下部图案LP1和第二下部图案LP2中的每一个可具有沿第二方向D2延伸的线形或条形。
根据本发明构思的一些实施例，第一凹进底部图案rBP1和第二凹进底部图案rBP2可为衬底100的部分。换言之，第一凹进底部图案rBP1和第二凹进底部图案rBP2可包括与衬底100相同的半导体材料。第一凹进底部图案rBP1和第二凹进底部图案rBP2可包括第一半导体材料。例如，第一半导体材料可为硅(Si)。同时，第一侧壁图案SWP1和第二侧壁图案SWP2可包括第二半导体材料。第二半导体材料可不同于第一半导体材料。换言之，第一侧壁图案SWP1和第二侧壁图案SWP2可包括与第一凹进底部图案rBP1和第二凹进底部图案rBP2不同的半导体材料。第一侧壁图案SWP1和第二侧壁图案SWP2可包括第一半导体材料。换言之，第一侧壁图案SWP1和第二侧壁图案SWP2可包括第一半导体材料和第二半导体材料的化合物。在第一侧壁图案SWP1和第二侧壁图案SWP2中，第二半导体材料的浓度(例如，原子百分比(at％))可高于第一半导体材料的浓度(例如，原子百分比(at％))。然而，本发明构思的实施例不限于此。例如，第二半导体材料可为锗(Ge)。这种情况下，第一侧壁图案SWP1和第二侧壁图案SWP2的锗的平均浓度可在约20at％至约100at％的范围内。换言之，第一侧壁图案SWP1和第二侧壁图案SWP2可包括硅锗(SiGe)或锗(Ge)。
可在第一下部图案LP1和第二下部图案LP2的每一个的两侧设置器件隔离图案ST。可在器件隔离图案ST与下部图案LP1之间和衬底100与器件隔离图案ST之间设置衬垫图案119。衬垫图案119可包括氮化硅(SiN)、碳氮化硅(SiCN)、硅硼氮化物(SiBN)或硅碳硼氮化物(SiCBN)中的至少一种。
第一下部图案LP1的顶表面可设置在与第二下部图案LP2的顶表面基本相同的水平高度处。衬垫图案119的顶表面可与器件隔离图案ST的顶表面基本共面。在一些实施例中，第一下部图案LP1和第二下部图案LP2的顶表面可设置在与器件隔离图案ST的顶表面和衬垫图案119的顶表面基本相同的水平高度处。在特定实施例中，尽管在附图中未示出，但是第一下部图案LP1和第二下部图案LP2的顶表面可设置在比器件隔离图案ST的顶表面和衬垫图案119的顶表面更高的水平高度处。在特定实施例中，尽管在附图中未示出，但是第一下部图案LP1和第二下部图案LP2的顶表面可设置在比器件隔离图案ST的顶表面和衬垫图案119的顶表面更低的水平高度处。
第一沟道图案CH1可在器件隔离图案ST之间和衬垫图案119之间竖直地突出。换言之，第一沟道图案CH1可具有鳍形。类似地，第二沟道图案CH2可在器件隔离图案ST之间和衬垫图案119之间竖直地突出。换言之，第二沟道图案CH2可具有鳍形。
如图14B所示，一对第一沟道图案CH1可在第一下部图案LP1上在第一方向D1上彼此间隔开。换言之，当从沿第一方向D1截取的截面图观看时，一对第一沟道图案CH1可分别设置在第一下部图案LP1的两侧部分(即，第一侧壁图案SWP1)上。在一些实施例中，一对第一沟道图案CH1中的一个的侧壁可与第一侧壁图案SWP1中的一个的侧壁对齐，并且一对第一沟道图案CH1中的另一个的侧壁可与第一侧壁图案SWP1中的另一个的侧壁对齐。类似地，一对第二沟道图案CH2可在第二下部图案LP2上在第一方向D1上彼此间隔开。换言之，当从沿第一方向D1截取的截面图观看时，一对第二沟道图案CH2可分别设置在第二下部图案LP2的两侧部分(即，第二侧壁图案SWP2)上。在一些实施例中，一对第二沟道图案CH2中的一个的侧壁可与第二侧壁图案SWP2中的一个的侧壁对齐，并且一对第二沟道图案CH2中的另一个的侧壁可与第二侧壁图案SWP2中的另一个的侧壁对齐。每一个第一沟道图案CH1可在第一方向D1上具有第一宽度W1，并且可连接至置于其下的第一侧壁图案SWP1。彼此连接的第一沟道图案CH1和第一侧壁图案SWP1可构成一体。每一个第二沟道图案CH2可在第一方向D1上具有第一宽度W1，并且可连接至置于其下的第二侧壁图案SWP2。彼此连接的第二沟道图案CH2和第二侧壁图案SWP2可构成一体。换言之，第二沟道图案CH2可具有与第一沟道图案CH1的宽度实质上相同的宽度。
第一沟道图案CH1和第二沟道图案CH2可包括与第一侧壁图案SWP1和第二侧壁图案SWP2相同的材料。换言之，第一沟道图案CH1和第二沟道图案CH2可包括第二半导体材料或者第一半导体材料和第二半导体材料的化合物。例如，第一沟道图案CH1和第二沟道图案CH2可包括锗(Ge)或硅锗(SiGe)。这种情况下，第一沟道图案CH1和第二沟道图案CH2的锗的平均浓度可在约20at％至约100at％的范围内。第一沟道图案CH1可具有N型导电性，第二沟道图案CH2可具有P型导电性。
栅电极GE可在第一方向D1上延伸从而与第一有源图案AP1和第二有源图案AP2相交。每一个栅电极GE可覆盖第一沟道图案CH1的顶表面和侧壁以及第二沟道图案CH2的顶表面和侧壁。另外，每一个栅电极GE还可覆盖设置在一对第一沟道图案CH1之间的第一下部图案LP1的顶表面和设置在一对第二沟道图案CH2之间的第二下部图案LP2的顶表面。此外，每一个栅电极GE可在第一方向D1上延伸以与器件隔离图案ST相交。
第一源极/漏极图案SD1可在栅极GE两侧设置在第一下部图案LP1上，第二源极/漏极图案SD2可在栅电极GE两侧设置在第二下部图案LP2上。换言之，从竖直角度来看，每一个第一沟道图案CH1可设置在栅电极GE下方，并且从水平角度来看，每一个第一沟道图案CH1可设置在彼此相邻的第一源极/漏极图案SD1之间。类似地，从竖直角度来看，每一个第二沟道图案CH2可设置在栅电极GE下方，并且从水平角度来看，每一个第二沟道图案CH2可设置在彼此相邻的第二源极/漏极图案SD2之间。如图14C所示，当从沿第一方向D1截取的截面图观看时，一对第一源极/漏极图案SD1可分别设置在第一下部图案LP1的两侧部分(即，第一侧壁图案SWP1)上。另外，一对第二源极/漏极图案SD2可分别设置在第二下部图案LP2的两侧部分(即，第二侧壁图案SWP2)上。在特定实施例中，与图14C不同，一对第一源极/漏极图案SD1可彼此连接以构成单个第一源极/漏极图案SD1。这种情况下，一对第一沟道图案CH1可与单个第一源极/漏极图案SD1接触。类似地，一对第二源极/漏极图案SD2可彼此连接以构成单个第二源极/漏极图案SD2。
根据本实施例的半导体器件的其它元素可与图2A至图2C的半导体器件的对应元素相同，并因此将省略对其的描述。
图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A是示出根据本发明构思的一些实施例的用于制造半导体器件的方法的平面图。图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B分别是沿图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A的线A-A'截取的截面图，并且图15C、图16C、图17C、图18C、图19C、图20C、图21C和图22C分别是沿图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A的线B-B'截取的截面图。
参照图15A至图15C，可对衬底100的上部进行图案化，以在PMOSFET区PR和NMOSFET区NR上分别形成第一底部图案BP1和第二底部图案BP2。第一底部图案BP1和第二底部图案BP2可具有在第二方向D2上延伸的线形或条形，并且可在第一方向D1上彼此间隔开。另外，第一底部图案BP1和第二底部图案BP2可从衬底100竖直地突出。在一些实施例中，第一底部图案BP1和第二底部图案BP2在第一方向D1上的宽度可基本一致。然而，本发明构思的实施例不限于此。
形成第一底部图案BP1和第二底部图案BP2可包括：在衬底100上形成掩模图案MA，并且通过使用掩模图案MA作为刻蚀掩模来各向异性地刻蚀衬底100的上部。因此，可形成第一沟槽TR1以限定第一底部图案BP1和第二底部图案BP2。下文中，第一沟槽TR1的底表面可定义为衬底100的顶表面，并且第一底部图案BP1和第二底部图案BP2可从衬底100的顶表面竖直地突出。每一个掩模图案MA可包括顺序堆叠的缓冲图案M1和硬掩模图案M2。例如，缓冲图案M1可包括氧化硅层或氮氧化硅层，硬掩模图案M2可包括氮化硅层。
参照图16A至图16C，可在衬底100上形成半导体层104。半导体层104可形成为覆盖衬底100的顶表面、第一底部图案BP1和第二底部图案BP2的侧壁以及掩模图案MA的侧壁和顶表面。在一些实施例中，可利用外延生长工艺形成半导体层104。例如，外延生长工艺可包括CVD处理或分子束外延(MBE)处理。半导体层104可以不是在衬底100上选择性外延生长的，而是可在具有第一底部图案BP1和第二底部图案BP2的衬底100上共形地生长。与图3A至图3C的半导体层103类似，半导体层104可包括第一半导体材料(例如，硅)和第二半导体材料(例如，锗)。换言之，半导体层104可包括第一半导体材料和第二半导体材料的化合物。例如，半导体层104可包括硅锗(SiGe)。这种情况下，为了减少由衬底100和半导体层104之间的晶格常数之差引起的缺陷的发生或使其最小化，半导体层104中的锗的平均浓度可低于20at％。
参照图17A至图17C，可将半导体层104氧化以形成氧化物层111。氧化物层111可形成为沿着半导体层104的轮廓覆盖衬底100的顶表面、第一底部图案BP1和第二底部图案BP2的侧壁以及掩模图案MA的侧壁和顶表面。
在一些实施例中，形成氧化物层111可包括：对衬底100执行至少一次处理循环。处理循环可包括顺序执行的氧化过程和热处理过程。例如，可使用包括氧气、水蒸气或臭氧中的至少一种的氧化气体执行氧化过程。可在约400摄氏度至约1200摄氏度的温度下执行热处理过程。特别地，可通过多次执行处理循环来形成氧化物层111。
在氧化过程期间，可选择性地氧化包括半导体层104中的第一半导体材料(例如，硅)，从而氧化物层111可由第一半导体材料的氧化物(例如，氧化硅)形成。换言之，可通过主要消耗包括在半导体层104中的第一半导体材料和第二半导体材料(例如，作为第一半导体材料和第二半导体材料的化合物的硅锗)中的第一半导体材料(例如，硅)，来生长氧化物层111。随后的热处理过程可使第一半导体材料(例如，硅)从衬底100和底部图案BP1和BP2进入半导体层104的运动加速。因此，在重复地执行处理循环的同时，衬底100和底部图案BP1和BP2中包括的第一半导体材料(例如，硅)可被供应至半导体层104中以参与氧化反应。例如，由于衬底100以及作为衬底100的部分的第一底部图案BP1和第二底部图案BP2由硅形成，因此可通过消耗在重复处理循环期间从衬底100和第一底部图案BP1和第二底部图案BP2供应的硅来生长氧化物层111。结果是，置于衬底100的顶表面以及底部图案BP1和BP2的侧壁上的氧化物层111可比置于掩模图案MA的表面上的氧化物层111更厚。换言之，氧化物层111的第三厚度T3可大于氧化物层111的第四厚度T4。
同时，在处理循环期间，不参与氧化反应的半导体层104的第二半导体材料(例如，锗)可移动到衬底100和底部图案BP1和BP2中从而聚集，并且/或者可移动到掩模图案MA的表面从而聚集。因此，可在通过将半导体层104氧化而形成的氧化物层111下方和/或旁边形成第二半导体材料(例如，锗)聚集的层。第二半导体材料(例如，锗)聚集的层可定义为沟道半导体层112。例如，沟道半导体层112中的锗的平均浓度可在20at％至100at％的范围内。换言之，沟道半导体层112可为硅锗(SiGe)层或锗(Ge)层。
沟道半导体层112可包括置于衬底100的顶表面上的第一部分P1、置于底部图案BP1和BP2的侧壁上的第二部分P2以及置于掩模图案MA的表面上的第三部分P3。换言之，沟道半导体层112的第一部分P1可设置在氧化物层111与衬底100之间，沟道半导体层112的第二部分P2可设置在氧化物层111与底部图案BP1和BP2之间，并且沟道半导体层112的第三部分P3可设置在氧化物层111与掩模图案MA之间。另一方面，沟道半导体层112的第二部分P2的至少一部分可与掩模图案MA重叠。
参照图18A至图18C，可对衬底100执行毯式各向异性刻蚀处理，以在第一底部图案BP1的侧壁上形成第一沟道半导体图案CSP1并且在第二底部图案BP2的侧壁上形成第二沟道半导体图案CSP2。可执行毯式各向异性刻蚀处理，直到将氧化物层111和沟道半导体层112顺序地刻蚀为暴露衬底100的顶表面和掩模图案MA的顶表面为止。通过毯式各向异性刻蚀处理，可完全去除氧化物层111以及沟道半导体层112的第一部分P1和第三部分P3，但是可保留在掩模图案MA下方的沟道半导体层112的第二部分P2以形成第一沟道半导体图案CSP1和第二沟道半导体图案CSP2。第一沟道半导体图案CSP1和第二沟道半导体图案CSP2可具有与掩模图案MA的侧壁对齐的侧壁。换言之，第一沟道半导体图案CSP1和第二沟道半导体图案CSP2可形成为与掩模图案MA自对齐。
第一沟道半导体图案CSP1可在第二方向D2上沿着第一底部图案BP1的侧壁延伸。类似地，第二沟道半导体图案CSP2可在第二方向D2上沿着第二底部图案BP2的侧壁延伸。下文中，第一底部图案BP1和第一沟道半导体图案CSP1可定义为第一初步有源图案pAP1，第二底部图案BP2和第二沟道半导体图案CSP2可定义为第二初步有源图案pAP2。
参照图19A至图19C，可在衬底100的整个顶表面上形成衬垫层117。换言之，衬垫层117可形成为覆盖衬底100的顶表面、第一初步有源图案pAP1和第二初步有源图案pAP2的侧壁以及掩模图案MA的顶表面和侧壁。在一些实施例中，衬垫层117可由基于氮化物的材料形成。例如，衬垫层117可包括氮化硅(SiN)、碳氮化硅(SiCN)、硅硼氮化物(SiBN)或硅碳硼氮化物(SiCBN)中的至少一种。可通过原子层沉积(ALD)处理、低压CVD(LPCVD)处理、等离子体增强CVD(PECVD)处理或等离子体硝化处理来形成衬垫层117。衬垫层117可禁止或防止第一沟道半导体图案CSP1第二沟道半导体图案CSP2在后续处理中受到破坏。例如，衬垫层117可禁止或防止第一沟道半导体图案CSP1第二沟道半导体图案CSP2的暴露侧壁被在形成器件隔离层113的后续处理中产生的热氧化，以及/或者被器件隔离层113中包括的氧原子氧化。
随后，可形成器件隔离层113以完全覆盖第一沟槽TR1。器件隔离层113可覆盖掩模图案MA。例如，器件隔离层113可由氧化硅层或氮氧化硅层中的至少一个形成。接下来，可对器件隔离层113执行平坦化处理，直到暴露出置于掩模图案MA的顶表面上的衬垫层117为止。例如，平坦化处理可包括回蚀处理和/或化学机械研磨(CMP)处理。
参照图20A至图20C，可使器件隔离层113凹进以形成器件隔离图案ST。器件隔离图案ST的顶表面可高于衬底100的顶表面(即，第一沟槽TR1的底表面)并且低于第一初步有源图案pAP1和第二初步有源图案pAP2的顶表面。因此，第一初步有源图案pAP1和第二初步有源图案pAP2的上部可从器件隔离图案ST之间竖直地突出。另外，可通过器件隔离图案ST暴露出覆盖第一初步有源图案pAP1和第二初步有源图案pAP2的突出的上部的衬垫层117。
参照图21A至图21C，可选择性地去除通过器件隔离图案ST暴露出的衬垫层117以形成衬垫图案119。衬垫图案119的最顶端的表面可与器件隔离图案ST的顶表面基本共面。另外，可选择性地去除掩模图案MA以暴露第一初步有源图案pAP1和第二初步有源图案pAP2的顶表面。换言之，可暴露第一底部图案BP1和第二底部图案BP2的顶表面。
参照图22A至图22C，可使暴露的第一底部图案BP1和第二底部图案BP2选择性地凹进，以在一对第一沟道半导体图案CSP1之间和一对第二沟道半导体图案CSP2之间分别形成第二沟槽TR2。第二沟槽TR2可具有由第一凹进底部图案rBP1和第二凹进底部图案rBP2的顶表面限定的底表面。在一些实施例中，第一凹进底部图案rBP1和第二凹进底部图案rBP2的顶表面可低于第一沟道半导体图案CSP1和第二沟道半导体图案CSP2的顶表面并且高于衬底100的顶表面(即，第一沟槽TR1的底表面)。在一些实施例中，第一凹进底部图案rBP1和第二凹进底部图案rBP2的顶表面可设置在与器件隔离图案ST的顶表面基本相同的水平高度处。尽管在附图中未示出，但是在特定实施例中，第一凹进底部图案rBP1和第二凹进底部图案rBP2的顶表面可设置在比器件隔离图案ST的顶表面更高的水平高度处。尽管在附图中未示出，但是在特定实施例中，第一凹进底部图案rBP1和第二凹进底部图案rBP2的顶表面可设置在比器件隔离图案ST的顶表面更低的水平高度处。
同时，可通过形成第二沟槽TR2来完成第一有源图案AP1和第二有源图案AP2的形成。第一有源图案AP1可包括第一下部图案LP1和置于第一下部图案LP1上的一对第一上部图案UP1。第一下部图案LP1可包括第一凹进底部图案rBP1和置于第一凹进底部图案rBP1的两个侧壁上的第一侧壁图案SWP1。第一侧壁图案SWP1可定义为第一沟道半导体图案CSP1的置于第一凹进底部图案rBP1的顶表面的水平高度之下的一部分。第一上部图案UP1可定义为第一沟道半导体图案CSP1的置于第一凹进底部图案rBP1的顶表面的水平高度之上的另一部分。第二有源图案AP2可包括第二下部图案LP2和置于第二下部图案LP2上的一对第二下部图案UP2。第二下部图案LP2可包括第二凹进底部图案rBP2和置于第二凹进底部图案rBP2的两个侧壁上的第二侧壁图案SWP2。第二侧壁图案SWP2可定义为第二沟道半导体图案CSP2的置于第二凹进底部图案rBP2的顶表面的水平高度之下的一部分。第二上部图案UP2可定义为第二沟道半导体图案CSP2的置于第二凹进底部图案rBP2的顶表面的水平高度之上的另一部分。
可通过相对于第一沟道半导体图案CSP1和第二沟道半导体图案CSP2具有刻蚀选择性的刻蚀处理来使第一底部图案BP1和第二底部图案BP2选择性地凹进。换言之，在刻蚀处理中，第一底部图案BP1和第二底部图案BP2的刻蚀速度可高于第一沟道半导体图案CSP1和第二沟道半导体图案CSP2的刻蚀速度。作为衬底100的部分的第一底部图案BP1和第二底部图案BP2可包括第一半导体材料(例如，硅)，并且第一沟道半导体图案CSP1和第二沟道半导体图案CSP2可包括第二半导体材料(例如，锗)。因此，刻蚀剂对第一底部图案BP1和第二底部图案BP2的刻蚀速度可为该刻蚀剂对第一沟道半导体图案CSP1和第二沟道半导体图案CSP2的刻蚀速度的十倍以上。在一些实施例中，刻蚀处理可为使用包括氢氧化铵的刻蚀溶液的湿法刻蚀处理。在特定实施例中，刻蚀处理可为使用溴化氢的干法刻蚀处理。此时，由硅形成的第一底部图案BP1和第二底部图案BP2的刻蚀速度可高于具有高锗含量的第一沟道半导体图案CSP1和第二沟道半导体图案CSP2的刻蚀速度。因此，可容易地使第一底部图案BP1和第二底部图案BP2凹进，以增加或改善形成包括第一上部图案UP1和第二上部图案UP2的第一有源图案AP1和第二有源图案AP2的处理的裕度。
随后，可执行与参照图8A至图10D描述的处理相同或相似的处理，以制造参照图1和图14A至图14C描述的半导体器件。
图23和图24是为了示出根据本发明构思的一些实施例的用于制造半导体器件的方法的对应于图22A的线B-B'的截面图。在本实施例中，为了易于和便于说明，将省略或简要提及对与图1和图15A至图22C的实施例中的技术特征相同的技术特征的描述。
参照图23，在参照图19A至图19C描述的处理之后，可去除衬垫层117的部分和掩模图案MA以在器件隔离层113中形成开口OP。开口OP可暴露第一沟道半导体图案CSP1和第二沟道半导体图案CSP2的顶表面以及第一底部图案BP1和第二底部图案BP2的顶表面。
参照图24，可使通过开口OP暴露的第一底部图案BP1和第二底部图案BP2选择性地凹进，以在一对第一沟道半导体图案CSP1之间和一对第二沟道半导体图案CSP2之间分别形成第二沟槽TR2。第二沟槽TR2可具有由第一凹进底部图案rBP1和第二凹进底部图案rBP2的顶表面限定的底表面。可通过与参照图22A至图22C描述的方法相同的方法来使第一底部图案BP1和第二底部图案BP2选择性地凹进。
此后，可使衬垫层117和器件隔离层113凹进以形成衬垫图案119和器件隔离图案ST，并且同时可完成图22A至图22C的第一有源图案AP1和第二有源图案AP2的形成。
图25A和图25B分别是沿图1的线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的半导体器件。在本实施例中，为了易于和便于说明，将省略或简要提及对与图1和图14A至图14C的实施例中的技术特征相同的技术特征的描述。下文中，将用相同的附图标号或相同的附图标记表示与上述实施例中的元素相同的元素。
参照图1、图14A、图25A和图25B，可在PMOSFET区PR上设置在第二方向D2上延伸的第一有源图案AP1，并且可在NMOSFET区NR上设置在第二方向D2上延伸的第二有源图案AP2。
第一有源图案AP1可包括第一下部图案LP1和置于第一下部图案LP1上的一对第一沟道图案CH1。第一下部图案LP1可包括第一凹进底部图案rBP1和置于第一凹进底部图案rBP1的两个侧壁上的第一侧壁图案SWP1。第二有源图案AP2可包括第二下部图案LP2和置于第二下部图案LP2上的一对第二沟道图案CH2。第二下部图案LP2可包括第二凹进底部图案rBP2和置于第二凹进底部图案rBP2的两个侧壁上的第二侧壁图案SWP2。
如图25A和图25B所示，当在沿第一方向D1截取的截面图中观看时，第一下部图案LP1和第二下部图案LP2中的每一个的宽度可随竖直方向(即，第三方向D3)上的高度的增加而减小。换言之，第一下部图案LP1和第二下部图案LP2的侧壁可具有正梯度。如图25A所示，一对第一沟道图案CH1中的一个的侧壁可与第一下部图案LP1的侧壁(即，第一侧壁图案SWP1中的一个的侧壁)对齐，并且一对第一沟道图案CH1中的另一个的侧壁可与第一下部图案LP1的另一侧壁(即，第一侧壁图案SWP1中的另一个的侧壁)对齐。换言之，第一沟道图案CH1的侧壁可具有正梯度。因此，每一个第一沟道图案CH1可与第一下部图案LP1的顶表面形成角度θ，角度θ可在60度至89度的范围内。一对第二沟道图案CH2中的一个的侧壁可与第二下部图案LP2的侧壁(即，第二侧壁图案SWP2中的一个的侧壁)对齐，并且一对第二沟道图案CH2中的另一个的侧壁可与第二下部图案LP2的另一侧壁(即，第二侧壁图案SWP2中的另一个的侧壁)对齐。换言之，第二沟道图案CH2的侧壁可具有正梯度。因此，每一个第二沟道图案CH2可与第二下部图案LP2的顶表面形成角度θ。
栅电极GE可在衬底100上在第一方向D1上延伸，并且可与第一沟道图案CH1和第二沟道图案CH2相交。再次参照图25A，当从沿第一方向截取的截面图观看时，栅电极GE中的每一个可包括置于一对第一沟道图案CH1之间的部分GEp。这里，该部分GEp的宽度可随着距衬底100的高度的增加而减少。例如，该部分GEp的下部可具有第二宽度W2，并且该部分GEp的上部可具有小于第二宽度W2的第三宽度W3。每一个栅电极GE还可包括置于一对第二沟道图案CH2之间的另一部分，并且该另一部分的特征可与部分GEp的上述特征相同或相似。
图26、图27和图28分别是沿图15A、图16A和图17A的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的用于制造半导体器件的方法。在本实施例中，为了易于和便于说明，将省略或简要提及对与图1和图15A至图22C的实施例中的技术特征相同的技术特征的描述。
参照图15A、图15B和图26，可对衬底100的上部进行图案化，以在PMOSFET区PR和NMOSFET区NR上分别形成第一底部图案BP1和第二底部图案BP2。与图15C不同，第一底部图案BP1和第二底部图案BP2中的每一个在第一方向D1上的宽度可随竖直方向(即，第三方向D3)上的高度的增加而减少。换言之，第一底部图案BP1和第二底部图案BP2中的每一个的宽度可朝向第一底部图案BP1和第二底部图案BP2中的每一个的顶表面渐进地变小。第一底部图案BP1和第二底部图案BP2的侧壁可具有正梯度。
参照图16A、图16B和图27，可在衬底100上形成半导体层104。半导体层104可形成为覆盖衬底100的顶表面、第一底部图案BP1和第二底部图案BP2的倾斜侧壁以及掩模图案MA的侧壁和顶表面。
参照图17A、图17B和图28，可对衬底100执行至少一次处理循环(所述处理循环包括将顺序地执行的氧化过程和热处理过程)，从而形成氧化物层111和沟道半导体层112。沟道半导体层112可包括置于氧化物层111与衬底100之间的第一部分P1、置于氧化物层111与底部图案BP1和BP2之间的第二部分P2以及置于氧化物层111与掩模图案MA之间的第三部分P3。
沟道半导体层112的第二部分P2可沿着上文参照图15A、图15B和图26描述的第一底部图案BP1和第二底部图案BP2的倾斜轮廓而形成。因此，沟道半导体层112的第二部分P2可与沟道半导体层112的第一部分P1的顶表面形成角度θ，角度θ可在60度至89度的范围内。
随后，可执行与参照图18A至图22C描述的处理相同或相似的处理，以制造参照图1、图14A、图25A和图25B描述的半导体器件。
根据本发明构思的一些实施例，可将包括第一半导体材料和第二半导体材料的半导体层氧化以形成一对沟道图案。此时，可在氧化处理期间使第二半导体材料聚集，从而沟道图案可包括高浓度的第二半导体材料。换言之，由于在没有额外处理(例如，沉积和图案化第二半导体材料的处理)的情况下形成了包括第二半导体材料的沟道图案，因此可减少半导体器件的加工成本。另外，由于沟道图案形成为具有相对小的宽度和间距，因此半导体器件可高度集成。
虽然已经参照示例实施例描述了本发明构思，但是本领域普通技术人员应该清楚，可在不脱离本发明构思的精神和范围的情况下进行各种变化和修改。因此，应当理解，上述实施例不是限制性的而是示意性的。因此，通过随附权利要求及其等同物允许的最广泛的解释来确定本发明构思的范围，而不应由前面的描述来限制或局限该范围。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括步骤：
在衬底上形成包括第一半导体材料和第二半导体材料的半导体层；
将半导体层图案化以形成初步有源图案；
对初步有源图案的两个侧壁进行氧化以在所述两个侧壁上分别形成氧化物层，其中当形成所述氧化物层时，在初步有源图案中形成上部图案；以及
去除置于一对上部图案之间的半导体图案，以形成包括所述一对上部图案的有源图案，
其中，上部图案中的所述第二半导体材料的浓度高于半导体图案中的所述第二半导体材料的浓度。
2.根据权利要求1所述的方法，还包括步骤：
在将半导体层图案化之前，在该半导体层上形成掩模图案，所述掩模图案限定了初步有源图案的位置，
其中，掩模图案保护初步有源图案的顶表面，使得初步有源图案的顶表面不被氧化。
3.根据权利要求1所述的方法，其中，氧化物层包括所述第一半导体材料的氧化物，并且
其中，所述第二半导体材料聚集在初步有源图案的特定部分中，以在形成氧化物层时形成上部图案。
4.根据权利要求1所述的方法，其中，将半导体层图案化的步骤包括：将半导体层以及衬底的上部图案化，以形成限定初步有源图案的沟槽。
5.根据权利要求1所述的方法，其中，去除置于所述一对上部图案之间的半导体图案的步骤包括：利用半导体图案与上部图案之间的刻蚀速度之差，通过刻蚀处理来选择性地去除半导体图案。
6.一种用于制造半导体器件的方法，所述方法包括步骤：
形成从衬底突出的底部图案；
形成覆盖衬底上的底部图案的半导体层；
将半导体层氧化，以形成氧化物层并且在氧化物层与衬底之间以及氧化物层与底部图案之间形成沟道半导体层；
将沟道半导体层图案化，以分别在底部图案的两个侧壁上形成一对沟道半导体图案；以及
去除底部图案的置于沟道半导体图案之间的部分，以形成包括所述一对沟道半导体图案的有源图案，
其中，底部图案包括第一半导体材料，并且
其中，半导体层包括所述第一半导体材料和不同于所述第一半导体材料的第二半导体材料。
7.根据权利要求6所述的方法，其中，氧化物层包括所述第一半导体材料的氧化物，并且
其中，所述第二半导体材料聚集在氧化物层下方或聚集在氧化物层的侧旁，以在形成氧化物层时形成沟道半导体层。
8.根据权利要求6所述的方法，其中，将半导体层氧化的步骤包括：执行至少一次处理循环，并且
其中，所述处理循环包括顺序执行的氧化过程和热处理过程。
9.根据权利要求6所述的方法，其中，形成底部图案的步骤包括：
在衬底上形成掩模图案；以及
使用掩模图案作为刻蚀掩模对衬底的上部进行刻蚀，以形成限定底部图案的沟槽。
10.根据权利要求9所述的方法，其中，在形成沟槽之后，掩模图案余留在底部图案的顶表面上，并且
其中，半导体层形成为覆盖掩模图案的顶表面。
11.根据权利要求10所述的方法，其中，沟道半导体层包括：
在氧化物层下方形成在衬底中的第一部分；
在氧化物层的侧旁形成在底部图案中的第二部分；以及
形成在氧化物层与掩模图案之间的第三部分，
其中，所述第二部分的至少一部分与掩模图案重叠。
12.根据权利要求11所述的方法，其中，将沟道半导体层图案化的步骤包括：对衬底的整个顶表面执行各向异性刻蚀处理，并且
其中，在所述各向异性刻蚀处理期间，完全地去除氧化物层以及所述第一部分和所述第三部分，而保留所述第二部分以使所述第二部分形成在沟道半导体图案中。
13.根据权利要求6所述的方法，还包括步骤：
在去除底部图案的所述部分之前，形成覆盖沟道半导体图案的衬垫层，
其中，衬垫层包括氮化硅、碳氮化硅、硅硼氮化物或硅碳硼氮化物中的至少一种。
14.一种用于制造半导体器件的方法，所述方法包括步骤：
形成有源图案，所述有源图案包括：从衬底突出的下部图案；以及位于下部图案上的在第一方向上彼此间隔开的一对沟道图案；以及
形成与有源图案相交的栅电极，所述栅电极在所述第一方向上延伸，
其中，形成有源图案的步骤包括：
在衬底上形成包括第一半导体材料和第二半导体材料的半导体层；以及
执行氧化处理，以形成第一半导体材料的氧化物层，并且在氧化物层下方或在氧化物层的侧旁形成第二半导体材料聚集的层，
其中，所述一对沟道图案中的每一个包括第二半导体材料聚集的层的至少一部分。
15.根据权利要求14所述的方法，其中，形成有源图案的步骤还包括：在执行氧化处理之前顺序地刻蚀半导体层以及衬底的上部，以形成下部图案和位于下部图案上的半导体图案，
其中，氧化物层形成在半导体图案的两个侧壁上，并且
其中，第二半导体材料聚集的层形成在半导体图案中。
16.根据权利要求15所述的方法，其中，第二半导体材料聚集的层为上部图案，并且
其中，形成有源图案的步骤还包括：去除置于一对上部图案之间的半导体图案以暴露下部图案的顶表面。
17.根据权利要求14所述的方法，其中，形成有源图案的步骤还包括：在形成半导体层之前，刻蚀衬底的上部以形成限定底部图案的沟槽，
其中，半导体层形成为覆盖底部图案，
其中，氧化物层形成为覆盖沟槽的底表面以及底部图案的顶表面和侧壁，并且
其中，第二半导体材料聚集的层形成在氧化物层与衬底之间以及氧化物层与底部图案之间。
18.根据权利要求17所述的方法，其中，第二半导体材料聚集的层为沟道半导体层，并且
其中，形成有源图案的步骤还包括：
将沟道半导体层图案化，以在底部图案的两个侧壁上分别形成沟道半导体图案；以及
去除底部图案的置于沟道半导体图案之间的部分，以形成凹进底部图案。
19.根据权利要求18所述的方法，其中，凹进底部图案的顶表面低于沟道图案的顶表面并且高于沟槽的底表面，
其中，下部图案包括：凹进底部图案；以及沟道半导体图案的置于凹进底部图案的顶表面的水平高度之下的部分，并且
其中，沟道图案设置在比凹进底部图案的顶表面更高的水平高度处。
20.根据权利要求14所述的方法，其中，栅电极包括置于所述一对沟道图案之间的一部分，并且
其中，栅电极的所述一部分在所述第一方向上的宽度随着距衬底的高度的增加而减少。
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