CN103515209A - 鳍式场效应管及其形成方法 - Google Patents
鳍式场效应管及其形成方法 Download PDFInfo
- Publication number
- CN103515209A CN103515209A CN201210203757.1A CN201210203757A CN103515209A CN 103515209 A CN103515209 A CN 103515209A CN 201210203757 A CN201210203757 A CN 201210203757A CN 103515209 A CN103515209 A CN 103515209A
- Authority
- CN
- China
- Prior art keywords
- fin
- field effect
- sub
- fin field
- epitaxial loayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 139
- 238000000034 method Methods 0.000 title claims abstract description 90
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 71
- 150000002500 ions Chemical class 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000010410 layer Substances 0.000 claims description 133
- 230000004888 barrier function Effects 0.000 claims description 43
- 238000013138 pruning Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 27
- 230000008569 process Effects 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 21
- -1 carbon ion Chemical class 0.000 claims description 14
- 229910052732 germanium Inorganic materials 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000002356 single layer Substances 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 239000000243 solution Substances 0.000 claims description 6
- 239000002904 solvent Substances 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- RIOQSEWOXXDEQQ-UHFFFAOYSA-N triphenylphosphine Chemical group C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 RIOQSEWOXXDEQQ-UHFFFAOYSA-N 0.000 claims description 4
- 238000010790 dilution Methods 0.000 claims description 3
- 239000012895 dilution Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 3
- 238000009966 trimming Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 13
- 239000007789 gas Substances 0.000 description 11
- 244000141353 Prunus domestica Species 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 5
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- MHNHYTDAOYJUEZ-UHFFFAOYSA-N triphenylphosphane Chemical compound C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 MHNHYTDAOYJUEZ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种鳍式场效应管及其形成方法,其中本发明鳍式场效应管的形成方法,包括:提供半导体衬底,所述半导体衬底表面覆盖有绝缘层,贯穿绝缘层厚度且与绝缘层表面齐平的第一子鳍部,位于第一子鳍部表面的外延本征层,其中,第一子鳍部内具有掺杂离子,外延本征层内不具有掺杂离子;在外延本征层表面形成隔离层,隔离层具有定义出栅极结构的开口;对开口内的所述外延本征层进行修剪,并对修剪后的外延本征层进行掺杂;在所述开口内形成外延层,外延层均匀覆盖掺杂后的外延本征层顶部和侧壁;在所述开口内形成横跨外延层的顶部和侧壁的栅极结构。形成的鳍式场效应管的阈值电压低,栅极漏电流小,器件性能稳定。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种鳍式场效应管及其形成方法。
背景技术
鳍式场效应管(Fin FET)是一种常见的多栅器件,图1示出了现有技术的一种鳍式场效应管的立体结构示意图。如图1所示,包括:半导体衬底10,所述半导体衬底10上形成有凸出的鳍部14,鳍部14一般是通过对半导体衬底10刻蚀后得到的;介质层11,覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分;栅极结构12,横跨在所述鳍部14上,覆盖所述鳍部14的顶部和侧壁,栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于Fin FET,鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区,即具有多个栅,有利于增大驱动电流,改善器件性能。
然而随着工艺节点的进一步减小,现有技术的鳍式场效应晶体管的器件性能存在问题。
更多关于鳍式场效应晶体管的结构及形成方法请参考专利号为“US7868380B2”的美国专利。
发明内容
本发明解决的问题是提供一种器件性能好的鳍式场效应管及其形成方法。
为解决上述问题,本发明的实施例提供了一种鳍式场效应管的形成方法,包括:提供半导体衬底,所述半导体衬底表面覆盖有绝缘层,贯穿所述绝缘层厚度且与所述绝缘层表面齐平的第一子鳍部,位于所述第一子鳍部表面的外延本征层,其中,所述第一子鳍部内具有掺杂离子;在所述外延本征层表面形成隔离层,所述隔离层具有定义出栅极结构的开口;对所述开口内的所述外延本征层进行修剪,并对修剪后的外延本征层进行掺杂,形成第二子鳍部;在所述开口内形成外延层,所述外延层均匀覆盖所述第二子鳍部的顶部和侧壁;在所述开口内形成横跨所述外延层的顶部和侧壁的栅极结构。
可选地,所述外延层内掺杂的离子浓度范围为0 atoms/cm3-1E16atoms/cm3。
可选地,所述外延层的形成工艺为选择性外延沉积工艺。
可选地,所述外延层的材料为单晶硅、锗、硅锗或III-V族化合物。
可选地,当所述外延层的材料为单晶硅时,形成所述外延层采用的反应气体为硅源气体、HCl和H2,反应压强为0.1-1.0托,反应温度为500℃-800℃。
可选地,所述外延层的厚度为5nm-25nm。
可选地,所述外延本征层的宽度为20nm-100nm。
可选地,所述修剪后的外延本征层的宽度为10nm-50nm。
可选地,对修剪后的外延本征层进行掺杂,形成第二子鳍部的工艺为分子单层掺杂工艺。
可选地,所述分子单层掺杂工艺的工艺步骤包括:采用稀释的氢氟酸对所述修剪后的外延本征层进行清洗;待清洗结束后,将具有高燃点的溶剂掺杂至所述修剪后的外延本征层内,形成第二子鳍部;采用低温氧化工艺在所述第二子鳍部表面形成氧化硅层;采用尖峰退火工艺对所述第二子鳍部进行退火处理。
可选地,所述高燃点的溶剂为三苯基膦溶液。
可选地,所述氧化硅层的厚度为15纳米-40纳米。
可选地,所述尖峰退火时的温度为1000摄氏度-1100摄氏度。
可选地,所述第二子鳍部内掺杂的离子包括碳离子或锗离子。
可选地,所述第二子鳍部掺杂离子的浓度范围为:1E17atoms/cm3-1E18atoms/cm3。
可选地,所述第一子鳍部内掺杂的离子浓度范围为:1E18atoms/cm3-1E19atoms/cm3。
可选地,所述半导体衬底包括第一区域和与之相邻的第二区域,所述第一区域用于形成N沟道鳍式场效应管,所述第二区域用于形成P沟道鳍式场效应管。
相应的,发明人还提供了一种鳍式场效应管,包括:半导体衬底;所述半导体衬底表面覆盖有绝缘层;贯穿所述绝缘层厚度且与所述绝缘层表面齐平的第一子鳍部;位于所述第一子鳍部表面的外延本征层和第二子鳍部,所述第二子鳍部的宽度小于所述第一子鳍部的宽度;位于绝缘层和外延本征层表面的隔离层,所述隔离层具有贯穿其厚度的开口,所述开口暴露出所述第二子鳍部;位于所述开口内的外延层,所述外延层均匀覆盖第二子鳍部的顶部和侧壁;位于所述开口内、且横跨所述外延层的顶部和侧壁的栅极结构。
可选地,所述外延层内掺杂离子的浓度范围为0atoms/cm3-1E 16atoms/cm3。
可选地,所述外延层的材料为单晶硅、锗、硅锗或III-V族化合物。
可选地,所述外延层的厚度为5nm-25nm。
可选地,所述第二子鳍部的宽度为10nm-50nm。
可选地,所述第二子鳍部内掺杂离子的浓度范围为:1E17atoms/cm3-1E18atoms/cm3。
可选地,所述第二子鳍部内的掺杂离子包括碳离子或锗离子。
可选地,所述第一子鳍部内掺杂的离子浓度范围为:1E18atoms/cm3-1E19atoms/cm3。
与现有技术相比,本发明的实施例具有以下优点:
形成鳍式场效应管时,首先形成掺杂的第一子鳍部和不掺杂的外延本征层,然后对开口内的外延本征层进行修剪和掺杂,形成第二子鳍部,再在开口内形成均匀覆盖第二子鳍部的顶部和侧壁的外延层,形成工艺简单,形成的鳍式场效应管不仅沟道区的载流子迁移率高,并且阈值电压低,栅极漏电流小,器件性能稳定。
进一步的,修剪后的外延本征层的宽度较小,为10nm-50nm。掺杂所述修剪后的外延本征层,形成第二子鳍部时采用的工艺为分子单层掺杂工艺,形成的第二子鳍部内的离子分布均匀,后续形成的鳍式场效应管的阈值电压更低。
更进一步的,可以分别在第一区域I和第二区域II形成N沟道鳍式场效应管和P沟道鳍式场效应管,形成工艺简单,形成的CMOS鳍式场效应管的性能好。
所述鳍式场效应管的鳍部由第一子鳍部、位于所述第一子鳍部表面的第二子鳍部、和均匀覆盖所述第二子鳍部的顶部和侧壁的外延层共同构成,由于所述第一子鳍部内具有掺杂离子,提高了鳍式场效应管沟道区的载流子迁移率,而第二子鳍部内具有掺杂离子,有效降低了鳍式场效应管的阈值电压,并且由于外延层的存在,有效抑制了鳍式场效应管的栅极漏电流,本发明实施例的鳍式场效应管的器件性能稳定。
附图说明
图1是现有技术的鳍式场效应管的立体结构示意图;
图2是本发明鳍式场效应管的形成方法的实施例的流程示意图;
图3-图19是本发明鳍式场效应管的实施例的形成方法的结构示意图。
具体实施方式
正如背景技术所述,现有技术形成的鳍式场效应晶体管的器件性能存在问题。
经过研究,发明人发现,影响鳍式场效应管的性能稳定性的原因有多个,其中一个原因是:现有技术在半导体衬底表面形成鳍部14(如图1所示)后,由所述鳍部14的顶部表面向鳍部14内部进行掺杂离子时,所述鳍部14的中段部位的离子浓度最高,并且鳍部14内的离子浓度由中段部位向两端逐渐减小(doping tail),所述鳍部14顶部也会不可避免的存在较多的掺杂离子,采用所述顶部具有较多掺杂离子的鳍部14形成的鳍式场效应管,其栅极漏电流增加,鳍式场效应管的性能不稳定。
进一步的,发明人发现,形成鳍部的过程中,可以先形成第一子鳍部,所述第一子鳍部中具有掺杂离子,然后形成不掺杂的外延本征层。这样既提高了鳍式场效应管沟道区的载流子迁移率,又不会导致栅极漏电流,形成的鳍式场效应管的性能稳定。
更进一步的,发明人发现,若对外延本征层进行修剪,并对修剪后的外延本征层内进行掺杂,形成第二子鳍部,在第二子鳍部表面形成外延层,然后形成横跨所述外延层的顶部和侧壁的栅极结构,最终形成的鳍式场效应管不仅可以达到上述效果,并且还可以降低鳍式场效应管的阈值电压,进一步提高鳍式场效应管的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
请参考图2,本发明实施例的鳍式场效应管的形成方法,包括:
步骤S201,提供半导体衬底,所述半导体衬底表面覆盖有绝缘层,贯穿所述绝缘层厚度且与所述绝缘层表面齐平的第一子鳍部,位于所述第一子鳍部表面的外延本征层,其中,所述第一子鳍部内具有掺杂离子;
步骤S203,在所述外延本征层表面形成隔离层,所述隔离层具有定义出栅极结构的开口;
步骤S205,对所述开口内的所述外延本征层进行修剪,并对修剪后的外延本征层进行掺杂,形成第二子鳍部;
步骤S207,在所述开口内形成外延层,所述外延层均匀覆盖所述第二子鳍部的顶部和侧壁;
步骤S209,在所述开口内形成横跨所述外延层的顶部和侧壁的栅极结构。
具体的,请参考图3-图13,图3-图13示出了本发明鳍式场效应管的实施例的形成过程的剖面结构示意图。
请参考图3,提供半导体衬底300,所述半导体衬底300表面具有绝缘层301。
所述半导体衬底300用于为后续工艺提供工作平台。所述半导体衬底300为硅衬底(Si)或绝缘体上硅(SOI)。在本发明的实施例中,所述半导体衬底300包括第一区域I和与之相邻的第二区域II,所述第一区域I用于形成N沟道鳍式场效应管,所述第二区域II用于形成P沟道鳍式场效应管。所述半导体衬底300的材料为单晶硅。
所述绝缘层301用于隔离相邻的鳍部。所述绝缘层301的材料为氧化硅、氮化硅、氮氧化硅等。所述绝缘层301的形成工艺为沉积工艺,例如物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)。在本发明的实施例中,所述绝缘层301后续用于形成浅沟槽隔离(STI),所述绝缘层301的材料为氧化硅,所述绝缘层301的形成工艺为低压化学气相沉积工艺(LPCVD)。
需要说明的是,本发明的实施例中,还包括:形成位于所述半导体衬底300表面的介质层302,所述介质层302用于隔离第一区域I和第二区域II的绝缘层301。为了便于后续去除绝缘层301,所述介质层302的材料不同于所述绝缘层301的材料,且后续刻蚀绝缘层301的速率大于刻蚀介质层302的速率。
请参考图4,形成贯穿所述绝缘层301厚度的沟槽303,并在所述沟槽303内形成第一子鳍部305。
所述沟槽303贯穿所述绝缘层301厚度,后续用作形成鳍部的窗口。在本发明的实施例中,形成所述沟槽303后,在形成第一子鳍部以前,还包括:对形成沟槽303后的绝缘层301进行平坦化处理,例如各向同性的刻蚀工艺(isotropic etching)或蒸气退火工艺(steam annealing),使得绝缘层301表面平坦。
发明人发现,当形成的鳍部底部掺杂离子时,可以提高鳍式场效应管沟道区的载流子迁移率。基于此,所述第一子鳍部305具有掺杂离子,用于后续构成鳍部。当所述第一子鳍部305内掺杂的离子浓度范围为:1E18atoms/cm3-1E19atoms/cm3时,形成的鳍式场效应管沟道区的载流子迁移率高。
所述第一子鳍部305的形成工艺为选择性外延沉积工艺,为了节省工艺步骤并使得掺杂离子在第一子鳍部305中分布均匀,所述选择性外延沉积工艺采用的气体包括硅源气体和掺杂源气体。其中,所述硅源气体为SiH2Cl2或SiH4,所述掺杂源气体为C3H8、CH4、AsH3、PH3或B2H6。为了加快沉积速率,所述选择性外延沉积工艺采用的气体还可以包括氯化氢和氢气。
在本发明的实施例中,所述选择性外延沉积工艺的工艺参数范围为:沉积温度为650℃-750℃,沉积腔室的压强为0.3托-1.0托,形成的第一子鳍部305的质量好,后续形成的鳍式场效应管沟道区的载流子迁移率高,形成的鳍式场效应管的性能稳定。
需要说明的是,在本发明的实施例中,还包括:对所述第一子鳍部305进行热处理,以使第一子鳍部305内的掺杂离子进一步扩散均匀,使后续形成的鳍式场效应管的沟道区载流子迁移率高。所述热处理的工艺参数包括:热处理温度(anneal tempreature)为600℃-1000℃,热处理压强(anneal pressure)为1个大气压,热处理时间(anneal time)为1min-30min。
请参考图5,在所述沟槽301内形成外延本征层307,所述外延本征层307位于所述第一子鳍部305表面,去除部分厚度的绝缘层301,暴露出所述外延本征层307的顶部和侧壁。
所述外延本征层307用于后续修剪、掺杂,形成第二子鳍部。所述外延本征层307内不具有掺杂离子,所述外延本征层307的宽度与所述第一子鳍部305的宽度相同,为20nm-100nm。其形成工艺为选择性外延沉积工艺,所述选择性外延沉积工艺的反应气体为SiH2Cl2、HCl和H2;或者SiH4、HCl和H2。在本发明的实施例中,所述选择性外延沉积工艺的工艺参数范围为:沉积温度为650℃-750℃,沉积腔室的压强为0.3托-1.0托。
去除部分厚度的绝缘层301,以利于后续形成第二子鳍、外延层和栅极结构。去除部分厚度的绝缘层301采用的工艺为刻蚀工艺,例如各向异性的干法或湿法刻蚀。去除部分厚度的绝缘层301后,剩余的绝缘层301表面高于所述第一子鳍部305顶部或与所述第一子鳍部305表面齐平。在本发明的实施例中,去除部分厚度的绝缘层301后,所述第一区域I和第二区域II剩余的绝缘层301表面与所述第一子鳍部305顶部齐平。
需要说明的是,在本发明的其他实施例中,还可以采用其他方法形成具有掺杂离子的第一子鳍部305和不具有掺杂离子的外延本征层307,例如,首先在半导体衬底300内掺杂,然后刻蚀所述半导体衬底300形成具有掺杂离子的第一子鳍部305,然后形成位于所述第一子鳍部305表面的不具有掺杂离子的外延本征层307。具体过程在此不再赘述。
请结合参考图6和图7,图7为图6的俯视结构示意图,为便于理解,图7中用虚线表示被隔离层311和伪栅极结构309遮住的外延本征层307。形成横跨所述外延本征层307顶部和侧壁的伪栅极结构309,和位于所述绝缘层301表面的隔离层311,所述隔离层311表面与所述伪栅极结构309表面齐平。
所述伪栅极结构309用于定义出栅极结构的位置、大小和形状。所述伪栅极结构309的形成步骤包括:形成覆盖所述外延本征层307顶部和侧壁的伪栅介质层(未图示);形成覆盖所述伪栅介质层表面的伪栅电极层(未图示)。其中,所述伪栅介质层的材料为氧化硅,所述伪栅电极层的材料为多晶硅。
在本发明的实施例中,所述伪栅极结构309包括位于所述第一区域I的第一伪栅极结构3091,和位于所述第二区域II的第二伪栅极结构3092。
在形成伪栅极结构309后,还包括形成位于所述绝缘层301表面、且与所述伪栅极结构309表面齐平的隔离层311。所述隔离层311用于后续保护栅极结构以外的鳍部免受损坏,并在后续隔离相邻鳍式场效应管的栅极结构。所述隔离层311的形成工艺为沉积工艺,例如物理或化学气相沉积工艺。为便于后续去除伪栅极结构,所述隔离层311的材料不同于伪栅极结构的材料。在本发明的实施例中,所述隔离层311的材料为氧化硅。
在本发明的实施例中,由于所述外延本征层307顶部与介质层302表面齐平,伪栅极结构309横跨所述外延本征层307的顶部和侧壁,因此所述伪栅极结构309表面高于介质层302表面,又隔离层311与伪栅极结构309表面齐平,因此,所述介质层302的表面形成有隔离层311。
请结合参考图8和图9,图9为图8的俯视结构示意图。去除第一伪栅极结构,形成第一开口313。
所述第一开口313定义出第一区域I的栅极结构,并利于后续对所述第一区域I的外延本征层307进行修剪和掺杂。所述第一开口313的形成工艺为刻蚀工艺,由于刻蚀第一伪栅极结构形成第一开口313的工艺已为本领域技术人员所熟知,在此不再赘述。
请结合参考图10和图11,图11为图10的俯视结构示意图。对所述第一开口313内的所述外延本征层307(如图7所示)进行修剪,并对修剪后的外延本征层进行掺杂,形成第二子鳍部307a。
发明人发现,现有技术由所述鳍部14(图1所示)的顶部表面向鳍部14内部进行掺杂离子时,所述鳍部14顶部也会不可避免的存在较多的掺杂离子,从而导致鳍式场效应管产生栅极漏电流,影响了鳍式场效应管的性能。然而,当仅对第一子鳍部305进行掺杂,而不对所述外延本征层掺杂时,虽然栅极漏电流现象得到了抑制,但形成的鳍式场效应管的阈值电压升高,鳍式场效应管的性能提高较为有限。
经过进一步研究,发明人发现,可以对所述外延本征层307进行修剪,然后掺杂形成第二子鳍部307a,然后在第二子鳍部307a表面形成外延层,以达到抑制栅极漏电流并降低鳍式场效应管阈值电压的目的,提高鳍式场效应管的性能。
本发明实施例中,首先对第一开口313内的所述外延本征层307进行修剪,修剪所述外延本征层307采用的工艺为刻蚀工艺,例如干法或湿法刻蚀,修剪后的所述外延本征层307的宽度W1为10nm-50nm。当所述修剪后外延本征层307的宽度W1范围为10nm-50nm时,对所述修剪后的外延本征层307进行掺杂形成的第二子鳍部307a,最终形成的鳍式场效应管可以获得低的阈值电压,当所述修剪后外延本征层307的宽度W1超出上述范围时,后续掺杂形成的第二子鳍部307a的宽度W1也超出上述范围,要么不利于形成体积小的鳍式场效应管,要么鳍式场效应管的阈值电压较高。
为提高鳍式场效应管的阈值电压,还需要对所述修剪后的外延本征层307进行掺杂形成第二子鳍部307a,所述第二子鳍部307a内掺杂的离子包括碳离子或锗离子。经过研究发现,当第二子鳍部307a内掺杂离子的浓度范围为:1E17atoms/cm3-1E18atoms/cm3时,形成的鳍式场效应管可以获得较低的阈值电压,鳍式场效应管的性能稳定。在本发明的实施例中,第一区域I用于形成N沟道鳍式场效应管,所述第一区域I内掺杂的离子包括碳离子。
由于修剪后所述外延本征层307的宽度W1较小,为避免掺杂时将离子掺杂到所述修剪后的所述外延本征层307以外的区域,或避免形成的第二子鳍部307a内掺杂离子的分布不均匀。本发明的实施例中,对修剪后的外延本征层307进行掺杂的工艺为分子单层掺杂工艺(Molecular Monolayer DopingTechnique),所述分子单层掺杂工艺对修剪后的外延本征层307表面的损害极小,形成的第二子鳍部307a的质量好,且离子不会掺杂到修剪后的所述外延本征层307以外的区域,形成的第二子鳍部307a内的离子分布均匀,尤其适合于本实施例中高宽比大的外延本征层307a。
所述分子单层掺杂工艺的工艺步骤包括:采用稀释的氢氟酸对所述修剪后的外延本征层307进行清洗,去除所述修剪后的外延本征层307表面的氧化薄膜(主要为与空气中的氧气接触自然氧化形成);待清洗结束后,将具有高燃点的溶剂(例如三苯基膦(Triphenylphosphine)溶液)掺杂至所述修剪后的外延本征层307内,形成第二子鳍部307a;采用低温氧化工艺在所述第二子鳍部307a表面形成氧化硅层;采用尖峰退火(spike anneal)工艺对所述第二子鳍部307a进行退火处理。其中,形成的所述氧化硅层的厚度为15纳米-40纳米,所述尖峰退火时的温度为1000摄氏度-1100摄氏度。尤其当形成厚度为20nm的氧化硅层,尖峰退火的温度为1050摄氏度时,第二子鳍部307a内的离子分布均匀,后续形成的鳍式场效应管的阈值电压低。
需要说明的是,在本发明的实施例中,所述宽度指的是平行于所述半导体衬底300表面方向的尺寸。
请结合参考图12和图13,图13为图12的俯视结构示意图。在所述第一开口313内形成第一外延层315,所述第一外延层315均匀覆盖所述第二子鳍部307a的顶部和侧壁。
发明人发现,当鳍部与鳍式场效应管的栅极结构接触处的离子浓度大于1E16atoms/cm3时,容易产生栅极漏电流,而当鳍部与鳍式场效应管的栅极结构接触处的离子浓度小于等于1E16atoms/cm3或鳍部与鳍式场效应管的栅极结构接触处不存在掺杂离子时,鳍式场效应管的栅极漏电流小。
所述第一外延层315用于抑制第一区域I的鳍式场效应管的栅极漏电流。所述第一外延层315的材料为单晶硅、锗、硅锗或III-V族化合物。所述第一外延层315内掺杂的离子浓度范围为0atoms/cm3-1E16atoms/cm3,可更有效的抑制鳍式场效应管的栅极漏电流。在本发明的实施例中,所述第一外延层315的材料为单晶硅,所述第一外延层315内不具有掺杂离子,即掺杂的离子浓度为0atoms/cm3。
需要说明的是,在本发明的其他实施例中,所述第一外延层315内还可以具有掺杂离子,只要所述掺杂离子的浓度小于1E16atoms/cm3即可抑制栅极漏电流。
为使鳍部后续与栅极结构接触的地方均不产生栅极漏电流,所述第一外延层315均匀覆盖所述第二子鳍部307a的顶部和侧壁。所述第一外延层315的形成工艺为沉积工艺,例如化学气相沉积工艺。在本发明的实施例中,为节省工艺步骤,并使形成的第一外延层315在第二子鳍部307a顶部和侧壁的厚度均一,所述第一外延层315的形成工艺为选择性外延沉积工艺(SelectiveEpitaxy Deposition)。在本发明的实施例中,由于采用选择性外延沉积工艺,硅原子仅沉积在第二子鳍部307a的顶部和侧壁,而不会形成在绝缘层301和隔离层311表面,节省了工艺步骤。
在本发明的实施例中,形成材料为单晶硅的第一外延层315时,采用的反应气体为硅源气体、HCl和H2,反应压强为0.1-1.0托,反应温度为500℃-800℃。
所述第一外延层315的厚度与修剪掉的外延本征层307的厚度有关,在本发明的实施例中,为有效的抑制栅极漏电流,并使形成的鳍式场效应管的体积小,所述第一外延层315的厚度与修剪掉的外延本征层307的厚度相同,为5nm-25nm。
请结合参考图14和图15,图15为图14的俯视结构示意图。在所述第一开口313内形成横跨所述第一外延层315的顶部和侧壁的第一栅极结构317。
所述第一栅极结构317的形成步骤包括:在所述第一开口313内形成横跨所述第一外延层315的顶部和侧壁的第一高K栅介质层(未图示);形成覆盖所述第一高K栅介质层的第一金属栅电极层(未图示)。所述包括高K栅介质层和金属栅电极层的鳍式场效应管的性能更优越。
请结合参考图16和图17,图17为图16的俯视结构示意图。去除第二区域II的第二伪栅极结构,形成第二开口319。
所述第二开口319暴露出绝缘层301的底部,定义出第二区域II的栅极结构,并用于后续对所述第二区域II的外延本征层307进行修剪和掺杂。所述第二开口319的形成工艺为刻蚀工艺,由于刻蚀第二伪栅极结构形成第二开口319的工艺已为本领域技术人员所熟知,在此不再赘述。
请结合参考图18和图19,图19为图18的俯视结构示意图。对所述第二开口319(图11所示)内的外延本征层307(图11所示)进行修剪,并对修剪后的外延本征层307进行掺杂,形成第二子鳍部307b;然后在第二开口319内,形成均匀覆盖第二子鳍部307b的顶部和侧壁的第二外延层321;再在所述第二开口319内形成横跨所述第二外延层321的顶部和侧壁的第二栅极结构323。
由于本发明的实施例中第二区域II用于形成P沟道鳍式场效应管,与在第一区域I形成N沟道鳍式场效应管略有不同,第二区域II的第二子鳍部307b内掺杂的离子包括锗离子,以形成载流子迁移率高的P沟道鳍式场效应管。
当修剪后所述第二区域II的外延本征层307的宽度W2为10nm-50nm,其内部掺杂离子的浓度范围为1E17atoms/cm3-1E18atoms/cm3,第二外延层321的厚度为5nm-25nm,且其内部掺杂的离子浓度范围为0atoms/cm3-1E16atoms/cm3时,后续在第二区域II形成的P沟道鳍式场效应管的阈值电压低,有效抑制了栅极漏电流,器件性能稳定。
所述第二栅极结构323的形成步骤与第一栅极结构317的形成步骤相同,包括:在所述第一开口319内形成横跨所述第二外延层321的顶部和侧壁的第二高K栅介质层(未图示);形成覆盖所述第二高K栅介质层的第二金属栅电极层(未图示)。所述包括第二高K栅介质层和第二金属栅电极层的鳍式场效应管的性能更优越。
需要说明的是,修剪第二区域II的所述外延本征层307(如图11所示)、对修剪后的所述第二区域II的所述外延本征层307进行掺杂,形成第二子鳍部307b,以及形成第二外延层321的形成方法和工艺与前述在第一区域I中对第一子鳍部307(如图7所示)进行修剪、掺杂,形成第一子鳍部307a和形成第一外延层315的形成方法和工艺相同,在此不再赘述。
上述步骤完成之后,本发明实施例的鳍式场效应管的制作完成。形成的鳍式场效应管的阈值电压低,沟道区载流子迁移率高,栅极漏电流小,器件性能稳定。
相应的,请继续结合参考图18和图19,发明人还提供了一种鳍式场效应管,包括:半导体衬底300;所述半导体衬底300表面覆盖有绝缘层301;贯穿所述绝缘层301厚度且与所述绝缘层301表面齐平的第一子鳍部305;位于所述第一子鳍部305表面的外延本征层307和第二子鳍部,所述第二子鳍部的宽度小于所述第一子鳍部305的宽度;位于绝缘层301和外延本征层307表面的隔离层311,所述隔离层311具有贯穿其厚度的开口(未图示),所述开口暴露出所述第二子鳍部;位于所述开口内的外延层,所述外延层均匀覆盖第二子鳍部的顶部和侧壁;位于所述开口内、且横跨所述外延层的顶部和侧壁的栅极结构。
其中,所述半导体衬底300用于为后续工艺提供工作平台。所述半导体衬底300为硅衬底(Si)或绝缘体上硅(SOI)。在本发明的实施例中,所述半导体衬底300包括第一区域I和与之相邻的第二区域II,所述第一区域I用于形成N沟道鳍式场效应管,所述第二区域II用于形成P沟道鳍式场效应管。
所述绝缘层301用于隔离相邻的鳍部。所述绝缘层301的材料为氧化硅、氮化硅、氮氧化硅等。在本发明的实施例中,所述绝缘层301用作浅沟槽隔离(STI),所述绝缘层301的材料为氧化硅。
本发明的实施例中,还包括:位于所述半导体衬底300表面的介质层302,所述介质层302用于隔离第一区域I和第二区域II的所述绝缘层301。所述介质层302的材料不同于绝缘层301的材料。
所述第一子鳍部305与第二子鳍部和外延层共同构成鳍式场效应管的鳍部。所述第一子鳍部305内掺杂的离子浓度范围为:1E18atoms/cm3-1E19atoms/cm3,形成的鳍式场效应管沟道区的载流子迁移率高。
所述外延本征层307用于修剪、掺杂后形成第一区域I的第二子鳍部307a和第二区域II的第二子鳍部307b。所述外延本征层307内不具有掺杂离子,且其宽度与所述第一子鳍部305的宽度相同。
所述第二子鳍部用于降低鳍式场效应管阈值电压。在本发明的实施例中,所述第二子鳍部由外延本征层307刻蚀后得到,包括位于所述第一区域I的第二子鳍部307a和位于所述第二区域II的第二子鳍部307b。
所述隔离层311用于后续保护栅极结构以外的鳍部免受损坏,并在后续隔离相邻鳍式场效应管的栅极结构。所述隔离层311的材料不同于伪栅极结构(未图示)的材料。在本发明的实施例中,所述隔离层311的材料为氧化硅。
所述隔离层311内的开口定义出栅极结构的大小、形状和位置。所述开口内第二子鳍部的宽度W1为10nm-50nm,形成的鳍式场效应管可以获得低的阈值电压。所述第二子鳍部内掺杂离子的浓度范围为:1E17atoms/cm3-1E18atoms/cm3时,鳍式场效应管可以获得较低的阈值电压,鳍式场效应管的性能稳定。
需要说明的是,由于第一区域I用于形成N沟道鳍式场效应管,第二区域II用于形成P沟道鳍式场效应管,所述第一区域I的第二子鳍部307a内掺杂的离子包括碳离子,所述第二区域II的第二子鳍部307b内掺杂的离子包括锗离子。
所述外延层均匀覆盖第二子鳍部的顶部和侧壁,其厚度为5nm-25nm,用于抑制鳍式场效应管的栅极漏电流。所述外延层的材料为单晶硅、锗、硅锗或III-V族化合物,所述外延层内掺杂的离子浓度范围为0atoms/cm3-1E16atoms/cm3时,鳍式场效应管的栅极漏电流小。在本发明的实施例中,由于具有两个区域,所述外延层包括位于第一区域I的第一外延层315和位于第二区域II的第二外延层321,分别用于抑制N沟道鳍式场效应管或P沟道鳍式场效应管的栅极漏电流。
所述栅极结构用于形成鳍式场效应管的栅极。所述栅极结构包括横跨所述外延层的顶部和侧壁的高K栅介质层,覆盖所述高K栅介质层的金属栅电极层。在本发明的实施例中,所述栅极结构包括横跨所述第一外延层315的第一栅极结构317,和横跨所述第二外延层321的第二栅极结构323,分别用于形成N沟道鳍式场效应管或P沟道鳍式场效应管的栅极。
本发明的实施例中,第一子鳍部、位于所述第一子鳍部表面的第二子鳍部、和均匀覆盖所述第二子鳍部的顶部和侧壁的外延层,共同构成了鳍式场效应管的鳍部,所述第一子鳍部内具有掺杂离子,提高了鳍式场效应管沟道区的载流子迁移率,而第二子鳍部内具有掺杂离子,有效降低了鳍式场效应管的阈值电压,并且由于外延层的存在,有效抑制了鳍式场效应管的栅极漏电流,本发明实施例的鳍式场效应管的器件性能稳定。
综上,形成鳍式场效应管时,首先形成掺杂的第一子鳍部和不掺杂的外延本征层,然后对开口内的外延本征层进行修剪和掺杂,形成第二子鳍部,再在开口内形成均匀覆盖第二子鳍部的顶部和侧壁的外延层,形成工艺简单,形成的鳍式场效应管不仅沟道区的载流子迁移率高,并且阈值电压低,栅极漏电流小,器件性能稳定。
进一步的,修剪后的外延本征层的宽度较小,为10nm-50nm。掺杂所述修剪后的外延本征层,形成第二子鳍部时采用的工艺为分子单层掺杂工艺,形成的第二子鳍部内的离子分布均匀,后续形成的鳍式场效应管的阈值电压更低。
更进一步的,可以分别在第一区域I和第二区域II形成N沟道鳍式场效应管和P沟道鳍式场效应管,形成工艺简单,形成的CMOS鳍式场效应管的性能好。
所述鳍式场效应管的鳍部由第一子鳍部、位于所述第一子鳍部表面的第二子鳍部、和均匀覆盖所述第二子鳍部的顶部和侧壁的外延层共同构成,由于所述第一子鳍部内具有掺杂离子,提高了鳍式场效应管沟道区的载流子迁移率,而第二子鳍部内具有掺杂离子,有效降低了鳍式场效应管的阈值电压,并且由于外延层的存在,有效抑制了鳍式场效应管的栅极漏电流,本发明实施例的鳍式场效应管的器件性能稳定。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (25)
1.一种鳍式场效应管的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底表面覆盖有绝缘层,贯穿所述绝缘层厚度且与所述绝缘层表面齐平的第一子鳍部,位于所述第一子鳍部表面的外延本征层,其中,所述第一子鳍部内具有掺杂离子;
在所述外延本征层表面形成隔离层,所述隔离层具有定义出栅极结构的开口;
对所述开口内的所述外延本征层进行修剪,并对修剪后的外延本征层进行掺杂,形成第二子鳍部;
在所述开口内形成外延层,所述外延层均匀覆盖所述第二子鳍部的顶部和侧壁;
在所述开口内形成横跨所述外延层的顶部和侧壁的栅极结构。
2.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述外延层内掺杂的离子浓度范围为0atoms/cm3-1E16atoms/cm3。
3.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述外延层的形成工艺为选择性外延沉积工艺。
4.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述外延层的材料为单晶硅、锗、硅锗或III-V族化合物。
5.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,当所述外延层的材料为单晶硅时,形成所述外延层采用的反应气体为硅源气体、HCl和H2,反应压强为0.1-1.0托,反应温度为500℃-800℃。
6.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述外延层的厚度为5nm-25nm。
7.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述外延本征层的宽度为20nm-100nm。
8.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述修剪后的外延本征层的宽度为10nm-50nm。
9.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,对修剪后的外延本征层进行掺杂,形成第二子鳍部的工艺为分子单层掺杂工艺。
10.如权利要求9所述的鳍式场效应管的形成方法,其特征在于,所述分子单层掺杂工艺的工艺步骤包括:采用稀释的氢氟酸对所述修剪后的外延本征层进行清洗;待清洗结束后,将具有高燃点的溶剂掺杂至所述修剪后的外延本征层内,形成第二子鳍部;采用低温氧化工艺在所述第二子鳍部表面形成氧化硅层;采用尖峰退火工艺对所述第二子鳍部进行退火处理。
11.如权利要求10所述的鳍式场效应管的形成方法,其特征在于,所述高燃点的溶剂为三苯基膦溶液。
12.如权利要求10所述的鳍式场效应管的形成方法,其特征在于,所述氧化硅层的厚度为15纳米-40纳米。
13.如权利要求10所述的鳍式场效应管的形成方法,其特征在于,所述尖峰退火时的温度为1000摄氏度-1100摄氏度。
14.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述第二子鳍部内掺杂的离子包括碳离子或锗离子。
15.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述第二子鳍部内掺杂离子的浓度范围为:1E17atoms/cm3-1E18atoms/cm3。
16.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述第一子鳍部内掺杂的离子浓度范围为:1E18atoms/cm3-1E19atoms/cm3。
17.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述半导体衬底包括第一区域和与之相邻的第二区域,所述第一区域用于形成N沟道鳍式场效应管,所述第二区域用于形成P沟道鳍式场效应管。
18.一种鳍式场效应管,其特征在于,包括:
半导体衬底;
所述半导体衬底表面覆盖有绝缘层;
贯穿所述绝缘层厚度且与所述绝缘层表面齐平的第一子鳍部;
位于所述第一子鳍部表面的外延本征层和第二子鳍部,所述第二子鳍部的宽度小于所述第一子鳍部的宽度;
位于绝缘层和外延本征层表面的隔离层,所述隔离层具有贯穿其厚度的开口,所述开口暴露出所述第二子鳍部;
位于所述开口内的外延层,所述外延层均匀覆盖第二子鳍部的顶部和侧壁;
位于所述开口内、且横跨所述外延层的顶部和侧壁的栅极结构。
19.如权利要求18所述的鳍式场效应管,其特征在于,所述外延层内掺杂离子的浓度为0atoms/cm3-1E16atoms/cm3。
20.如权利要求18所述的鳍式场效应管,其特征在于,所述外延层的材料为单晶硅、锗、硅锗或III-V族化合物。
21.如权利要求18所述的鳍式场效应管,其特征在于,所述外延层的厚度为5nm-25nm。
22.如权利要求18所述的鳍式场效应管,其特征在于,所述第二子鳍部的宽度为10nm-50nm。
23.如权利要求18所述的鳍式场效应管,其特征在于,所述第二子鳍部内掺杂离子的浓度范围为:1E17atoms/cm3-1E18atoms/cm3。
24.如权利要求18所述的鳍式场效应管,其特征在于,所述第二子鳍部内的掺杂离子包括碳离子或锗离子。
25.如权利要求18所述的鳍式场效应管,其特征在于,所述第一子鳍部内掺杂的离子浓度范围为:1E18atoms/cm3-1E19atoms/cm3。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210203757.1A CN103515209B (zh) | 2012-06-19 | 2012-06-19 | 鳍式场效应管及其形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210203757.1A CN103515209B (zh) | 2012-06-19 | 2012-06-19 | 鳍式场效应管及其形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103515209A true CN103515209A (zh) | 2014-01-15 |
CN103515209B CN103515209B (zh) | 2017-07-14 |
Family
ID=49897742
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210203757.1A Active CN103515209B (zh) | 2012-06-19 | 2012-06-19 | 鳍式场效应管及其形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103515209B (zh) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106252228A (zh) * | 2015-06-11 | 2016-12-21 | 中国科学院微电子研究所 | 一种复合鳍、半导体器件及其形成方法 |
CN107112359A (zh) * | 2014-12-23 | 2017-08-29 | 英特尔公司 | 位于宽子鳍状物上的薄沟道区 |
CN107293492A (zh) * | 2016-04-11 | 2017-10-24 | 三星电子株式会社 | 半导体器件及其制造方法 |
CN108470770A (zh) * | 2018-03-21 | 2018-08-31 | 上海华力集成电路制造有限公司 | 鳍式晶体管及其制造方法 |
CN109075078A (zh) * | 2016-03-30 | 2018-12-21 | 英特尔公司 | 基于鳍的晶体管的几何调整 |
CN109872971A (zh) * | 2017-12-04 | 2019-06-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN111463173A (zh) * | 2019-01-18 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN112786704A (zh) * | 2020-12-31 | 2021-05-11 | 泉芯集成电路制造(济南)有限公司 | 鳍式场效应管制程中变容二极管及其制作方法 |
CN112802898A (zh) * | 2020-12-31 | 2021-05-14 | 泉芯集成电路制造(济南)有限公司 | 鳍式场效应管及其制作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1581431A (zh) * | 2003-08-14 | 2005-02-16 | 三星电子株式会社 | 多结构的硅鳍形及制造方法 |
US20060157687A1 (en) * | 2005-01-18 | 2006-07-20 | Doyle Brian S | Non-planar MOS structure with a strained channel region |
US20070176245A1 (en) * | 2004-02-05 | 2007-08-02 | Samsung Electronics Co., Ltd. | Fin fet and method of fabricating same |
CN101490821A (zh) * | 2006-07-14 | 2009-07-22 | 美光科技公司 | 亚分辨率硅特征及其形成方法 |
CN102468235A (zh) * | 2010-11-02 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 鳍片场效应晶体管(finfet)器件及其制造方法 |
-
2012
- 2012-06-19 CN CN201210203757.1A patent/CN103515209B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1581431A (zh) * | 2003-08-14 | 2005-02-16 | 三星电子株式会社 | 多结构的硅鳍形及制造方法 |
US20070176245A1 (en) * | 2004-02-05 | 2007-08-02 | Samsung Electronics Co., Ltd. | Fin fet and method of fabricating same |
US20060157687A1 (en) * | 2005-01-18 | 2006-07-20 | Doyle Brian S | Non-planar MOS structure with a strained channel region |
CN101490821A (zh) * | 2006-07-14 | 2009-07-22 | 美光科技公司 | 亚分辨率硅特征及其形成方法 |
CN102468235A (zh) * | 2010-11-02 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 鳍片场效应晶体管(finfet)器件及其制造方法 |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107112359A (zh) * | 2014-12-23 | 2017-08-29 | 英特尔公司 | 位于宽子鳍状物上的薄沟道区 |
CN107112359B (zh) * | 2014-12-23 | 2022-08-09 | 英特尔公司 | 位于宽子鳍状物上的薄沟道区 |
EP3238267A4 (en) * | 2014-12-23 | 2018-09-05 | Intel Corporation | Thin channel region on wide subfin |
CN106252228A (zh) * | 2015-06-11 | 2016-12-21 | 中国科学院微电子研究所 | 一种复合鳍、半导体器件及其形成方法 |
CN106252228B (zh) * | 2015-06-11 | 2019-11-08 | 中国科学院微电子研究所 | 一种复合鳍的形成方法 |
CN109075078A (zh) * | 2016-03-30 | 2018-12-21 | 英特尔公司 | 基于鳍的晶体管的几何调整 |
CN107293492A (zh) * | 2016-04-11 | 2017-10-24 | 三星电子株式会社 | 半导体器件及其制造方法 |
CN107293492B (zh) * | 2016-04-11 | 2021-10-29 | 三星电子株式会社 | 半导体器件的制造方法 |
CN109872971B (zh) * | 2017-12-04 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN109872971A (zh) * | 2017-12-04 | 2019-06-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN108470770A (zh) * | 2018-03-21 | 2018-08-31 | 上海华力集成电路制造有限公司 | 鳍式晶体管及其制造方法 |
CN111463173A (zh) * | 2019-01-18 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN112786704A (zh) * | 2020-12-31 | 2021-05-11 | 泉芯集成电路制造(济南)有限公司 | 鳍式场效应管制程中变容二极管及其制作方法 |
CN112802898A (zh) * | 2020-12-31 | 2021-05-14 | 泉芯集成电路制造(济南)有限公司 | 鳍式场效应管及其制作方法 |
CN112786704B (zh) * | 2020-12-31 | 2023-04-07 | 泉芯集成电路制造(济南)有限公司 | 鳍式场效应管制程中变容二极管及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103515209B (zh) | 2017-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103515209A (zh) | 鳍式场效应管及其形成方法 | |
CN103426765B (zh) | 半导体器件的形成方法、鳍式场效应管的形成方法 | |
CN104752214B (zh) | 鳍式场效应管的形成方法 | |
CN103426755A (zh) | 半导体器件及其形成方法 | |
CN106558614A (zh) | 半导体结构及其形成方法 | |
JP2023533725A (ja) | ゲートオールアラウンドトランジスタのための選択的シリコンエッチング | |
CN103367253B (zh) | 鳍式场效应管的形成方法 | |
CN104934324A (zh) | 一种半导体器件及其制造方法 | |
CN102969345A (zh) | 具有t型鳍部的鳍式场效应管及其形成方法 | |
CN103296068B (zh) | Cmos及其形成方法 | |
US20220123123A1 (en) | Formation of gate all around device | |
CN103123899B (zh) | FinFET器件制造方法 | |
CN106960789A (zh) | 半导体器件以及改善半导体器件性能的方法 | |
CN103377898B (zh) | 半导体器件的形成方法、鳍式场效应管的形成方法 | |
CN104282562A (zh) | 鳍式场效应晶体管及其形成方法 | |
CN103632945A (zh) | 鳍式场效应晶体管的形成方法 | |
KR20220016788A (ko) | 게이트 올 어라운드 나노시트 i/o 디바이스에 대한 등각 산화 | |
CN103383961A (zh) | FinFET结构及其制造方法 | |
CN108122761A (zh) | 半导体结构及其形成方法 | |
CN103531471B (zh) | 一种mosfet及其制备方法 | |
CN103000688A (zh) | 鳍式场效应管的结构及形成方法 | |
US20240234544A1 (en) | Inner spacer liner for gate-all-around device | |
US20240234531A1 (en) | Inner spacer liner for gate-all-around device | |
CN103165509B (zh) | 准绝缘体上硅场效应晶体管的制备方法 | |
CN103456630B (zh) | Mos管及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |