KR101146588B1 - Ｆｉｎ 구조체 및 이를 이용한 핀 트랜지스터의 제조방법 - Google Patents

Ｆｉｎ 구조체 및 이를 이용한 핀 트랜지스터의 제조방법 Download PDF

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Abstract

핀 구조체 및 이를 적용한 핀 트랜지스터의 제조방법에 관해 개시한다.
핀 구조체의 제조방법은 측면을 가지는 메사 구조체를 기판에 다수 형성한 후 이 위에 반도체 층을 형성한다. 반도체 층 위에는 캡핑층이 형성되며 따라서 반도체 층은 캡핑층에 의해 보호되며 핀 구조체로 제조될 부분을 가진다. 캡핑층은 평탄화에 의해 그 상부가 일부 제거되며 이를 통해 메사 구조체 상면에 위치하는 반도체층이 부분적으로 제거되고 따라서 메사 구조체의 측면들에 상호 격리된 핀 구조체가 형성된다. 본 발명에 따르면 매우 좁은 폭이 핀 구조체를 형성할 수 있으며, 핀 구조체의 두께 및 위치의 제어가 매우 용이하다.
FIN, Transistor

Description

Ｆｉｎ 구조체 및 이를 이용한 핀 트랜지스터의 제조방법{Manufacturing method of fin structure and fin transistor adopting the fin structure}
도 1 내지 도 6은 본 발명의 한 실시예에 따른 핀 구조체의 제조공정을 보인다.
도 7은 본 발명에 따른 다른 실시예에 있어서, 반도체 층에 이온을 주입하는 공정을 보인다.
도 8a 및 도 8b는 본 발명이 또 다른 실시예에 있어서, 핀 구조체를 결정화하는 방법을 보인다.
도 9는 본 발명이 또 다른 실시예에 있어서, 핀 구조체를 결정화하는 방법을 보인다.
도 10a 및 도 10b는 본 발명에 따라 제조된 핀 트랜지스터의 개략적인 구조를 보이는 종단면도 및 측면도이다.
도 11 내지 도 16은 본 발명의 또 다른 실시예 다중 적층형 핀 트랜지스터의 제조공정을 개략적으로 보인다.
JP 64-021340,
JP 64-077924
US 2005-0048727
본 발명은 핀 구조체의 제조방법에 관한 것으로 상세히는 반도체 메모리 소자 등에 사용되는 핀 트랜지스테의 제조방법에 관한 것이다.
핀 트랜지스터는 100nm 이하의 디자인 룰(design rule)에 적합하며, 특히 저전력, 고효율 및 고속도의 소자로서 연구되고 있다. 트랜지스터의 완전한 디플리션(full depletion)을 얻기 위해 20nm 이하의 극단적으로 좁은 선 폭의 활성영역이 요구된다. 따라서 이러한 조건에 부응하는 핀 트랜지스터를 얻기 위해서는 활성영역인 핀 구조체의 제조가 매우 중요하다.
종래에는 핀 구조체 형성시 상기와 같은 측벽 기술 외에 자외선 리소그래피, 전자빔 리소그래피 등에 의해 형성된다. 일본공개특허 64-021340호 및 64-077924는 소위 측벽기술(sidewall technique)에 의해 실리콘 기판 위에 다결정 Si 핀 구조체를 형성하는 기술에 개시되어 있다. 미국특허출원공고(United States Patent Application Publication)에는 측벽 결정성장에 의한 핀 트랜지스터의 제조방법을 개시한다. 이들 종래 방법의 공통적 단점은 선 폭이 좁을수록 핀 구조체의 균일성(uniformity)가 떨어지고 그리고 제조비용이 비싸다는 점이다.
본 발명의 기술적 과제는 비용이 저렴하고 신뢰성이 높은 핀 구조체를 균일 하게 형성할 수 있는 방법 및 이를 적용한 핀 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 한 유형에 따르면,
기판 위에 직립된 핀 구조체를 형성하는 방법에 있어서,
상기 핀 구조체에 대응하는 측벽을 가지는 복수의 메사 구조체를 상기 기판 위에 형성하는 단계,
상기 메사 구조체들이 형성된 기판 위에, 기판의 표면에 직접 형성되는 부분과 상기 메사 구조체의 측벽에 형성되는 부분을 가지는 비정질 반도체층을 형성하는 단계;
상기 비정질 반도체층 위에 캡핑층을 형성하는 단계;
상기 기판 위에 형성된 적층 구조체에서, 상기 캡핑층으로부터 적어도 상기 메사구조체의 상면에 위치한 비정질 반도체층을 부분적으로 제거하는 단계;
상기 메사 구조체와 캡핑층을 상부로부터 소정깊이 제거하여, 상기 메사 구조체와 캡핑층의 잔류부분에 의해 그 하부가 지지되는 핀 구조체를 얻는 단계;를 포함한다.
핀 구조체에 의한 활성영역을 포함하는 본 발명에 따른 핀 트랜지스터의 제조방법은:
상기 핀 구조체에 대응하는 측벽을 가지는 복수의 메사 구조체를 기판 위에 형성하는 단계,
상기 메사 구조체들이 형성된 기판 위에, 기판의 표면에 직접 형성되는 부분과 상기 메사 구조체의 측벽에 형성되는 부분을 가지는 비정질 반도체층을 형성하는 단계;
상기 비정질 반도체층 위에 캡핑층을 형성하는 단계;
상기 기판 위에 형성된 적층 구조체에서, 상기 메사 구조체의 측벽에 핀형 비정질 반도체층 부분을 얻기 위하여, 상기 캡핑층으로부터 적어도 상기 메사 구조체의 상면에 비정질 실리콘 부분을 제거하는 단계;
상기 메사 구조체와 캡핑층을 상부로부터 소정깊이 제거하여, 그 하부가 상기 메사 구조체와 캠핑층의 잔류부분에 의해 지지되는 상기 핀 구조체를 얻는 단계;를 포함한다.
본 발명의 구체적인 실시예에 따르면, 상기 비정질 반도체층 위의 매립층 형성 단계 이후, 열처리(annealing) 과정을 포함하는 결정화 공정에 의해 상기 비정질 반도체층을 결정화하는 단계를 더 포함하며, 바람직한 실시예에 따르면, 상기 핀 구조체를 얻는 단계 이후에 상기 결정화 단계가 수행된다. 본 발명이 다른 실시예에 따르면, 상기 결정화 단계는 고상결정화(solid phase epitaxy) 또는 액상 결정화(Liquid phase epitaxy)에 의해 수행된다. 고상결정화가 적용되는 실시예의 경우, 상기 기판은 결정성 기판이며, 액상결정화에 적용되는 실시예의 경우 결정핵이 필요없기 때문에 상기 기판은 비결정성이 기판이 이용될 수 있으며, 액상결정화는 바람직하게 ELA에 의해 수행되며, 이 경우 핀 구조체가 용융되어 구형화된 상태에서 결정화가 유도된다.
본 발명에 따르면 상기 반도체층은 실리콘으로 형성되며, 더욱 바람직하게 상기 기판은 실리콘 웨이퍼이다.
본 발명의 구체적인 다른 실시예에 따르면, 상기 메사 구조체와 캡핑층은 동일물질로 형성되며, 바람직하게는 실리콘 산화물로 형성된다.
본 발명의 바람직한 다른 실시예에 따르면, 상기 메사 구조체를 형성한 후 기판의 표면의 산화물 제거 공정이 더 추가된다. 그리고 비정질 반도체층을 형성한 후 비정질 반도체층에 대한 이온 주입 공정이 더 추가된다. 여기에서 반도체층과 이온은 동일 물질로 형성되며 바람직하게 상기 비정질 실리콘 막에 대한 실리콘 이온 주입 공정이 더 추가된다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 핀 구조체의 제조방법을 설명한다. 본 발명의 핀 구조체 제조방법은 핀 트랜지스터의 핀형 활성영역의 제조방법에 대응하며, 따라서 이러한 핀 구조체 제조방법에 의해 본 발명에 따른 핀 트랜지스터의 제조방법이 용이하게 이해될 수 있을 것이다.
도 1 내지 도 6은 본 발명의 한 실시예에 따른 핀 구조체의 제조공정을 보인다. 이하의 실시예의 설명에서는 반도체층의 물질로서 실리콘이 응용 례로서 설명된다.
도 1에 도시된 바와 같이, 실리콘 기판(1)에 상면(2a)과 상면(2a) 양측의 측면(2b)을 가지는 소정 길이의 메사 구조체(2)을 다수 형성한다. 메사 구조체(2) 간의 간격은 인접한 두 박막 트랜지스터의 간격에 대응하여 적절히 조절되어야 할 것 이다.
도 2에 도시된 바와 같이, UHV 분위기(Ultra High Vacuum atmosphere) 분위기에서 상기 실리콘 기판(1)을 가열하면서 수소(H2)를 공급하여 기판(1)의 표면에 잔류하는 자연 산화물을 환원반응에 의해 제거한다. 이 공정은 본 발명의 핀 구조체 제조방법에 선택적으로 적용된다. 이 공정은 바람직하게 초고진공 분위기에서 다음공정에서 형성될 비정질 실리콘 막과 기판 간의 계면 특성을 향상시켜 실리콘의 결정화를 돕는다.
도 3에 도시된 바와 같이, 상기 기판(1) 위에 상기 반도체층으로서 비정질 실리콘 막(3)을 형성한다. 바람직하게는 SPE를 위한 양질의 기판과 비정질 실리콘 간의 양질의 계면 특성을 얻기 위하여 UHV-CVD(Ultra High Voltage-Chemical Vapor Deposition)을 이용하여 비정질 실리콘 막(3)을 형성한다. 얻어진 비정질 실리콘 막(3)은 메사 구조체(2)의 상면(2a)과 측면(2b) 그리고 기판(1)의 노출된 표면에 형성되며, 따라서, 비정질 실리콘 막(3)은 메사 구조체의 상면(2a)과 측면(2b)에 형성되는 제1부분(3a)과 제2부분(3b) 그리고 기판(1)에 형성되는 제3부분(3c)을 가진다. 비정질 실리콘 막(3)의 제3부분(3c)은 실리콘 기판(1)에 접촉되는 부분으로 결정성장이 시작되는 부분이며, 제2부분(3b)은 결정화된 후 트랜지스터의 활성영역으로 사용될 핀 구조체에 해당한다.
도 4에 도시된 바와 같이, 상기 비정질 실리콘 막(3) 위에 비정질 실리콘 막(3)을 매립하는 캡핑층(4)을 형성한다. 캡핑층(4)은 메사 구조체(2)들 사이의 영역을 충분히 채울 정도의 두께로 형성되는 것이 바람직하며, 특히 차후 제조될 핀 구조체의 높이에 따라 조절된다. 여기에서 바람직하게 상기 캡핑층(4)은 상기 메사 구조체(2)와 동일물질, 예를 들어 실리콘 산화물(SiO2)로 형성하는 것이 바람직하다.
도 5에 도시된 바와 같이, 평탄화 공정으로서, 상기 기판(1) 상의 적층물을 최상면으로 부터 연마 또는 에칭에 의해 상기 메사 구조체(2)의 상면에 형성된 비정질 실리콘 막(3)의 제1부분(3a)을 제거한다. 이것은 메사 구조체(2)의 양측면(2a, 2a)에 형성되어 있는 제2부분(3b)을 서로 분리하여 이들을 독립된 핀 구조체로 각각 격리(isolate)하기 위한 것이다. 이러한 공정은 기판(1) 상의 적층물의 상부를 소정 두께로 제거함으로써 이루어 지게 되는데, 예를 들어 화학 기계적 연마(CMP) 또는 비선택적 건식 에칭(non-selective dry etching)에 의해 수행될 수 있다.
도 6에 도시된 바와 같이 비정질 실리콘 막(3)의 제2부분으로 부터 소정 높이의 핀 구조체를 얻은 후 이를 매립하고 있는 메사 구조체(2)과 캡핑층(3)을 소정 깊이 제거하여, 비정질 실리콘 막의 제2부분(3b, 이하 핀 구조체)의 하부를 지지하는 메사구조체(2)과 캡핑층(3)의 일부를 잔류시킨다. 이에 이어, RTA(Rapid Thermal Annealing) 등의 열처리를 포함하는 공지된 SPE(Solid Phase Epitaxy) 공정에 의해 상기 핀 구조체(3b)를 결정화한다. 결정화 시 단결정성 기판(1)에 접촉된 부분으로부터 핀 구조체(3b)의 결정화가 진행되며 따라서 핀 구조체(3b)는 기판(1)과 결정학적으로 결합하여 하나의 몸체가 된다.
이러한 과정을 통해서 목적하는 단결정 실리콘 핀 구조체가 얻어지면 후속되는 공지의 방법을 통해서 핀 트랜지스터를 얻게 된다.
본 발명의 다른 실시예에 따르면, 상기 결정화는 핀 구조체(3b)가 얻어지기 전에 수행될 수 있다. 예를 들어 SPE에 의한 비정질 실리콘 막의 결정화는 전기 실시예에서 설명된 도 4의 공정 후 또는 도 5의 공정 직후에 실시될 수 있다. 즉, 본 발명의 다른 실시예들에 따르면 비정질 실리콘의 결정화는 비정질 실리콘을 덮는 캡핑층(4) 형성 단계 후의 어느 단계에서라도 실시될 수 있다.
한편, 보다 양질의 단결정 실리콘 핀 구조체를 얻기 위해서는 결정화 전에 비정질 실리콘 막(3)에 존재하는 다결정 실리콘 등의 종(Seed)의 제거가 필요하다. 이를 위하여, 도 7에 도시된 바와 같이 비정질 실리콘 막(3)을 형성한 후, 비정질 실리콘 막(3)에 실리콘 이온을 주입한다. 실리콘 이온은 고에너지도 비정질 실리콘 막(3)에 충돌하면서 비정질 실리콘 막(3)의 결정성 실리콘 도메인을 파괴하여 비정질 실리콘을 보다 균질화 하며, 따라서, 결정화 시 비정질 실리콘에 존재하는 불특정 실리콘 종에 의한 결정화를 방지하고 실리콘 기판에 접촉된 부분으로부터만 결정화가 시작될 수 있도록 한다. 이온 주입방향은 기판(1)에 대해 경사지게 이루어 지면 따라서 메사 구조체(2)의 측벽에 이온이 충분히 충돌하도록 한다.
도 8a 및 도 8b는 도 6에 도시된 바와 같은 핀 구조체(3b)를 액상결정화 방법에 의한 구형 구조체(3b')를 결정화하는 방법을 도시한다. 여기에서 구형 구조체(3b')는 핀 구조체(3b)의 변형으로서 핀 구조체의 한 유형으로 간주한다.
도 8a를 참조하면 초기 형태의 핀 구조체(3b)를 ELA(Eximer Laser Annealing)에 의해 용융시킨 후 응고시킨다. 이러한 용융 및 응고에 의해 구형 구조체(3b')는 결정화된다. 따라서, 이때에 기판(1)이 결정성 물질일 경우 단결정 핀 구조체를 얻게 되며, 기판(1)이 비결정성 물질로 형성된 경우, 다결정 실리콘 핀 구조체를 얻게 된다.
도 8b는 도 8a에 도시된 ELA에 의한 결정화 방법을 평면적으로 도시한 것으로서 선형 레이저 빔을 일 방향(도면에서는 위에서 아래로)으로 진행시키면서 핀 구조체(3b)를 구형 구조체(3b')로 용융 / 응고 및 이에 따른 구형 구조체(3b')의 결정화가 이루어진다.
도 9는 ELA에 의한 용융 및 응고를 이용해 결정성 또는 다결정성 핀 구조체를 형성하는 방법을 보인다. 이 방법은 전술한 실시예에 있어서, 도 5의 평탄화과정을 거친 후에 수행된다.
평탄화에 의해 선단부가 노출된 핀 구조체(2b)에 엑시머 레이저를 가하면 핀 구조체(2b)가 용융되고 그리고 엑시머 레이저가 제거되면 응고하기 시작하면서 결정화가 시작한다. 용융된 실리콘의 응고는 기판(1)에 접촉된 부분부터 일어나며 따라서 결정 성장이 핀 구조체(2b)의 하부로부터 상방으로 이루어진다.
한편, 상기 기판(1)이 유리나 플라스틱과 같은 비정질 재료로 형성된 경우 사기 핀 구조체(2b)는 다 결정실리콘으로 형성될 것이다.
도 10a 및 도 10b는 본 발명의 제조방법에 의해 얻어진 핀 트랜지스터의 종단면도 및 측면도이다.
도 10a를 참조하면, 핀 구조체에 의한 활성영역(Active Region)인 핀 구조 체(3b) 위에 게이트 절연층(5)이 형성되어 있다. 게이트 절연층(5)은 기판(1) 및 핀 구조체(3b)의 열적 산화에 의해 얻어진 절연막이다. 게이트 절연막(5) 위에는 게이트(6)가 형성되어 있다. 게이트(6)는 도 10b에 도시된 바와 같이 핀 구조체(3b)의 중간 부분에 위치하고 핀 구조체(3b)의 양측은 소스 및 드레인으로 이용된다. 도 10b에 도시된 바와 같이 게이트(6)의 양측에는 게이트(6)와 그 양측에 소스(Source) 및 드레인(Drain)간의 전기적 절연을 위한 측벽(Side wall, 7)이 형성되어 있다. 이러한 구조의 핀 트랜지스터의 제조공정은 핀 구조체(3b) 완성 후 공지의 방법에 따라, 열적 산화에 의한 게이트 절연층(5)의 형성, 게이트 절연층(5) 위에 게이트 물질의 증착 및 게이트(6) 패터닝, 그리고 측벽(7)의 형성 과정을 거친다.
전술한 핀 구조체 및 이를 이용하는 핀 트랜지스터의 제조방법에 따라서 다층 구조의 제조가 가능하다.
상기와 같은 과정을 거쳐 얻어진 핀 트랜지스터 위에 전술한 핀 구조체의 형성이 가능하다. 도 11 내지 도 15는 2층 구조의 소자를 제조하는 공정 흐름도이다.
도 11에 도시된 바와 같이 전술한 과정을 거쳐 얻어진 핀 구조체(3b)들을 이용해 1 층 구조의 트랜지스터 어레이(TFTs)를 제조한다. 이때에 일부의 핀 구조체(3b")는 트랜지스터의 제조에 이용되지 않고 후술하는 새로운 실리콘 종자층(Seed layer)의 형성에 이용된다. 도 11에 도시된 트랜지스터는 도 10a에 도시된 구조를 가지며 따라서 동일 참조부호는 동일 요소를 나타낸다.
도 12에 도시된 바와 같이 1 층의 트랜지스터 어레이(TFTs) 위에 패시베이션 층(8)을 형성하고 여기에 종자층 형성에 사용된 핀 구조체(3b")에 대응하는 우물(8a)을 형성한다.
도 13에 도시된 바와 같이 상기 패시베이션층(8) 위에 비정질 실리콘(a-Si)을 증착하여 아직 비정질 상태의 종자층(9)을 형성한다.
도 14에 도시된 바와 같이, ELA 등에 의해 상기 종자층(9)을 결정화한다. 이때에 결정화는 우물(8a)바닥에서 핀 구조체(3b")에 접촉된 부분으로부터 시작한다. 따라서 결정성장 방향은 화살표와 같이 초기에 우물내에서 수직방향이며, 패시패이션층(8) 위에서는 횡 방향이다.
도 15에 도시된 바와 같이 상기 종자층(9) 위에 새로운 핀 구조체 제조를 위한 메사 구조체(20)의 형성한 후 이 위에 비정질 실리콘(30)의 증착한다. 이에 이어 전술한 도 4 내지 도 6 등의 과정을 거쳐 2 층의 핀 구조체를 얻고 이를 이용해 2 층의 트랜지스터 어레이를 제조한다.
도 16은 전술한 방법에 의해 얻어질 수 있는 3 층 구조의 트랜지스터 어레이(100, 101, 102)를 보인다.
상기와 같은 본 발명에 따르면, 증착 두께에 의해 핀 구조체의 폭가 결정되므로 10nm 이하의 극히 좁은 폭의 핀 구조체를 제조할 수 있다. 본 발명에 의해 제조된 핀 구조체는 실리콘 기판 상에서 SPE에 의해 결정화되어 완전한 단결정 구조를 가질 수 있다. 이러한 본 발명의 제조방법은 종래의 포토리소그래피법에 의존하 지 않으므로 비용이 저렴하다. 특히 핀 구조체를 제조함에 있어서 캡핑층을 이용하기 때문에 물리적 힘이 가해지는 CMP 과정에서 핀 구조체의 변형이 발생하지 않는다. 따라서, 본 발명에 따르면 핀 구조체의 두께 및 위치(location)의 제어가 용이하다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.

Claims (20)

  1. 기판 위에 직립된 핀 구조체를 형성하는 방법에 있어서,
    상기 핀 구조체에 대응하는 측벽을 가지는 복수의 메사 구조체를 상기 기판 위에 형성하는 단계,
    상기 메사 구조체 위에 비정질 반도체 물질을 증착하여, 기판의 표면에 직접 형성되는 부분과 상기 메사 구조체의 측벽에 형성되는 부분을 가지는 비정질 반도체층을 형성하는 단계;
    상기 비정질 반도체층 위에 캡핑층을 형성하는 단계;
    상기 기판 위에 형성된 적층 구조체에서, 상기 캡핑층으로부터 적어도 상기 메사구조체의 상면에 위치한 비정질 반도체층을 부분적으로 제거하는 단계;
    상기 메사 구조체와 캡핑층을 상부로부터 소정깊이 제거하여, 상기 메사 구조체와 캡핑층의 잔류부분에 의해 그 하부가 지지되는 핀 구조체를 얻는 단계;를 포함하는 것을 특징으로 하는 핀 구조체의 제조방법.
  2. 제 1 항에 있어서,
    상기 캡핑층을 형성한 후, 열처리(annealing) 과정을 포함하는 결정화 공정에 의해 상기 비정질 반도체층을 결정화하는 단계를 더 포함하는 것을 특징으로 하는 핀 구조체의 제조방법.
  3. 제 1 항에 있어서,
    상기 핀 구조체를 얻는 단계 후, 열처리(annealing) 과정을 포함하는 결정화 공정에 의해 상기 핀 구조체를 결정화하는 단계를 더 포함하는 것을 특징으로 하는 핀 구조체의 제조방법.
  4. 제 2 항 또는 3 항에 있어서,
    상기 결정화는 고상 결정화(solid phase epitaxy)와 액상 결정화(Liquid phase epitaxy) 중의 어느 한 방법에 의해 이루어지는 것을 특징으로 하는 핀 구조체의 제조방법.
  5. 제 1 항에 있어서,
    상기 기판은 결정성 기판인 것을 특징으로 하는 핀 구조체의 제조방법.
  6. 제 5 항에 있어서,
    상기 기판 및 반도체 물질층은 실리콘으로 형성되는 것을 특징으로 하는 핀 구조체의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 메사 구조체와 캡핑층은 실리콘 산화물로 형성되는 것을 특징으로 하는 핀 구조체의 제조방법.
  8. 제 1 항에 있어서,
    상기 메사 구조체를 형성한 후 기판의 표면의 산화물 제거 공정을 더 포함하는 것을 특징으로 하는 핀 구조체의 제조방법.
  9. 제 1 항에 있어서,
    상기 비정질 반도체 층에 이온을 주입하는 공정을 더 포함하는 것을 특징으로 하는 핀 구조체의 제조방법.
  10. 제 9 항에 있어서,
    상기 반도체층은 실리콘 반도체층이며, 상기 이온은 실리콘 이온인 것을 특징으로 하는 핀 구조체의 제조방법.
  11. 핀 구조체에 의한 활성영역을 포함하는 핀 트랜지스터를 제조하는 방법에 있어서,
    상기 핀 구조체에 대응하는 측벽을 가지는 복수의 메사 구조체를 기판 위에 형성하는 단계,
    상기 메사 구조체 위에 비정질 반도체 물질을 증착하여, 기판의 표면에 직접 형성되는 부분과 상기 메사 구조체의 측벽에 형성되는 부분을 가지는 비정질 반도체층을 형성하는 단계;
    상기 비정질 반도체층 위에 캡핑층을 형성하는 단계;
    상기 기판 위에 형성된 적층 구조체에서, 상기 캡핑층으로부터 적어도 상기 메사구조체의 상면에 위치한 비정질 반도체층을 부분적으로 제거하는 단계;
    상기 메사 구조체와 캡핑층을 상부로부터 소정깊이 제거하여, 상기 메사 구조체와 캡핑층의 잔류부분에 의해 그 하부가 지지되는 핀 구조체를 얻는 단계;를 포함하는 것을 특징으로 하는 핀 트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 캡핑층을 형성한 후, 열처리(annealing) 과정을 포함하는 결정화 공정에 의해 상기 비정질 반도체층을 결정화하는 단계를 더 포함하는 것을 특징으로 하는 핀 트랜지스터의 제조방법.
  13. 제 11 항에 있어서,
    상기 핀 구조체를 얻는 단계 후, 열처리(annealing) 과정을 포함하는 결정화 공정에 의해 상기 핀 구조체를 결정화하는 단계를 더 포함하는 것을 특징으로 하는 핀 트랜지스터의 제조방법.
  14. 제 12 항 또는 13 항에 있어서,
    상기 결정화는 고상 결정화(solid phase epitaxy)와 액상 결정화(Liquid phase epitaxy) 중의 어느 한 방법에 의해 이루어지는 것을 특징으로 하는 핀 트랜 지스터의 제조방법.
  15. 제 11 항에 있어서,
    상기 기판은 결정성 기판인 것을 특징으로 하는 핀 트랜지스터의 제조방법.
  16. 제 11 항에 있어서,
    상기 기판 및 반도체 물질층은 실리콘으로 형성되는 것을 특징으로 하는 핀 트랜지스터의 제조방법.
  17. 제 11 항 또는 제 12 항에 있어서,
    상기 메사 구조체와 캡핑층은 실리콘 산화물로 형성되는 것을 특징으로 하는 핀 트랜지스터의 제조방법.
  18. 제 11 항에 있어서,
    상기 메사 구조체를 형성한 후 기판의 표면의 산화물 제거 공정을 더 포함하는 것을 특징으로 하는 핀 트랜지스터의 제조방법.
  19. 제 11 항에 있어서,
    상기 비정질 반도체 층에 이온을 주입하는 공정을 더 포함하는 것을 특징으로 하는 핀 구조체의 제조방법.
  20. 제 19 항에 있어서,
    상기 반도체층은 실리콘 반도체층이며, 상기 이온은 실리콘 이온인 것을 특징으로 하는 핀 구조체의 제조방법.
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