CN107039014A - 移位寄存器单元、其驱动方法、栅极驱动电路及显示面板 - Google Patents

移位寄存器单元、其驱动方法、栅极驱动电路及显示面板 Download PDF

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Abstract

本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示面板，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块以及第二输出模块；其中，通过：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块以及第二输出模块的相互配合，可以降低驱动信号输出端的下拉时间，提高移位寄存器单元的驱动能力以及降低功耗。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示面板
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示面板。
背景技术
随着显示技术的飞速发展，显示面板呈现出了高集成度和低成本的发展趋势。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin Film Transistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计。
一般地，现有的GOA电路通常由多个级联的移位寄存器单元构成，各级移位寄存器单元的驱动信号输出端分别对应一条栅线，用于依次向各栅线输入扫描信号。目前的移位寄存器单元，如图1所示，一般包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、电容C01以及电容C02。对应的时序图如图2所示，在输入时段t1中，由于时钟信号CK为低电位，第一晶体管T1与第三晶体管T3均导通。由于信号VGL为低电位，第八晶体管T8导通。因此节点N1与节点N2均为低电位，第二晶体管T2与第五晶体管T5均导通。导通的第二晶体管T2使节点N3为低电位，以控制第四晶体管T4使驱动信号输出端Output输出高电位的驱动信号。导通的第五晶体管T5也使驱动信号输出端Output输出高电位的驱动信号，电容C1充电。在Output时段t2中，由于时钟信号CK为高电位，第一晶体管T1与第三晶体管T3均截止。节点N1与节点N2处于浮接状态，由于电容C01的自举作用可以保持节点N2与节点N1的电位为低电位，从而使第二晶体管T2与第五晶体管T5均导通。导通的第二晶体管T2控制节点N3的电位为高电位，使第四晶体管T4与第六晶体管T6均截止，以避免信号VGH对驱动信号输出端的信号造成影响。导通的第五晶体管T5使驱动信号输出端Output输出低电位的驱动信号，由于驱动信号输出端Output为低电位且电容C01的自举作用，节点N2的电位被进一步拉低，从而控制第五晶体管T5导通以使驱动信号输出端Output输出低电位的驱动信号。
然而，针对上述移位寄存器单元在Output时段的工作过程进行了仿真模拟，如图3所示。在图3中，节点N1的电位在Δt时间内出现跳变现象，这是由于在实际应用中，时钟信号CK由低电位变为高电位的过程中存在上拉时间Tr，因此不能及时控制第一晶体管T1截止，导致节点N1的电位出现跳变现象。正是由于在Δt时间内节点N1出现跳变现象，造成不能及时控制第二晶体管T2使节点N3变为高电位，导致在Δt时间内第四晶体管T4导通。由于Output时段中，第五晶体管T5也会导通，使得信号VGH与时钟信号CKB形成放电回路，导致电容C01不能很好的完成耦合以控制第五晶体管T5完全打开，从而造成不能快速的使驱动信号输出端Output输出低电位的扫描信号，进而导致驱动信号输出端Output下拉时间延长，驱动能力下降以及功耗增加。并且Δt与Tr正相关，即Tr越大，Δt越大，对驱动信号输出端Output造成的影响越明显。
发明内容
本发明实施例提供一种移位寄存器单元、其驱动方法、栅极驱动电路及显示面板，用以解决现有技术中不能快速的使驱动信号输出端输出低电位的扫描信号，从而造成驱动信号输出端下拉时间延长，驱动能力下降以及功耗增加的问题。
因此，本发明实施例提供了一种移位寄存器单元，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块分别与输入信号端、第一时钟信号端、第一参考信号端、第一节点以及第二节点相连，用于在所述第一时钟信号端的控制下分别将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；
所述第一控制模块分别与所述第一参考信号端、所述第一节点以及第三节点相连，用于在所述第一参考信号端的控制下导通所述第一节点与所述第三节点，以及在所述第一节点处于浮接状态时，断开所述第一节点与所述第三节点；
所述第二控制模块分别与所述第一时钟信号端，所述第二节点以及所述第三节点相连，用于在所述第三节点的信号控制下将所述第一时钟信号端的信号提供给所述第二节点；
所述第三控制模块分别与第二时钟信号端、第二参考信号端、所述第一节点以及所述第二节点相连，用于仅在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第二参考信号端的信号提供给所述第一节点；
所述第一输出模块分别与所述第二时钟信号端、所述第三节点以及所述移位寄存器单元的驱动信号输出端相连，用于在所述第三节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第三节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块分别与所述第二参考信号端、所述第二节点以及所述驱动信号输出端相连，用于在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定。
优选地，在本发明实施例提供的上述移位寄存器单元中，所述第二控制模块包括：第一开关晶体管；其中，
所述第一开关晶体管的控制极与所述第三节点相连，第一极与所述第一时钟信号端相连，第二极与所述第二节点相连。
优选地，在本发明实施例提供的上述移位寄存器单元中，所述输入模块包括：第二开关晶体管与第三开关晶体管；其中，
所述第二开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述输入信号端相连，第二极与所述第一节点相连；
所述第三开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述第一参考信号端相连，第二极与所述第二节点相连。
优选地，在本发明实施例提供的上述移位寄存器单元中，所述第一控制模块包括：第四开关晶体管；其中，
所述第四开关晶体管的控制极与所述第一参考信号端相连，第一极与所述第三节点相连，第二极与所述第一节点相连。
优选地，在本发明实施例提供的上述移位寄存器单元中，所述第三控制模块包括：第五开关晶体管与第六开关晶体管；其中，
所述第五开关晶体管的控制极与所述第二节点相连，所述第五开关晶体管的第一极与所述第二参考信号端相连，所述第五开关晶体管的第二极与所述第六开关晶体管的第一极相连；
所述第六开关晶体管的控制极与所述第二时钟信号端相连，第二极与所述第一节点相连。
优选地，在本发明实施例提供的上述移位寄存器单元中，所述第一输出模块包括：第七开关晶体管与第一电容；其中，
所述第七开关晶体管的控制极与所述第三节点相连，第一极与所述第二时钟信号端相连，第二极与所述驱动信号输出端相连；
所述第一电容的第一端与所述第三节点相连，第二端与所述驱动信号输出端相连。
优选地，在本发明实施例提供的上述移位寄存器单元中，所述第二输出模块包括：第八开关晶体管与第二电容；其中，
所述第八开关晶体管的控制极与所述第二节点相连，第一极与所述第二参考信号端相连，第二极与所述驱动信号输出端相连；
所述第二电容的第一端与所述第二节点相连，第二端与所述第二参考信号端相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器单元；其中，
第一级移位寄存器单元的输入信号端与帧触发信号端相连；
除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与其连接的上一级移位寄存器单元的驱动信号输出端相连。
相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。
相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
在所述第一阶段，所述输入模块在所述第一时钟信号端的控制下分别将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；所述第一控制模块在所述第一参考信号端的控制下导通所述第一节点与所述第三节点；所述第二控制模块在所述第三节点的信号控制下将所述第一时钟信号端的信号提供给所述第二节点；所述第一输出模块在所述第三节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；所述第二输出模块在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；
在所述第二阶段，所述第一输出模块在所述第三节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第三节点与所述驱动信号输出端之间的电压差稳定；所述第二控制模块在所述第三节点的信号控制下将所述第一时钟信号端的信号提供给所述第二节点；所述第一控制模块在所述第一节点处于浮接状态时，断开所述第一节点与所述第三节点；
在所述第三阶段，所述输入模块在所述第一时钟信号端的控制下分别将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；所述第一控制模块在所述第一参考信号端的控制下导通所述第一节点与所述第三节点；所述第二输出模块在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；
在所述第四阶段，所述第二输出模块在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定；所述第三控制模块在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第二参考信号端的信号提供给所述第一节点；所述第一控制模块在所述第一参考信号端的控制下导通所述第一节点与所述第三节点。
本发明有益效果如下：
本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示面板，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在第一时钟信号端的控制下分别将输入信号端的信号提供给第一节点，以及将第一参考信号端的信号提供给第二节点；第一控制模块用于在第一参考信号端的控制下导通第一节点与第三节点，以及在第一节点处于浮接状态时，断开第一节点与第三节点；第二控制模块用于在第三节点的信号控制下将第一时钟信号端的信号提供给第二节点；第三控制模块用于仅在第二时钟信号端与第二节点的信号的共同控制下将第二参考信号端的信号提供给第一节点；第一输出模块用于在第三节点的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端，在第一节点处于浮接状态时，保持第三节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定。因此，本发明实施例提供的上述移位寄存器单元通过上述六个模块的相互配合，可以降低驱动信号输出端的下拉时间，提高驱动能力以及降低功耗。
附图说明
图1为现有技术中的一种移位寄存器单元的结构示意图；
图2为图1所示的现有技术中的移位寄存器单元的输入输出时序图；
图3为图1所示的现有技术中的移位寄存器单元的节点N1与节点N2的仿真模拟示意图；
图4为本发明实施例提供的移位寄存器单元的结构示意图；
图5a为本发明实施例提供的移位寄存器单元的具体结构示意图之一；
图5b为本发明实施例提供的移位寄存器单元的具体结构示意图之二；
图6a为图5a所示的移位寄存器单元的输入输出时序图；
图6b为图5b所示的移位寄存器单元的输入输出时序图；
图7a为针对图1所示的现有技术中的移位寄存器单元的节点N2与图5a所示的本发明实施例所示的移位寄存器单元的第三节点进行的仿真模拟示意图；
图7b为针对图1所示的现有技术中的移位寄存器单元的驱动信号输出端与图5a所示的本发明实施例所示的移位寄存器单元的驱动信号输出端进行的仿真模拟示意图；
图8为针对图1所示的现有技术中的移位寄存器单元在各晶体管均为N型晶体管时驱动信号输出端与图5b所示的本发明实施例所示的移位寄存器单元的驱动信号输出端进行的仿真模拟示意图；
图9为本发明实施例提供的驱动方法的流程图；
图10为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示面板的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种移位寄存器单元，如图4所示，包括：输入模块1、第一控制模块2、第二控制模块3、第三控制模块4、第一输出模块5以及第二输出模块6；其中，
输入模块1分别与输入信号端Input、第一时钟信号端CK1、第一参考信号端Vref1、第一节点A以及第二节点B相连，用于在第一时钟信号端CK1的控制下分别将输入信号端Input的信号提供给第一节点A，以及将第一参考信号端Vref1的信号提供给第二节点B；
第一控制模块2分别与第一参考信号端Vref1、第一节点A以及第三节点C相连，用于在第一参考信号端Vref1的控制下导通第一节点A与第三节点C，以及在第一节点A处于浮接状态时，断开第一节点A与第三节点B；
第二控制模块3分别与第一时钟信号端CK1，第二节点B以及第三节点C相连，用于在第三节点C的信号控制下将第一时钟信号端CK1的信号提供给第二节点B；
第三控制模块4分别与第二时钟信号端CK2、第二参考信号端Vref2、第一节点A以及第二节点B相连，用于仅在第二时钟信号端CK2与第二节点B的信号的共同控制下将第二参考信号端Vref2的信号提供给第一节点A；
第一输出模块5分别与第二时钟信号端CK2、第三节点C以及移位寄存器单元的驱动信号输出端Output相连，用于在第三节点C的信号的控制下将第二时钟信号端CK2的信号提供给驱动信号输出端Output，在第一节点A处于浮接状态时，保持第三节点C与驱动信号输出端Output之间的电压差稳定；
第二输出模块6分别与第二参考信号端Vref2、第二节点B以及驱动信号输出端Output相连，用于在第二节点B的信号的控制下将第二参考信号端Vref2的信号提供给驱动信号输出端Output，在第二节点B处于浮接状态时，保持第二节点B与驱动信号输出端Output之间的电压差稳定。
本发明实施例提供的上述移位寄存器单元，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在第一时钟信号端的控制下分别将输入信号端的信号提供给第一节点，以及将第一参考信号端的信号提供给第二节点；第一控制模块用于在第一参考信号端的控制下导通第一节点与第三节点，以及在第一节点处于浮接状态时，断开第一节点与第三节点；第二控制模块用于在第三节点的信号控制下将第一时钟信号端的信号提供给第二节点；第三控制模块用于仅在第二时钟信号端与第二节点的信号的共同控制下将第二参考信号端的信号提供给第一节点；第一输出模块用于在第三节点的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端，在第一节点处于浮接状态时，保持第三节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定。因此，本发明实施例提供的上述移位寄存器单元通过上述六个模块的相互配合，可以降低驱动信号输出端的下拉时间，提高驱动能力以及降低功耗。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在输入信号端的有效脉冲信号的电位为低电位时，第一参考信号端的信号的电位为低电位，第二参考信号端的信号的电位为高电位。在输入信号端的有效脉冲信号的电位为高电位时，第一参考信号端的信号的电位为高电位，第二参考信号端的信号的电位为低电位。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a与图5b所示，输入模块1具体可以包括：第二开关晶体管M2与第三开关晶体管M3；其中，
第二开关晶体管M2的控制极与第一时钟信号端CK1相连，第一极与输入信号端Input相连，第二极与第一节点A相连；
第三开关晶体管M3的控制极与第一时钟信号端CK1相连，第一极与第一参考信号端Vref1相连，第二极与第二节点B相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a所示，第二开关晶体管M2与第三开关晶体管M3可以为P型晶体管；或者，如图5b所示，第二开关晶体管M2与第三开关晶体管M3也可以为N型晶体管。在实际应用中，第二开关晶体管与第三开关晶体管的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第二开关晶体管在第一时钟信号端的信号的控制下处于导通状态时，将输入信号端的信号提供给第一节点。第三开关晶体管在第一时钟信号端的信号的控制下处于导通状态时，将第一参考信号端的信号提供给第二节点。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a与图5b所示，第一控制模块2具体可以包括：第四开关晶体管M4；其中，
第四开关晶体管M4的控制极与第一参考信号端Vref1相连，第一极与第三节点C相连，第二极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a所示，第四开关晶体管M4可以为P型晶体管；或者，如图5b所示，第四开关晶体管M4也可以为N型晶体管。在实际应用中，第四开关晶体管的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第四开关晶体管在第一参考信号端的控制下导通第一节点与第三节点，从而使第一节点的信号传输到第三节点。在第一节点处于浮接状态时，断开第一节点与第三节点。
在实际应用中，如图5a所示，在第四开关晶体管M4为P型晶体管时，第四开关晶体管M4在其控制极与其第一极之间的电压差Vgs(M8)与其阈值电压Vth(M8)之间的关系满足公式：Vgs(M8)<Vth(M8)时导通。如图5b所示，在第四开关晶体管M4为N型晶体管时，第四开关晶体管M4在其控制极与其第一极之间的电压差Vgs(M8)与其阈值电压Vth(M8)之间的关系满足公式：Vgs(M8)>Vth(M8)时导通。这样可以保证第三节点B的电位稳定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a与图5b所示，第二控制模块3具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1的控制极与第三节点C相连，第一极与第一时钟信号端CK1相连，第二极与第二节点B相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a所示，第一开关晶体管M1可以为P型晶体管；或者，如图5b所示，第一开关晶体管M1也可以为N型晶体管。在实际应用中，第一开关晶体管的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一开关晶体管在第三节点的信号的控制下处于导通状态时，将第一时钟信号端的信号提供给第二节点。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a与图5b所示，第三控制模块4具体可以包括：第五开关晶体管M5与第六开关晶体管M6；其中，
第五开关晶体管M5的控制极与第二节点B相连，第五开关晶体管M5的第一极与第二参考信号端Vref2相连，第五开关晶体管M5的第二极与第六开关晶体管M6的第一极相连；
第六开关晶体管M6的控制极与第二时钟信号端CK2相连，第二极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a所示，第五开关晶体管M5与第六开关晶体管M6可以为P型晶体管；或者，如图5b所示，第五开关晶体管M5与第六开关晶体管M6也可以为N型晶体管。在实际应用中，第五开关晶体管与第六开关晶体管的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第五开关晶体管在第二节点的信号的控制下处于导通状态时，将第二参考信号端的信号提供给第六开关晶体管的第一极。第六开关晶体管在第二时钟信号端的信号的控制下处于导通状态时，将其第一极的信号提供给第一节点。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a与图5b所示，第一输出模块5具体可以包括：第七开关晶体管M7与第一电容C1；其中，
第七开关晶体管M7的控制极与第三节点C相连，第一极与第二时钟信号端CK2相连，第二极与驱动信号输出端Output相连；
第一电容C1的第一端与第三节点C相连，第二端与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a所示，第七开关晶体管M7可以为P型晶体管；或者，如图5b所示，第七开关晶体管M7也可以为N型晶体管。在实际应用中，第七开关晶体管的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第七开关晶体管在第三节点的信号的控制下处于导通状态时，将第二时钟信号端的信号提供给驱动信号输出端。在第一节点处于浮接状态时，第三节点也处于浮接状态，由于第一电容的自举作用，可以保持其两端的电压差稳定，即保持第三节点与驱动信号输出端之间的电压差稳定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a与图5b所示，第二输出模块6具体可以包括：第八开关晶体管M8与第二电容C2；其中，
第八开关晶体管M8的控制极与第二节点B相连，第一极与第二参考信号端Vref2相连，第二极与驱动信号输出端Output相连；
第二电容C2的第一端与第二节点B相连，第二端与第二参考信号端Vref2相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a所示，第八开关晶体管M8可以为P型晶体管；或者，如图5b所示，第八开关晶体管M8也可以为N型晶体管。在实际应用中，第八开关晶体管的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第八开关晶体管在第二节点的信号的控制下处于导通状态时，将第二参考信号端的信号提供给驱动信号输出端。在第二节点处于浮接状态时，由于第二电容的自举作用可以保持其两端的电压差稳定，即保持第二节点与第二参考信号端之间的电压差稳定。
以上仅是举例说明本发明实施例提供的移位寄存器单元中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了简化制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器单元中，如图5a所示，所有开关晶体管均可以为P型晶体管；或者，如图5b所示，所有开关晶体管均可以为N型晶体管，在此不作限定。
进一步的，在具体实施时，P型晶体管在高电位作用下截止，在低电位作用下导通；N型晶体管在高电位作用下导通，在低电位作用下截止。
需要说明的是本发明上述实施例中提到的各开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，上述各开关晶体管可以根据类型以及控制信号的不同，将控制极作为其栅极，将第一极作为其源极或漏极，将第二极作为其漏极或源极，在此不作限定。
下面分别以图5a与图5b所示的结构，结合输入输出时序图对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
实施例一、
以图5a所示的移位寄存器单元的结构为例对其工作过程作以描述，其中在图5a所示的移位寄存器单元中，第一参考信号端Vref1的电位为低电位，第二参考信号端Vref2的电位为高电位，对应的输入输出时序图如图6a所示，具体地，选取如图6a所示的输入输出时序图中的第一阶段S1、第二阶段S2、第三阶段S3以及第四阶段S4四个阶段。
在第一阶段S1，Input＝0、CK1＝0、CK2＝1。
由于CK1＝0，因此第二开关晶体管M2与第三开关晶体管M3均导通。导通的第二开关晶体管M2将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电压为低电位。由于Vref1＝0，因此第四开关晶体管M4导通以将第一节点A的信号提供给第三节点C，使第三节点C的电位为低电位。由于第三节点C的电位为低电位，因此第一开关晶体管M1与第七开关晶体管M7均导通。导通的第七开关晶体管M7将第二时钟信号端CK2的高电位信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号，第一电容C1充电。由于第三开关晶体管M3导通并将第一参考信号端Vref1的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位。由于第一开关晶体管M1导通并将第一时钟信号端CK1的低电位的信号提供给第二节点B，因此进一步使第二节点B的电位为低电位。由于第二节点B的电位为低电位，因此第二电容C2充电，第八开关晶体管M8导通以将第二参考信号端Vref2的高电位的信号提供给驱动信号输出端Output，进一步使驱动信号输出端Output输出高电位的扫描信号。
在第二阶段S2，Input＝1、CK1＝1、CK2＝0。
由于CK1＝1，因此第二开关晶体管M2与第三开关晶体管M3均截止，第一节点A处于浮接状态，则第三节点C也处于浮接状态。由于第一电容C1的自举作用，可以保持第三节点C的电位为低电位，因此第七开关晶体管M7导通以将第二时钟信号端CK2的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于驱动信号输出端Output的电位为低电位，由于第一电容C1的自举作用，为了保持其两端的电压差稳定，使第三节点C的电位被进一步拉低，从而使第七开关晶体管M7与第一开关晶体管M1完全导通，以及使第四开关晶体管M4的Vgs(M4)≥Vth(M4)时截止，控制第一节点A与第三节点C断开，以避免第二开关晶体管M2的漏电流对第七开关晶体管M7的栅极的电位影响。由于完全导通的第七开关晶体管M7可以使第二时钟信号端CK2的低电位的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。完全导通的第一开关晶体管M1可以及时将第一时钟信号端CK1的高电位的信号提供给第二节点B，以使第二节点B的电位为高电位，从而可以及时控制第五开关晶体管M5与第八开关晶体管M8快速截止，从而避免对驱动信号输出端Output的不利影响。
在第三阶段S3，Input＝1、CK1＝0、CK2＝1。
由于CK1＝0，因此第二开关晶体管M2与第三开关晶体管M3均导通。导通的第三开关晶体管M3将第一参考信号端Vref1的低电位的信号提供给第二节点B。由于第二节点B的电位为低电位，因此第五开关晶体管M5与第八开关晶体管M8均导通，第二电容C2充电。由于第八开关晶体管M8导通并将第二参考信号端Vref2的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。导通的第二开关晶体管M2将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位。由于Vref＝0，因此第四开关晶体管M4导通，使第三节点C的电位为高电位，从而控制第一开关晶体管M1与第七开关晶体管M7均截止。
在第四阶段S4，Input＝1、CK1＝1、CK2＝0。
由于CK1＝1，因此第二开关晶体管M2与第三开关晶体管M3均截止，第二节点C处于浮接状态。由于第二电容C2的自举作用，可以保持第二节点B的电位为低电位，从而使第五开关晶体管M5与第八开关晶体管M8均导通。导通的第八开关晶体管M8将第二参考信号端Vref2的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于CK2＝0，因此第六开关晶体管M6导通。由于第五开关晶体管M5与第六开关晶体管M6均导通，因此可以将第二参考信号端Vref2的高电位的信号提供给第一节点A，使第一节点A的电位为高电位。由于Vref1＝0，因此第三节点C的电位为高电位，从而可以控制第七开关晶体管M7截止。
在第四阶段T4之后，一直重复执行第三阶段T3与第四阶段T4的工作过程，直至输入信号端Input的电位再次变为低电位时为止。
在实施例一中，由于第一开关晶体管M1在第三节点C的信号的控制下导通或截止，由于第三节点C在第二阶段T2中可以快速下拉到更低的电压，从而可以快速控制第一开关晶体管M1导通，进而可以快速控制第二节点B的电位快速变为高电位，以控制第八开关晶体管M8及时截止，从而可以降低驱动信号输出端Output的下拉时间，提高移位寄存器单元的驱动能力以及降低功耗。
另外，采用相同的仿真模拟条件，分别针对图1所示的现有技术中的移位寄存器单元的节点N2以及本发明实施例一中的移位寄存器单元的第三节点C的电位在第二阶段T2的变化进行了仿真模拟，如图7a所示。并且还分别针对图1所示的现有技术中的移位寄存器单元的驱动信号输出端Output以及本发明实施例一中的移位寄存器单元的驱动信号输出端Output的电位在第二阶段T2的变化进行了仿真模拟，如图7b所示。在图7a中，纵坐标表示电压(图7a中未示出)，横坐标表示时间；L11代表现有技术中移位寄存器单元的节点N2的电位在第二阶段T2的变化曲线，L12代表本发明实施例一中移位寄存器单元的第三节点C的电位在第二阶段T2的变化曲线。在图7b中，纵坐标表示电压(图7b中未示出)，横坐标表示时间；L21代表现有技术中移位寄存器单元的驱动信号输出端Output的电位在第二阶段T2的变化曲线，L22代表本发明实施例一中移位寄存器单元的驱动信号输出端Output的电位在第二阶段T2的变化曲线。从图7a中可以看出，本发明实施例一中移位寄存器单元的第三节点C的电位相比现有技术中移位寄存器单元的节点N2的电位，可以快速被拉低。从图7b中可以看出，本发明实施例一中移位寄存器单元的驱动信号输出端Output的电位相比现有技术中移位寄存器单元的驱动信号输出端Output的电位，也可以快速被拉低，从而可以降低驱动信号输出端Output的下拉时间，提高驱动能力以及降低功耗。
实施例二、
以图5b所示的移位寄存器单元的结构为例对其工作过程作以描述，其中在图5b所示的移位寄存器单元中，第一参考信号端Vref1的电位为高电位，第二参考信号端Vref2的电位为低电位，对应的输入输出时序图如图6b所示，具体地，选取如图6b所示的输入输出时序图中的第一阶段S1、第二阶段S2、第三阶段S3以及第四阶段S4四个阶段。
在第一阶段S1，Input＝1、CK1＝1、CK2＝0。
由于CK1＝1，因此第二开关晶体管M2与第三开关晶体管M3均导通。导通的第二开关晶体管M2将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电压为高电位。由于Vref1＝1，因此第四开关晶体管M4导通以将第一节点A的信号提供给第三节点C，使第三节点C的电位为高电位。由于第三节点C的电位为高电位，因此第一开关晶体管M1与第七开关晶体管M7均导通。导通的第七开关晶体管M7将第二时钟信号端CK2的低电位信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号，第一电容C1充电。由于第三开关晶体管M3导通并将第一参考信号端Vref1的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位。由于第一开关晶体管M1导通并将第一时钟信号端CK1的高电位的信号提供给第二节点B，因此进一步使第二节点B的电位为高电位。由于第二节点B的电位为高电位，因此第二电容C2充电，第八开关晶体管M8导通以将第二参考信号端Vref2的低电位信号提供给驱动信号输出端Output，进一步使驱动信号输出端Output输出低电位的扫描信号。
在第二阶段S2，Input＝0、CK1＝0、CK2＝1。
由于CK1＝0，因此第二开关晶体管M2与第三开关晶体管M3均截止，第一节点A处于浮接状态，则第三节点C也处于浮接状态。由于第一电容C1的自举作用，可以保持第三节点C的电位为高电位，因此第七开关晶体管M7导通以将第二时钟信号端CK2的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于驱动信号输出端Output的电位为高电位，由于第一电容C1的自举作用，为了保持其两端的电压差稳定，使第三节点C的电位被进一步拉高，从而使第七开关晶体管M7与第一开关晶体管M1完全导通，以及使第四开关晶体管M4的Vgs(M4)≤Vth(M4)时截止，控制第一节点A与第三节点C断开，以避免第二开关晶体管M2的漏电流对第七开关晶体管M7的栅极的电位影响。由于完全导通的第七开关晶体管M7可以使第二时钟信号端CK2的高电位的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。完全导通的第一开关晶体管M1可以及时将第一时钟信号端CK1的低电位的信号提供给第二节点B，以使第二节点B的电位为低电位，从而可以及时控制第五开关晶体管M5与第八开关晶体管M8快速截止，从而避免对驱动信号输出端Output的不利影响。
在第三阶段S3，Input＝0、CK1＝1、CK2＝0。
由于CK1＝1，因此第二开关晶体管M2与第三开关晶体管M3均导通。导通的第三开关晶体管M3将第一参考信号端Vref1的高电位的信号提供给第二节点B。由于第二节点B的电位为高电位，因此第五开关晶体管M5与第八开关晶体管M8均导通，第二电容C2充电。由于第八开关晶体管M8导通并将第二参考信号端Vref2的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。导通的第二开关晶体管M2将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位。由于Vref＝0，因此第四开关晶体管M4导通，使第三节点C的电位为低电位，从而控制第一开关晶体管M1与第七开关晶体管M7均截止。
在第四阶段S4，Input＝0、CK1＝0、CK2＝1。
由于CK1＝0，因此第二开关晶体管M2与第三开关晶体管M3均截止，第二节点C处于浮接状态。由于第二电容C2的自举作用，可以保持第二节点B的电位为高电位，从而使第五开关晶体管M5与第八开关晶体管M8均导通。导通的第八开关晶体管M8将第二参考信号端Vref2的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于CK2＝1，因此第六开关晶体管M6导通。由于第五开关晶体管M5与第六开关晶体管M6均导通，因此可以将第二参考信号端Vref2的低电位的信号提供给第一节点A，使第一节点A的电位为低电位。由于Vref1＝0，因此第三节点C的电位为低电位，从而可以控制第七开关晶体管M7截止。
在第四阶段T4之后，一直重复执行第三阶段T3与第四阶段T4的工作过程，直至输入信号端Input的电位再次变为高电位时为止。
在实施例二中，由于第一开关晶体管M1在第三节点C的信号的控制下导通或截止，由于第三节点C在第二阶段T2中可以快速上拉到更高的电压，从而可以快速控制第一开关晶体管M1导通，进而可以快速控制第二节点B的电位快速变为低电位，以控制第八开关晶体管M8及时截止，从而可以降低驱动信号输出端Output的上拉时间，提高移位寄存器单元的驱动能力以及降低功耗。
另外，在图1所示的现有技术中的移位寄存器单元中的各晶体管均为N型晶体管时，采用相同的仿真模拟条件，分别针对图1所示的现有技术中的移位寄存器单元中的各晶体管均为N型晶体管时驱动信号输出端Output以及本发明实施例二中的移位寄存器单元的驱动信号输出端Output的电位的电位在第二阶段T2的变化进行了仿真模拟，如图8所示。在图8中，纵坐标表示电压(图8中未示出)，横坐标表示时间；L31代表现有技术中移位寄存器单元中的各晶体管均为N型晶体管时驱动信号输出端Output的电位在第二阶段T2的变化曲线，L32代表本发明实施例二中移位寄存器单元的驱动信号输出端Output的电位在第二阶段T2的变化曲线。从图8中可以看出，本发明实施例二中移位寄存器单元的驱动信号输出端Output的电位相比现有技术中移位寄存器单元的驱动信号输出端Output的电位，可以快速被拉高，从而可以降低驱动信号输出端Output的上拉时间，提高驱动能力以及降低功耗。
基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器单元的驱动方法，如图9所示，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
S901、在第一阶段，输入模块在第一时钟信号端的控制下分别将输入信号端的信号提供给第一节点，以及将第一参考信号端的信号提供给第二节点；第一控制模块在第一参考信号端的控制下导通第一节点与第三节点；第二控制模块在第三节点的信号控制下将第一时钟信号端的信号提供给第二节点；第一输出模块在第三节点的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端；第二输出模块在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端；
S902、在第二阶段，第一输出模块在第三节点的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端，在第一节点处于浮接状态时，保持第三节点与驱动信号输出端之间的电压差稳定；第二控制模块在第三节点的信号控制下将第一时钟信号端的信号提供给第二节点；第一控制模块在第一节点处于浮接状态时，断开第一节点与第三节点；
S903、在第三阶段，输入模块在第一时钟信号端的控制下分别将输入信号端的信号提供给第一节点，以及将第一参考信号端的信号提供给第二节点；第一控制模块在第一参考信号端的控制下导通第一节点与第三节点；第二输出模块在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端；
S904、在第四阶段，第二输出模块在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定；第三控制模块在第二时钟信号端与第二节点的信号的共同控制下将第二参考信号端的信号提供给第一节点；第一控制模块在第一参考信号端的控制下导通第一节点与第三节点。
本发明实施例提供的上述驱动方法，可以降低驱动信号输出端的下拉时间，提高驱动能力以及降低功耗。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图10，包括：级联的多个本发明实施例提供的上述任一种移位寄存器单元SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)；其中，
第一级移位寄存器单元SR(1)的输入信号端Input与帧触发信号端STV相连；
除第一级移位寄存器单元SR(1)之外，其余各级移位寄存器单元SR(n)的输入信号端Input分别与其连接的上一级移位寄存器单元SR(n-1)的驱动信号输出端Output相连。
具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板中，也可以应用于有机电致发光显示面板中，在此不作限定。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图10所示，各级移位寄存器单元SR(n)的第一参考信号端Vref1均与同一直流信号端vref1相连，各级移位寄存器单元SR(n)的第二参考信号端Vref2均与同一直流信号端vref2相连。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图10所示，第2k-1级移位寄存器单元的第一时钟信号端CK1和第2k级移位寄存器单元的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器单元的第二时钟信号端CK2和第2k级移位寄存器单元的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为正整数。
基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种栅极驱动电路。该显示面板解决问题的原理与前述栅极驱动电路相似，因此该显示面板的实施可以参见前述阵列基板的实施，重复之处在此不再赘述。
在具体实施时，本发明实施例提供的上述显示面板可以为液晶显示面板，或者也可以为有机发光显示面板，在此不作限定。
在具体实施时，本发明实施例提供的上述显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示面板，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在第一时钟信号端的控制下分别将输入信号端的信号提供给第一节点，以及将第一参考信号端的信号提供给第二节点；第一控制模块用于在第一参考信号端的控制下导通第一节点与第三节点，以及在第一节点处于浮接状态时，断开第一节点与第三节点；第二控制模块用于在第三节点的信号控制下将第一时钟信号端的信号提供给第二节点；第三控制模块用于仅在第二时钟信号端与第二节点的信号的共同控制下将第二参考信号端的信号提供给第一节点；第一输出模块用于在第三节点的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端，在第一节点处于浮接状态时，保持第三节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定。因此，本发明实施例提供的上述移位寄存器单元通过上述六个模块的相互配合，可以降低驱动信号输出端的下拉时间，提高驱动能力以及降低功耗。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块分别与输入信号端、第一时钟信号端、第一参考信号端、第一节点以及第二节点相连，用于在所述第一时钟信号端的控制下分别将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；
所述第一控制模块分别与所述第一参考信号端、所述第一节点以及第三节点相连，用于在所述第一参考信号端的控制下导通所述第一节点与所述第三节点，以及在所述第一节点处于浮接状态时，断开所述第一节点与所述第三节点；
所述第二控制模块分别与所述第一时钟信号端，所述第二节点以及所述第三节点相连，用于在所述第三节点的信号控制下将所述第一时钟信号端的信号提供给所述第二节点；
所述第三控制模块分别与第二时钟信号端、第二参考信号端、所述第一节点以及所述第二节点相连，用于仅在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第二参考信号端的信号提供给所述第一节点；
所述第一输出模块分别与所述第二时钟信号端、所述第三节点以及所述移位寄存器单元的驱动信号输出端相连，用于在所述第三节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第三节点与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块分别与所述第二参考信号端、所述第二节点以及所述驱动信号输出端相连，用于在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第二控制模块包括：第一开关晶体管；其中，
所述第一开关晶体管的控制极与所述第三节点相连，第一极与所述第一时钟信号端相连，第二极与所述第二节点相连。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：第二开关晶体管与第三开关晶体管；其中，
所述第二开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述输入信号端相连，第二极与所述第一节点相连；
所述第三开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述第一参考信号端相连，第二极与所述第二节点相连。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述第一控制模块包括：第四开关晶体管；其中，
所述第四开关晶体管的控制极与所述第一参考信号端相连，第一极与所述第三节点相连，第二极与所述第一节点相连。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述第三控制模块包括：第五开关晶体管与第六开关晶体管；其中，
所述第五开关晶体管的控制极与所述第二节点相连，所述第五开关晶体管的第一极与所述第二参考信号端相连，所述第五开关晶体管的第二极与所述第六开关晶体管的第一极相连；
所述第六开关晶体管的控制极与所述第二时钟信号端相连，第二极与所述第一节点相连。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输出模块包括：第七开关晶体管与第一电容；其中，
所述第七开关晶体管的控制极与所述第三节点相连，第一极与所述第二时钟信号端相连，第二极与所述驱动信号输出端相连；
所述第一电容的第一端与所述第三节点相连，第二端与所述驱动信号输出端相连。
7.如权利要求1所述的移位寄存器单元，其特征在于，所述第二输出模块包括：第八开关晶体管与第二电容；其中，
所述第八开关晶体管的控制极与所述第二节点相连，第一极与所述第二参考信号端相连，第二极与所述驱动信号输出端相连；
所述第二电容的第一端与所述第二节点相连，第二端与所述第二参考信号端相连。
8.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-7任一项所述的移位寄存器单元；其中，
第一级移位寄存器单元的输入信号端与帧触发信号端相连；
除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与其连接的上一级移位寄存器单元的驱动信号输出端相连。
9.一种显示面板，其特征在于，包括如权利要求8所述的栅极驱动电路。
10.一种如权利要求1-7任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
在所述第一阶段，所述输入模块在所述第一时钟信号端的控制下分别将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；所述第一控制模块在所述第一参考信号端的控制下导通所述第一节点与所述第三节点；所述第二控制模块在所述第三节点的信号控制下将所述第一时钟信号端的信号提供给所述第二节点；所述第一输出模块在所述第三节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；所述第二输出模块在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；
在所述第二阶段，所述第一输出模块在所述第三节点的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述第一节点处于浮接状态时，保持所述第三节点与所述驱动信号输出端之间的电压差稳定；所述第二控制模块在所述第三节点的信号控制下将所述第一时钟信号端的信号提供给所述第二节点；所述第一控制模块在所述第一节点处于浮接状态时，断开所述第一节点与所述第三节点；
在所述第三阶段，所述输入模块在所述第一时钟信号端的控制下分别将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；所述第一控制模块在所述第一参考信号端的控制下导通所述第一节点与所述第三节点；所述第二输出模块在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；
在所述第四阶段，所述第二输出模块在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定；所述第三控制模块在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第二参考信号端的信号提供给所述第一节点；所述第一控制模块在所述第一参考信号端的控制下导通所述第一节点与所述第三节点。
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