CN116647233A - 一种降低不同分频比相位差的多模分频器、锁相环及芯片 - Google Patents

一种降低不同分频比相位差的多模分频器、锁相环及芯片 Download PDF

Info

Publication number
CN116647233A
CN116647233A CN202310564237.1A CN202310564237A CN116647233A CN 116647233 A CN116647233 A CN 116647233A CN 202310564237 A CN202310564237 A CN 202310564237A CN 116647233 A CN116647233 A CN 116647233A
Authority
CN
China
Prior art keywords
electrically connected
divider
stage
frequency
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310564237.1A
Other languages
English (en)
Other versions
CN116647233B (zh
Inventor
张磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Cetc Xingtuo Technology Co ltd
Original Assignee
Chengdu Cetc Xingtuo Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Cetc Xingtuo Technology Co ltd filed Critical Chengdu Cetc Xingtuo Technology Co ltd
Priority to CN202310564237.1A priority Critical patent/CN116647233B/zh
Publication of CN116647233A publication Critical patent/CN116647233A/zh
Application granted granted Critical
Publication of CN116647233B publication Critical patent/CN116647233B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种降低不同分频比相位差的多模分频器、锁相环及芯片，其中多模分频器包括多级二/三分频器、延迟电路、反相器、多路复用器、缓冲器和D类型触发器，D类型触发器与每级二/三分频器电连接并进行采样整合，使每级二/三分频器的控制信号同步切换以避免产生毛刺；延迟电路被配置为补偿末级二/三分频器的多余延迟，从而补偿多级二/三分频器产生的整数分频比和小数分频比之间的相位差。本发明可减小整数分频比和小数分频比之间的相位差，从而避免毛刺，避免对抖动的影响。

Description

一种降低不同分频比相位差的多模分频器、锁相环及芯片
技术领域
本发明涉及时钟/接口芯片设计技术领域，尤其涉及一种降低不同分频比相位差的多模分频器、锁相环及芯片。
背景技术
随着国内数据中心、车载电子等芯片的需求扩大，需要用到很多时钟芯片、接口芯片等。锁相环作为信号处理必备的***，应用广泛，其中支持展频时钟(SSC)任意分频模式又是应用场景比较多的地方，而多模分频器(MMD)为压控振荡器(VCO)分频后提供比较时钟供鉴频鉴相器(PFD)比较输出上下脉冲信号。
多模分频器需要支持DSM(Delta-Sigma调制)模块所要求的分频频率以实现小数分频与展频时钟，但任意小数分频会带来相应的问题：在切换分频的时候，不同分频比会出现相位差，从而导致jitter(抖动)增大，不能满足PCIE5.0的要求。
发明内容
为了解决上述问题，本发明提出一种降低不同分频比相位差的多模分频器、锁相环及芯片，可减小整数分频比和小数分频比之间的相位差，从而避免毛刺，避免对抖动的影响。
本发明采用的技术方案如下：
一种降低不同分频比相位差的多模分频器，包括多级二/三分频器、延迟电路、反相器、多路复用器、缓冲器和D类型触发器；所述多级二/三分频器串联连接，且首级二/三分频器电连接外部信号输入端；所述延迟电路的信号输入端电连接次末级二/三分频器的信号输出端，所述反相器的信号输入端电连接末级二/三分频器的信号输出端，所述延迟电路和所述反相器的信号输出端电连接所述多路复用器的信号输入端，所述多路复用器的信号输出端电连接所述缓冲器，所述缓冲器电连接外部信号输出端；所述D类型触发器与每级二/三分频器电连接并进行采样整合，使每级二/三分频器的控制信号同步切换以避免产生毛刺；所述延迟电路被配置为补偿末级二/三分频器的多余延迟，从而补偿所述多级二/三分频器产生的整数分频比和小数分频比之间的相位差。
进一步地，所述延迟电路包括两级内置缓冲器和两级内置反相器，其中首级内置缓冲器、次级内置缓冲器、首级内置反相器和次级内置反相器依次电连接，所述首级内置缓冲器电连接次末级二/三分频器的信号输出端，所述次级内置反相器电连接所述多路复用器的信号输入端。
一种具有展频时钟功能的电荷泵锁相环，包括所述降低不同分频比相位差的多模分频器。
进一步地，所述电荷泵锁相环还包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、输出分频器、展频时钟电路和Delta-Sigma调制电路，所述鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、输出分频器依次电连接，所述多模分频器分别电连接鉴频鉴相器、压控振荡器、和Delta-Sigma调制电路，所述展频时钟电路电连接所述Delta-Sigma调制电路。
一种时钟芯片，包括所述具有展频时钟功能的电荷泵锁相环。
一种接口芯片，包括所述具有展频时钟功能的电荷泵锁相环。
一种锁相环，包括所述降低不同分频比相位差的多模分频器。
一种时钟芯片，包括所述锁相环。
一种接口芯片，包括所述锁相环。
本发明的有益效果在于：
1、本发明可减小整数分频比和小数分频比之间的相位差，从而避免毛刺，避免对抖动的影响；
2、本发明通过D类型触发器与每级二/三分频器进行采样整合，保证每个每级二/三分频器的控制信号同步切换，从而避免毛刺产生；
3、本发明通过延迟电路补偿末级二/三分频器的多余延迟，从而补偿多级二/三分频器产生的整数分频比和小数分频比之间的相位差，避免了复杂结构可能会带来新的问题。
附图说明
图1传统二/三分频电路示意图。
图2传统二分频电路波形示意图。
图3传统三分频电路波形示意图。
图4整数和小数分频比电路波形示意图。
图5本发明实施例1的降低不同分频比相位差的多模分频器示意图。
图6本发明实施例1的D类型触发器波形示意图。
图7本发明实施例1的延迟电路内部框架示意图。
图8本发明实施例1的延迟电路波形图。
图9本发明实施例1的输出检测和自动调整输出阻抗的波形示意图。
图10本发明实施例2的具有展频时钟SSC功能的电荷泵锁相环实现框架图。
附图标记：ctl-控制信号，cko-时钟信号，div23-二/三分频器，mux-多路复用器，inv-反相器，Delay-延迟电路，Buf-缓冲器，dff-D类型触发器；PFD-鉴频鉴相器，CP-电荷泵，LPF-环路滤波器，VCO-压控振荡器，div-输出分频器，mmd-多模分频器，SSC-展频时钟电路，DSM-Delta-Sigma调制电路。
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，现说明本发明的具体实施方式。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图1所示为传统二/三分频电路示意图，其中控制信号ctl＝0时，二/三分频器div23为二分频模式；当控制信号ctl＝1时，二/三分频器div23为三分频模式。图1中省略了3个二/三分频器div23，总共7个二/三分频器div23，其中控制信号ctl<6:0>＝0111111时，输出分频比为63分频；控制信号ctl<6:0>＝1000000时，输出分频比为64分频。
如图1～图4所示，63分频和64分频之间有二/三分频器div23内部类似D触发器电路，产生的影响就是分频比为63和分频比为64切换的时候，有个类似D类型触发器产生的相位差。
如图5所示，本实施例提供了一种降低不同分频比相位差的多模分频器，包括多级二/三分频器、延迟电路、反相器、多路复用器、缓冲器和D类型触发器；多级二/三分频器串联连接，且首级二/三分频器电连接外部信号输入端；延迟电路的信号输入端电连接次末级二/三分频器的信号输出端，反相器的信号输入端电连接末级二/三分频器的信号输出端，延迟电路和反相器的信号输出端电连接多路复用器的信号输入端，多路复用器的信号输出端电连接缓冲器，缓冲器电连接外部信号输出端。
其中，D类型触发器与每级二/三分频器电连接并进行采样整合，使每级二/三分频器的控制信号同步切换以避免产生毛刺，如图6所示为D类型触发器波形示意图。延迟电路被配置为补偿末级二/三分频器的多余延迟，从而补偿多级二/三分频器产生的整数分频比和小数分频比之间的相位差。
优选地，如图7所示，延迟电路包括两级内置缓冲器和两级内置反相器，其中首级内置缓冲器、次级内置缓冲器、首级内置反相器和次级内置反相器依次电连接，首级内置缓冲器电连接次末级二/三分频器的信号输出端，次级内置反相器电连接多路复用器的信号输入端。如图7所示为延迟电路波形图。
由图5～图9可知，可通过延迟电路减少cko<1>和cko<0>之间的二/三分频器的延迟，延迟电路通过内置缓冲器补偿末级二/三分频器的多余延迟。其中cko<0>,cko<1>,out的波形结果如图8所示。
实施例2
本实施例在实施例1的基础上：
本实施例提供了一种具有展频时钟功能的电荷泵锁相环，包括实施例1的降低不同分频比相位差的多模分频器。
优选地地，如图10所示，该电荷泵锁相环还包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、输出分频器、展频时钟电路和Delta-Sigma调制电路，鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、输出分频器依次电连接，多模分频器分别电连接鉴频鉴相器、压控振荡器、和Delta-Sigma调制电路，展频时钟电路电连接Delta-Sigma调制电路。多模分频器、展频时钟电路和Delta-Sigma调制电路共同实现展频功能。
实施例3
本实施例在实施例2的基础上：
本实施例提供了一种时钟芯片，包括实施例2的具有展频时钟功能的电荷泵锁相环。
实施例4
本实施例在实施例2的基础上：
本实施例提供了一种接口芯片，包括实施例2的具有展频时钟功能的电荷泵锁相环。
实施例5
本实施例在实施例1的基础上：
本实施例提供了一种锁相环，包括实施例1的降低不同分频比相位差的多模分频器。
实施例6
本实施例在实施例5的基础上：
本实施例提供了一种时钟芯片，包括实施例5的锁相环。
实施例7
本实施例在实施例5的基础上：
本实施例提供了一种接口芯片，包括实施例5的锁相环。
以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (9)

1.一种降低不同分频比相位差的多模分频器，其特征在于，包括多级二/三分频器、延迟电路、反相器、多路复用器、缓冲器和D类型触发器；所述多级二/三分频器串联连接，且首级二/三分频器电连接外部信号输入端；所述延迟电路的信号输入端电连接次末级二/三分频器的信号输出端，所述反相器的信号输入端电连接末级二/三分频器的信号输出端，所述延迟电路和所述反相器的信号输出端电连接所述多路复用器的信号输入端，所述多路复用器的信号输出端电连接所述缓冲器，所述缓冲器电连接外部信号输出端；
所述D类型触发器与每级二/三分频器电连接并进行采样整合，使每级二/三分频器的控制信号同步切换以避免产生毛刺；所述延迟电路被配置为补偿末级二/三分频器的多余延迟，从而补偿所述多级二/三分频器产生的整数分频比和小数分频比之间的相位差。
2.根据权利要求1所述的降低不同分频比相位差的多模分频器，其特征在于，所述延迟电路包括两级内置缓冲器和两级内置反相器，其中首级内置缓冲器、次级内置缓冲器、首级内置反相器和次级内置反相器依次电连接，所述首级内置缓冲器电连接次末级二/三分频器的信号输出端，所述次级内置反相器电连接所述多路复用器的信号输入端。
3.一种具有展频时钟功能的电荷泵锁相环，其特征在于，包括如权利要求1或2所述的降低不同分频比相位差的多模分频器。
4.根据权利要求3所述的具有展频时钟功能的电荷泵锁相环，其特征在于，所述电荷泵锁相环还包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、输出分频器、展频时钟电路和Delta-Sigma调制电路，所述鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、输出分频器依次电连接，所述多模分频器分别电连接鉴频鉴相器、压控振荡器、和Delta-Sigma调制电路，所述展频时钟电路电连接所述Delta-Sigma调制电路。
5.一种时钟芯片，其特征在于，包括如权利要求3或4所述的具有展频时钟功能的电荷泵锁相环。
6.一种接口芯片，其特征在于，包括如权利要求3或4所述的具有展频时钟功能的电荷泵锁相环。
7.一种锁相环，其特征在于，包括如权利要求1或2所述的降低不同分频比相位差的多模分频器。
8.一种时钟芯片，其特征在于，包括如权利要求7所述的锁相环。
9.一种接口芯片，其特征在于，包括如权利要求7所述的锁相环。
CN202310564237.1A 2023-05-18 2023-05-18 一种降低不同分频比相位差的多模分频器、锁相环及芯片 Active CN116647233B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310564237.1A CN116647233B (zh) 2023-05-18 2023-05-18 一种降低不同分频比相位差的多模分频器、锁相环及芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310564237.1A CN116647233B (zh) 2023-05-18 2023-05-18 一种降低不同分频比相位差的多模分频器、锁相环及芯片

Publications (2)

Publication Number Publication Date
CN116647233A true CN116647233A (zh) 2023-08-25
CN116647233B CN116647233B (zh) 2024-04-02

Family

ID=87614627

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310564237.1A Active CN116647233B (zh) 2023-05-18 2023-05-18 一种降低不同分频比相位差的多模分频器、锁相环及芯片

Country Status (1)

Country Link
CN (1) CN116647233B (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020136341A1 (en) * 2001-03-20 2002-09-26 Gct Semiconductor, Inc. Fractional-N frequency synthesizer with fractional compensation method
US20040140831A1 (en) * 2001-05-17 2004-07-22 Zhenhua Wang Frequency divider with reduced jitter and apparatus based thereon
US20040202275A1 (en) * 2001-08-29 2004-10-14 Zhenhua Wang Frequency divider with reduced jitter and transmitter based thereon
US6959063B1 (en) * 2000-02-29 2005-10-25 Telefonaktiebolaget L M Ericsson (Publ) Fractional-N phase locked loop
US20070147571A1 (en) * 2005-12-27 2007-06-28 Memetics Technology Co., Ltd. Configuration and controlling method of Fractional-N PLL having fractional frequency divider
US20110163784A1 (en) * 2008-04-29 2011-07-07 Sebastian Loeda Fractional frequency divider
CN105471427A (zh) * 2014-09-04 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种多模分频器和电子装置
CN106849946A (zh) * 2016-12-13 2017-06-13 航天恒星科技有限公司 一种小数分频频率综合器及小数分频方法
CN111934679A (zh) * 2020-07-28 2020-11-13 深圳职业技术学院 一种锁相环高速分频电路
CN112003616A (zh) * 2020-09-15 2020-11-27 珠海市一微半导体有限公司 一种双模预分频电路、双模分频器、锁相环及芯片
CN112039521A (zh) * 2020-08-27 2020-12-04 珠海市一微半导体有限公司 用于小数分频的四模分频器、小数锁相环及芯片
CN116054798A (zh) * 2023-01-09 2023-05-02 成都电科星拓科技有限公司 一种多电压域上下电复位中时序亚稳态消除方法及装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6959063B1 (en) * 2000-02-29 2005-10-25 Telefonaktiebolaget L M Ericsson (Publ) Fractional-N phase locked loop
US20020136341A1 (en) * 2001-03-20 2002-09-26 Gct Semiconductor, Inc. Fractional-N frequency synthesizer with fractional compensation method
US20040140831A1 (en) * 2001-05-17 2004-07-22 Zhenhua Wang Frequency divider with reduced jitter and apparatus based thereon
US20040202275A1 (en) * 2001-08-29 2004-10-14 Zhenhua Wang Frequency divider with reduced jitter and transmitter based thereon
US20070147571A1 (en) * 2005-12-27 2007-06-28 Memetics Technology Co., Ltd. Configuration and controlling method of Fractional-N PLL having fractional frequency divider
US20110163784A1 (en) * 2008-04-29 2011-07-07 Sebastian Loeda Fractional frequency divider
CN105471427A (zh) * 2014-09-04 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种多模分频器和电子装置
CN106849946A (zh) * 2016-12-13 2017-06-13 航天恒星科技有限公司 一种小数分频频率综合器及小数分频方法
CN111934679A (zh) * 2020-07-28 2020-11-13 深圳职业技术学院 一种锁相环高速分频电路
CN112039521A (zh) * 2020-08-27 2020-12-04 珠海市一微半导体有限公司 用于小数分频的四模分频器、小数锁相环及芯片
CN112003616A (zh) * 2020-09-15 2020-11-27 珠海市一微半导体有限公司 一种双模预分频电路、双模分频器、锁相环及芯片
CN116054798A (zh) * 2023-01-09 2023-05-02 成都电科星拓科技有限公司 一种多电压域上下电复位中时序亚稳态消除方法及装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JAEKWANG YUN等: "A 0.4-1.7GHz Wide Range Fractional-N PLL Using a Transition-Detection DAC for Jitter Reduction", 《2020 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE (A-SSCC)》, 1 February 2021 (2021-02-01), pages 1 - 4 *
朱昱光: "应用于导航接收机中的双模小数分频锁相环的研究与设计", 《中国优秀硕士学位论文全文数据库信息科技辑》, 15 January 2022 (2022-01-15), pages 136 - 2302 *

Also Published As

Publication number Publication date
CN116647233B (zh) 2024-04-02

Similar Documents

Publication Publication Date Title
US8854102B2 (en) Clock generating circuit
US7741886B2 (en) Frequency divider
US6704383B2 (en) Sample and hold type fractional-N frequency synthesizer
JP3098027B2 (ja) 位相ロック回路及び該位相ロック回路より成る周波数逓倍器
US6603360B2 (en) Phase locked loop circuit for a fractional-N frequency synthesizer
US8008955B2 (en) Semiconductor device
US20100183109A1 (en) Phase locked loop capable of fast locking
US7750696B2 (en) Phase-locked loop
JP2009065704A (ja) 位相同期ループ周波数合成に於ける低雑音化の方法
US10784844B2 (en) Fractional frequency divider and frequency synthesizer
KR20120032951A (ko) 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법
KR100880422B1 (ko) 분수 보상방법을 갖는 분수분주 주파수 합성기
US20090189656A1 (en) Delay-locked loop and a stabilizing method thereof
CN116647233B (zh) 一种降低不同分频比相位差的多模分频器、锁相环及芯片
JP4405711B2 (ja) 周波数シンセサイザのサイクル・スリップを低減する方法および装置
CN114513204B (zh) 一种多环路的锁相环电路及电路板组件
US6977539B1 (en) Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
US11086353B2 (en) Fractional clock generator with low power and low noise
KR20050011586A (ko) 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프
CN112350695A (zh) 相位插值器***、芯片和电子设备
KR100245579B1 (ko) 디지탈 pll회로
CN116707524B (zh) 应用于16Gbps及以上接口技术的锁相环电路
KR102205037B1 (ko) 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치
CN116137529A (zh) 小数分频的多模同步分频器及pll
CN115149946A (zh) 一种半周期延时步进的时钟同步电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant