CN106782641B - 层叠存储器件和半导体存储*** - Google Patents

层叠存储器件和半导体存储*** Download PDF

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Abstract

提供了一种层叠存储器件，其包括基底裸片和多个核心裸片。基底裸片可以包括：弱单元地址储存单元，用于储存弱单元地址；串行化单元，用于选择弱单元地址中的至少一个作为目标弱单元地址，将选中的目标弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号；去串行化单元，用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；以及刷新控制单元，用于选择并行弱单元地址或基于刷新信号产生的刷新地址，以及输出目标地址。

Description

层叠存储器件和半导体存储***
相关申请的交叉引用
本申请要求2015年11月23日提交的申请号为10-2015-0163773的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及适用于执行刷新操作的层叠存储器件。
背景技术
通常，诸如DRAM或者DDR SDRAM的易失性存储器件周期性地执行刷新操作，以防止储存在存储单元中的数据丢失。
刷新操作可以在自动刷新模式或者自刷新模式下执行。在自动刷新模式下，在存储器件的正常操作期间，存储器件响应于从外部源施加的刷新命令来执行刷新操作。在自刷新模式下，当存储器件不操作(例如，在省电模式下)时，存储器件响应于内部产生的刷新命令信号来执行刷新操作。
当少数单元的刷新特性恶化时，尽管DRAM的总体刷新特性不受到该恶化的影响，但是总体刷新性能会因少数单元而降低。已经提出了各种方法用于刷新具有比基于DRAM的设计规范的刷新周期tREF短的数据保持时间的一个或更多个单元。在下文中，这种单元被称作为弱单元。
二维(2D)结构已经用作传统封装技术，在二维结构中，具有集成电路的多个半导体芯片使用导线或凸块而被设置在印刷电路板(PCB)上。随着半导体存储器技术的迅速发展，用于半导体集成器件的封装技术需要高集成度和高性能。因而，已经开发了各种技术用于获得其中多个半导体芯片垂直地层叠的三维(3D)结构。
在具有三维结构的层叠存储器件中，多个存储芯片可以垂直地层叠。沿垂直方向层叠的半导体芯片被安装在半导体封装体的衬底上，并且半导体芯片可以经由多个穿通芯片通孔(例如，穿通硅通孔(TSV))而彼此电耦接。
这种层叠存储器件还需要用于刷新弱单元的方法。
发明内容
本发明的各种实施例针对一种层叠存储器件，其包括层叠的基底裸片和多个核心裸片，其中，用于储存弱单元地址的一个或更多个电路设置在基底裸片的外部区域，而不是基底裸片的中心区域。
此外，各种实施例针对一种层叠存储器件，其包括层叠的基底裸片和多个核心裸片，并且经由串行化-去串行化电路而在基底裸片的中心区域与外部区域之间传送信号。
在一个实施例中，提供了一种包括基底裸片和多个核心裸片的层叠存储器件。基底裸片可以包括：弱单元地址储存单元，适用于储存弱单元地址；串行化单元，适用于基于弱单元刷新模式信号和管道控制信号来选择从弱单元地址储存单元提供的至少一个弱单元地址作为目标弱单元地址，将选中的目标弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号；去串行化单元，适用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；刷新控制单元，适用于选择并行弱单元地址或基于刷新信号产生的刷新地址，以及输出用于刷新操作的目标地址；以及管道控制单元，适用于基于刷新信号来产生被连续激活预定次数的管道控制信号。
在一个实施例中，提供了一种包括基底裸片和多个核心裸片的层叠存储器件。基底裸片可以包括：弱单元地址储存单元，适用于储存弱单元地址信息；管道控制单元，适用于使用用于累积刷新操作的累积刷新信号来产生管道控制信号；串行化单元，适用于基于管道控制信号来将储存在弱单元地址储存单元中的弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址来输出选通信号；去串行化单元，适用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；以及刷新控制单元，适用于将并行弱单元地址或刷新地址作为用于刷新操作的目标地址而输出。
在一个实施方案中，存储***可以包括：控制器裸片；以及层叠存储器件，所述层叠存储器件包括基底裸片和多个核心裸片。基底裸片可以包括：弱单元地址储存单元，适用于储存弱单元地址信息；串行化单元，适用于基于管道控制信号来将储存在弱单元地址储存单元中的弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号，所述管道控制信号基于刷新信号被顺序地激活；去串行化单元，适用于响应于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；以及刷新控制单元，适用于将并行弱单元地址或刷新地址作为用于刷新操作的目标地址而输出。
管道控制单元、去串行化单元和刷新控制单元可以设置在基底裸片的中心区域中，而弱单元地址储存单元和串行化单元设置在基底裸片的外部区域中。基底裸片还可以包括管道控制单元，适用于使用用于累积刷新操作的累积刷新信号来产生管道控制信号，并且管道控制单元可以设置在基底裸片的中心区域中。串行化单元可以包括多个管道锁存器，所述多个管道锁存器适用于储存基于串行管道输入控制信号而被选中的弱单元地址，以及响应于多个串行管道输出控制信号来将储存的地址作为串行弱单元地址而输出，所述串行管道输入控制信号基于管道控制信号来产生，所述多个串行管道输出控制信号基于管道控制信号来产生。去串行化单元可以包括多个管道锁存器，所述多个管道锁存器适用于响应于多个并行管道输入控制信号来储存串行弱单元地址，以及响应于刷新结束信号来输出并行弱单元地址，所述多个并行管道输入控制信号基于选通信号来产生。
附图说明
图1为图示根据本发明的实施例的半导体存储***的示图。
图2为图1中所示的基底裸片的示例的详细图。
图3为图示图2中所示的串行化单元的详细图。
图4A为图示图3中所示的串行化控制单元的详细图。
图4B为用于描述根据本发明的实施例的图4A中所示的串行化控制单元的操作的时序图。
图4C为图示图4A中所示的串行输入控制单元的详细图。
图5为图示图3中所示的串行器的详细图。
图6为图示图2中所示的去串行化单元的详细图。
图7为图示图6中所示的去串行器的详细图。
图8为图示图2中所示的刷新控制单元的详细图。
图9为图示图2中所示的管道控制单元的详细图。
图10为图示图9中所示的累积刷新信号发生单元的详细图。
图11为用于描述根据本发明的实施例的图9中所示的管道控制单元的操作的时序图。
图12为用于描述根据本发明的实施例的图1至图11中所示的层叠存储器件的操作的时序图。
具体实施方式
以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的方式实施，而不应解释为局限于本文所列的实施例。更确切地说，提供这些实施例，使得本发明将是充分与完整的，并向本领域技术人员充分传达本发明。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中表示相同的部分。还要注意，在本说明书中，“连接/耦接”不仅表示一个组件直接与另一个组件耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
根据本发明的实施例的半导体存储***可以以***级封装体(SIP)、多芯片封装体(MCP)或者片上***(SoC)的形式来实施，或者以包括多个封装体的层叠式封装(PoP)的形式来实施。
现在参照图1，根据本发明的实施例，提供了半导体存储***100。
存储***100可以包括：层叠存储器件110、控制器裸片120、中介层130和封装衬底140。
中介层130可以设置在封装衬底140上。
层叠存储器件110和控制器裸片120可以设置在中介层130上。
包括在层叠存储器件110和控制器裸片120中的物理区域PHY可以经由中介层130彼此耦接。
与控制器120、中介层130和封装衬底140一起，层叠存储器件110可以形成高带宽存储器(HBM)。层叠存储器件110可以包括层叠并且经由TSV电耦接的多个裸片(即，芯片)，使得输入/输出单元的数量增加以改善带宽。
层叠存储器件110裸片可以包括基底裸片(即，逻辑裸片)114和多个核心裸片(即，DRAM裸片)112。核心裸片112可以层叠在基底裸片114之上，并且经由多个TSV(例如图1中所示的两个TSV)而彼此耦接。
核心裸片112可以具有布置于其中的核心区域。核心区域可以包括用于储存数据的多个存储单元和适用于执行存储单元的读取操作和写入操作中的至少一种的一个或更多个电路。
基底裸片114可以包括用于核心裸片112和控制器裸片120交互的一个或更多个电路，从而执行半导体存储***的各种功能，例如，用于存储单元的电源管理功能、存储器管理功能(诸如，刷新功能)、或者控制核心裸片112和控制器裸片120之间的时序的时序控制功能。控制器裸片120可以为或者包括中央处理单元(CPU)裸片、图形处理单元(GPU)裸片、片上***(SoC)裸片等中的至少一种。
为了提高核心区域的集成度，多个存储单元和需要与存储单元相邻布置以用于存储单元的核心操作的任何必要电路(诸如，例如，感测放大器和行线驱动器)可以布置在核心裸片112中，而包括其它电路(例如，用于存储器件的IO操作的电路)的***电路区域可以布置在基底裸片114中。
基底裸片114包括中心区域和外部区域。基底裸片114的中心区域可以包括用于与核心裸片112通信的电路。基底裸片114的***电路区域可以布置在基底裸片114的中心区域中。
随着要布置在基底裸片114的中心区域中的电路的数量增加，要布置在基底裸片114的中心区域中的电路需要分布至基底裸片114的外部区域。然而，当电路分布至外部区域时，可能需要用于在外部区域与中心区域之间传送相关信号的信号线。此外，可以根据电路之间的布置间隔来加长信号线。
本发明的各种实施例提供了这样的架构，即用于刷新弱单元的电路布置在基底裸片114的外部区域，而不是中心区域。这种架构的有利之处在于，可以减少外部区域与中心区域之间所需的信号传输线的数量。
现在参照图2，将描述根据本发明的实施例的图1中所示的基底裸片114的示例。图2还示出用于刷新弱单元的电路。
参照图2，层叠存储器件的基底裸片114可以包括：弱单元地址储存单元210、串行化单元230、去串行化单元240、刷新控制单元250以及管道控制单元260。
弱单元地址储存单元210可以储存弱单元的地址，所述弱单元具有比半导体器件的多个存储单元之中的正常单元短的数据保持时间。在下文中，弱单元的地址也被称作为弱单元地址信息。
更具体地，弱单元地址储存单元210可以包括：弱单元地址熔丝单元212和熔丝信息储存单元214。
弱单元地址熔丝单元212可以包括用于编程弱单元地址信息的多个熔丝(未示出)。弱单元地址熔丝单元212可以包括阵列E-熔丝(ARE)或者非易失性存储器件。在包括在层叠存储器件的加电顺序中的启动操作期间，弱单元地址熔丝单元212可以将编程的弱单元地址信息输出至熔丝信息储存单元214。熔丝信息储存单元214可以将从弱单元地址熔丝单元212提供的弱单元地址信息储存为弱单元地址WADD1至WADD128，以及将弱单元地址WADD1至WADD128输出至串行化单元230。为了便于描述，图2图示了128个弱单元地址WADD1至WADD128(每个具有N个位)被输出至串行化单元230。N为大于2的自然数。
响应于弱单元刷新模式信号W_FLAG和管道控制信号PIPE_CTRL，串行化单元230可以选择从弱单元地址储存单元210中提供的弱单元地址WADD1至WADD128中的至少一个作为目标弱单元地址WADD，以及将选中的目标弱单元地址WADD转换成串行弱单元地址SWADD。此外，串行化单元230可以响应于管道控制信号PIPE_CTRL而同步于串行弱单元地址SWADD而输出选通信号STB。串行化单元230可以包括多个管道锁存器，其根据基于管道控制信号PIPE_CTRL产生的串行管道输入控制信号(参照图4A的SPIN)而储存选中的目标弱单元地址WADD，以及响应于基于管道控制信号PIPE_CTRL产生的多个串行管道输出控制信号(参照图3的SPOUT<0:6>)来将储存的地址输出作为串行弱单元地址SWADD。
去串行化单元240可以响应于选通信号STB和刷新结束信号RE来将串行弱单元地址SWADD转换成并行弱单元地址PWADD。去串行化单元240可以包括多个管道锁存器，其用于响应于基于选通信号STB而产生的多个并行管道输入控制信号(参照图6中的PIN<0:6>)来储存串行弱单元地址SWADD。去串行化单元240可以响应于刷新结束信号RE来输出并行弱单元地址PWADD。
响应于弱单元刷新模式信号W_FLAG、刷新信号REF和字线激活命令RACT，刷新控制单元250可以选择并行弱单元地址PWADD、基于刷新信号REF而产生的刷新地址(参照图8中的REF_ADD)和用于正常操作的行地址中的至少一个，以及来将选中的地址作为目标行地址ATROW输出。更具体地，当刷新信号REF在弱单元刷新模式信号W_FLAG被激活的状态下被激活时，刷新控制单元250可以将并行弱单元地址PWADD作为目标行地址ATROW输出，而当刷新信号REF在弱单元刷新模式信号W_FLAG被去激活的状态下被激活时，将刷新地址REF_ADD作为目标行地址ATROW输出，以及当字线激活命令RACT被激活时，将行地址XADD作为目标行地址ATROW输出。
目标行地址ATROW可以被提供给行解码器(未示出)，以及允许存储单元阵列执行刷新操作。根据存储器规格，行解码器可以布置在核心裸片112或者基底裸片114的同一中心区域中。供作参考，字线激活命令RACT可以响应于激活命令ACT(未示出)而被激活，所述激活命令ACT将在存储单元阵列区域中的字线使能。字线激活命令RACT可以响应于将字线禁止的预充电命令PCG(未示出)而被去激活。
管道控制单元260可以响应于刷新信号REF来产生被连续激活预定次数的管道控制信号PIPE_CTRL。更具体地，在弱单元刷新模式信号W_FLAG被激活的弱单元刷新模式期间，每当输入刷新信号REF时，管道控制单元260可以输出被连续激活预定次数的管道控制信号PIPE_CTRL。供作参考，管道控制信号PIPE_CTRL可以被连续激活的预定次数比目标弱单元地址WADD的位数N大1，即(N+1)次。
累积刷新方案可以用于在刷新操作期间降低峰值电流。累积刷新方案可以不同时激活全部的存储体，而可以基于预定数量的存储体而在不同的时序处对各个存储体执行刷新操作。在本发明的另一个实施例中，执行累积刷新方案的存储器件可以使用累积刷新信号来产生管道控制信号PIPE_CTRL，所述累积刷新信号被顺序地激活以执行累积刷新操作。
弱单元地址储存单元210的弱单元地址熔丝单元212和熔丝信息储存单元214占据较大的面积。因此，可能难以将弱单元地址熔丝单元212和熔丝信息储存单元214布置在基底裸片114的中心区域中。在图2中，弱单元地址储存单元210和串行化单元230可以布置在基底裸片114的外部区域中，而去串行化单元240、刷新控制单元250和管道控制单元260可以布置在基底裸片114的中心区域中。
因而，在本发明的实施例中，弱单元地址储存单元210可以布置在基底裸片114的外部区域中，并且为并行信号的弱单元地址可以被转换成串行信号，并且经由串行信号线被传送至基底裸片114的中心区域，这使得能够最小化中心区域与外部区域之间的信号线的数量。
图3为图示了图2中所示的串行化单元230的详细图。为了便于描述，假设N被设定为7。
参照图3，串行化单元230可以包括：串行化控制单元310、串行器330和选通信号发生单元350。
串行化控制单元310可以接收被连续激活预定次数的管道控制信号PIPE_CTRL，以及产生串行管道输入控制信号SPIN(未示出)和N个串行管道输出控制信号SPOUT<0:6>。响应于串行管道输入控制信号SPIN和弱单元刷新模式信号W_FLAG，串行化控制单元310可以选择从弱单元地址储存单元210提供的弱单元地址WADD1<0:6>至WADD128<0:6>中的至少一个，以及将选中的地址作为目标弱单元地址WADD<0:6>输出。例如，串行化控制单元310可以接收被连续激活(N+1)次的管道控制信号PIPE_CTRL，产生被顺序激活的(N+1)位的信号SPOUT<0:7>，将(N+1)位的信号SPOUT<0:7>中的最高有效位(MSB，即SPOUT<7>)作为串行管道输入控制信号SPIN输出，以及产生除MSB以外的其他N位作为N个串行管道输出控制信号SPOUT<0:6>。
串行器330可以响应于串行管道输出控制信号SPOUT<0:6>来将目标弱单元地址WADD<0:6>转换成串行弱单元地址SWADD。
选通信号发生单元350可以基于串行管道输出控制信号SPOUT<0:6>来产生选通信号STB。选通信号发生单元350可以对串行管道输出控制信号SPOUT<0:6>执行或运算，以产生被激活N次的选通信号STB。由于选通信号STB基于串行管道输出控制信号SPOUT<0:6>来产生，所以选通信号STB可以同步于串行弱单元地址SWADD而输出。
图4A为图示了图3中所示的串行化控制单元310的详细图，而图4B为用于描述图4A中所示的串行化控制单元310的操作的时序图。
参照图4A，串行化控制单元310可以包括串行管道控制单元410和串行输入控制单元430。
串行管道控制单元410可以接收被连续激活(N+1)次的管道控制信号PIPE_CTRL，产生被顺序激活的(N+1)位的信号SPOUT<0:7>，以及将(N+1)位的信号SPOUT<0:7>的MSB(SPOUT<7>)作为串行管道输入控制信号SPIN输出。即，参照图4B，当输入被连续激活(N+1)次的管道控制信号PIPE_CTRL时，串行管道控制单元410可以响应于管道控制信号PIPE_CTRL的第一次至第N次激活来产生N个串行管道输出控制信号SPOUT<0:6>，以及响应于最后一次激活或者第(N+1)次激活来产生串行管道输入控制信号SPIN。
响应于串行管道输入控制信号SPIN和弱单元刷新模式信号W_FLAG，串行控制单元430可以选择从弱单元地址储存单元210中提供的弱单元地址WADD1<0:6>至WADD128<0:6>中的至少一个，以及将选中的地址作为目标弱单元地址WADD<0:6>输出。
图4C为图示了图4A中所示的串行输入控制单元430的详细图。
参照图4C，串行输入控制单元430可以包括计数器432和多路复用器434。
当弱单元刷新模式信号W_FLAG被去激活时，可以重置计数器432，以及通过对输入至其的串行管道输入控制信号SPIN计数来产生计数信号CNT。即，计数器432可以在弱单元刷新模式结束的时间点处将计数信号CNT重置。响应于计数信号CNT，多路复用器434可以选择从弱单元地址储存单元210提供的弱单元地址WADD1<0:6>至WADD128<0:6>中的至少一个，以及将选中的地址作为目标弱单元地址WADD<0:6>输出。
现在参照图5，根据一个实施例，图3中的串行器330可以包括多个管道锁存器，所述多个管道锁存器用于储存输入至其的目标弱单元地址WADD<0:6>，并且响应于串行管道输出控制信号SPOUT<0:6>来将储存的地址作为串行弱单元地址SWADD输出。
当被连续激活(N+1)次的管道控制信号PIPE_CTRL输入时，串行化单元230可以响应于管道控制信号PIPE_CTRL的第一次激活至第N次激活来将储存的目标弱单元地址WADD<0:6>转换成串行弱单元地址SWADD，以及响应于最后一次激活或者第(N+1)次激活来选择和储存下一个目标弱单元地址WADD<0:6>。
图6为图示了图2中所示的去串行化单元240的详细图。
参照图6，去串行化单元240可以包括去串行化管道控制单元610和去串行器630。
去串行化管道控制单元610可以接收从图2的串行化单元230传送的选通信号STB，以及产生N个并行管道输入控制信号PIN<0:6>。
去串行器630可以响应于并行管道输入控制信号PIN<0:6>来储存从串行化单元230传送的串行弱单元地址SWADD，以及响应于刷新结束信号RE来将储存的串行弱单元地址SWADD作为N位并行弱单元地址PWADD<0:6>输出。
图7为图示了图6中所示的去串行器630的详细框图。
参照图7，去串行器630可以包括N个管道锁存器，N个管道锁存器响应于并行管道输入控制信号PIN<0:6>来储存从串行化单元230传送的串行弱单元地址SWADD，以及响应于刷新结束信号RE来将储存的串行弱单元地址SWADD作为N位并行弱单元地址PWADD<0:6>输出。
当来自串行化单元230的选通信号STB同步于串行弱单元地址SWADD输入时，去串行化单元240可以基于选通信号STB而产生被顺序激活的N个并行管道输入控制信号PIN<0:6>，以及响应于N个并行管道输入控制信号PIN<0:6>来储存串行弱单元地址SWADD。然后，去串行化单元240可以响应于当相应的刷新模式结束时被激活的刷新结束信号RE来将储存的地址作为并行弱单元地址PWADD<0:6>输出。
图8为图示了图2中所示的刷新控制单元250的详细图。
参照图8，刷新控制单元250可以包括刷新计数器810和地址选择单元830。
刷新计数器810可以通过对刷新信号REF计数来产生刷新地址REF_ADD。响应于弱单元刷新模式信号W_FLAG、刷新信号REF和字线激活命令RACT，地址选择单元830可以选择经由图2中的去串行化单元240转换的并行弱单元地址PWADD、刷新地址REF_ADD以及用于正常操作的行地址XADD中的至少一个，以及将选中的地址作为目标行地址ATROW输出。
此后，参照图8，存储器件的刷新操作将描述如下。假设，在刷新操作期间交替地执行对512个字线的正常刷新模式和对128个字线的弱单元刷新模式。
首先，当存储器件进入正常刷新模式时，刷新信号REF可以被激活，而弱单元刷新模式信号W_FLAG可以被去激活。响应于激活的刷新信号REF和去激活的弱单元刷新模式信号W_FLAG，刷新计数器810可以通过对刷新信号REF计数来产生刷新地址REF_ADD<0:7>，以及地址选择单元830可以将刷新地址REF_ADD<0:7>作为目标行地址ATROW输出。因而，对耦接至512个字线(与目标行地址ATROW相对应)的存储单元阵列(未示出)执行正常刷新操作。
在对512个字线执行正常刷新操作之后，存储器件可以进入弱单元刷新模式。因而，弱单元刷新模式信号W_FLAG可以被激活，且刷新信号REF也可以被激活。地址选择单元830可以响应于弱单元刷新模式信号W_FLAG和刷新信号REF来将并行弱单元地址PWADD<0:6>作为目标行地址ATROW输出。因此，可以对耦接至128个字线(与目标行地址ATROW相对应)的弱单元执行再次刷新操作。
由于存储器件交替地进入正常刷新模式或者弱单元刷新模式，所以还可以对具有比刷新周期短的数据保持时间的弱单元执行除正常刷新操作之外的至少一次或多次刷新操作，这使得能够防止数据丢失。
现在参照图9，根据本发明的实施例，图2中的管道控制单元260可以包括累积刷新信号发生单元910和管道控制信号发生单元930。
累积刷新信号发生单元910可以接收刷新信号REF，以及产生被延迟预定时间并且被顺序激活的(N+1)个累积刷新信号PREF<0:7>。
图10图示了根据本发明的实施例的图9中所示的累积刷新信号发生单元910的详细配置。参照图10，累积刷新信号发生单元910可以包括串联耦接的第一延迟单元至第(N+1)延迟单元。第一延迟单元可以接收刷新信号REF，以及相应的延迟单元的输出可以为(N+1)个累积刷新信号PREF<0:7>。
管道控制信号发生单元930可以响应于弱单元刷新模式信号W_FLAG来接收累积刷新信号PREF<0:7>，以及可以产生被激活(N+1)次的管道控制信号PIPE_CTRL。在存储器件进入弱单元刷新模式以激活弱单元刷新模式信号W_FLAG的时段期间，管道控制信号发生单元930可以对累积刷新信号PREF<0:7>执行或运算，以输出管道控制信号PIPE_CTRL。
图11为根据本发明的实施例的用于描述图9中所示的管道控制单元260的操作的时序图。参照图11，当存储器件进入弱单元刷新模式时，弱单元刷新模式信号W_FLAG可以被激活，且刷新信号REF也可以被激活。然后，累积刷新信号发生单元910可以产生响应于激活的刷新信号REF而被顺序激活的(N+1)个累积刷新信号PREF<0:7>。当累积刷新信号PREF<0:7>输入时，管道控制信号发生单元930可以对累积刷新信号PREF<0:7>执行或运算，以产生被激活(N+1)次的管道控制信号PIPE_CTRL。
图12为根据本发明的实施例的用于描述图1至11中所示层叠存储器件的操作的时序图。
参照图1至图12，在层叠存储器件的操作的初始阶段，弱单元刷新模式信号W_FLAG和刷新信号REF二者可以处于去激活状态。串行化单元230的计数器432可以响应于被去激活成逻辑低电平的弱单元刷新模式信号W_FLAG来将计数信号CNT重置。然后，串行化单元230的多路复用器434可以在从弱单元地址储存单元210提供弱单元地址WADD1至WADD128之中选择第一弱单元地址WADD1<0:6>，以及将选中的地址作为目标弱单元地址WADD<0:6>输出。因而，串行化单元230中的串行器330可以将第一弱单元地址WADD<0:6>储存为目标弱单元地址WADD<0:6>。
然后，当存储器件进入弱单元刷新模式时，弱单元刷新模式信号W_FLAG可以被激活，且刷新信号REF也可以在预定时段期间被激活。在第一时间内执行的弱单元刷新模式可以被执行为虚设模式。在虚设模式中，目标弱单元地址WADD<0:6>可以仅被储存在串行化单元230的串行器330中，而不是去串行化单元240的去串行器630中。因而，可以仅执行将储存在串行器330中的目标弱单元地址WADD<0:6>储存在去串行化单元240的去串行器630的操作。
更具体地，在弱单元刷新模式信号W_FLAG被激活的弱单元刷新模式期间，管道控制单元260可以接收刷新信号REF以及输出被激活(N+1)次的管道控制信号PIPE_CTRL。
当被连续激活(N+1)次的管道控制信号PIPE_CTRL输入时，串行化单元230的串行化控制单元310可以响应于管道控制信号PIPE_CTRL的第一次至第N次激活来产生N个串行管道输出控制信号SPOUT<0:6>，以及响应于最后一次激活或者第(N+1)次激活来产生串行管道输入控制信号SPIN。串行化单元230中的串行器330可以响应于串行管道输出控制信号SPOUT<0:6>来将在虚设模式中已储存的目标弱单元地址WADD<0:6>转换成串行弱单元地址SWADD。此外，串行化单元230中的选通信号发生单元350可以基于串行管道输出控制信号SPOUT<0:6>来产生选通信号STB。
然后，当串行管道输入控制信号SPIN被激活时，串行化单元230中的计数器432可以通过对串行管道输入控制信号SPIN计数来增加计数信号CNT，以及串行化单元230中的多路复用器434可以在从弱单元地址储存单元210中提供的弱单元地址WADD1至WADD128之中选择第二弱单元地址WADD2<0:6>，以及将选中的地址作为目标弱单元地址WADD<0:6>输出。即，串行化单元230中的串行器330可以响应于串行管道输入控制信号SPIN来将第二弱单元地址WADD2<0:6>储存为目标弱单元地址WADD<0:6>。
去串行化单元240中的去串行化管道控制单元610可以接收串行化单元230传送的选通信号STB，以及产生N个并行管道输入控制信号PIN<0:6>。去串行化单元240中的去串行器630可以响应于并行管道输入控制信号PIN<0:6>来储存从串行化单元230传送的串行弱单元地址SWADD。然后，当表示刷新模式结束的刷新结束信号RE被激活时，去串行器630可以将储存的串行弱单元地址SWADD作为N位并行弱单元地址PWADD<0:6>输出。
然后，存储器件可以进入下一个弱单元刷新模式，并且刷新信号REF可以在预定时段期间再次被激活。
因而，刷新控制单元250中的地址选择单元830可以响应于弱单元刷新模式信号W_FLAG和刷新信号REF，来将在前一虚设模式中从去串行化单元240中的去串行器630输出的N位并行弱单元地址PWADD<0:6>作为目标行地址ATROW输出。因而，可以对耦接至字线(与目标行地址ATROW相对应)的弱单元执行再次刷新操作。
管道控制单元260可以接收刷新信号REF，以及同时输出被激活(N+1)次的管道控制信号PIPE_CTRL。当被连续激活(N+1)次的管道控制信号PIPE_CTRL输入时，串行化单元230可以响应于管道控制信号PIPE_CTRL的第一次激活至第N次激活来将在虚设模式中已经储存的目标弱单元地址WADD<0:6>转换成串行弱单元地址SWADD，以及响应于最后一次激活或者第(N+1)次激活来储存下一个目标弱单元地址WADD<0:6>。去串行化单元240可以接收从串行化单元230传送的选通信号STB，产生N个并行管道输入控制信号PIN<0:6>，以及响应于并行管道输入控制信号PIN<0:6>来储存从串行化单元230传送的串行弱单元地址SWADD。然后，当表示刷新模式结束的刷新结束信号RE被激活时，去串行化单元240可以将储存的串行弱单元地址SWADD作为N位并行弱单元地址PWADD<0:6>输出。
然后，当存储器件进入下一个弱单元刷新模式，并且刷新信号REF在预定时段期间再次被激活时，在前一个虚设模式中传送的并行弱单元地址PWADD<0:6>可以作为目标行地址ATROW输出。因而，可以对耦接至字线(与目标行地址ATROW相对应)的弱单元执行再次刷新操作。
如上所述，使用管道控制信号PIPE_CTRL来传送新的弱单元地址的操作可以与基于之前接收到的弱单元地址的刷新操作同时执行，每当刷新信号REF被激活时，所述管道控制信号PIPE_CTRL被连续激活。
可以重复上述弱单元刷新模式，以对具有比刷新周期短的数据保持时间的弱单元额外地执行除正常刷新操作之外的一次或多次刷新操作。因而，能够防止数据丢失。
如上所述，因为用于储存弱单元地址的电路设置在基底裸片的外部区域中而不是中心区域中，所以根据本发明的实施例的层叠存储器件可以降低中心区域的密度，并且增加可利用面积的利用效率。
此外，因为用于储存弱单元地址的电路可以设置在外部区域中而不是中心区域中，并且所需地址可以经由管道电路传送，所以层叠存储器件可以降低或最小化基底裸片的中心区域与外部区域之间的信号线的数量。
此外，当层叠存储器件为执行累积刷新方案的存储器件时，因为串行化-去串行化电路可以通过可以被顺序地激活以执行累积刷新操作的累积刷新信号来控制，所以层叠存储器件可以最优化现有电路，而不需要添加额外的电路。
尽管已经出于说明性的目的描述了各种实施例，但是对于本领域的技术人员阱明显的是，在不脱离由所附权利要求所限定的本发明的精神和/或范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种层叠存储器件，包括基底裸片和多个核心裸片，
其中，基底裸片包括：
弱单元地址储存单元，适用于储存弱单元地址；
串行化单元，适用于基于弱单元刷新模式信号和管道控制信号而选择从弱单元地址储存单元提供的弱单元地址中的至少一个作为目标弱单元地址，将选中的目标弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号；
去串行化单元，适用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；
刷新控制单元，适用于选择并行弱单元地址或基于刷新信号产生的刷新地址，以及输出用于刷新操作的目标地址；以及
管道控制单元，适用于基于刷新信号来产生被连续激活预定次数的管道控制信号。
2.根据权利要求1所述的层叠存储器件，其中，基底裸片和这些核心裸片被层叠以经由多个穿通芯片通孔来传送信号。
3.根据权利要求1所述的层叠存储器件，其中，管道控制单元、去串行化单元和刷新控制单元设置在基底裸片的中心区域中，而弱单元地址储存单元和串行化单元设置在基底裸片的外部区域中。
4.根据权利要求1所述的层叠存储器件，其中，串行化单元包括多个管道锁存器，所述多个管道锁存器适用于储存基于串行管道输入控制信号而选中的目标弱单元地址，以及响应于多个串行管道输出控制信号来将储存的地址作为串行弱单元地址输出，所述串行管道输入控制信号基于管道控制信号而产生，所述多个串行管道输出控制信号基于管道控制信号而产生。
5.根据权利要求1所述的层叠存储器件，其中，串行化单元包括：
串行化控制单元，适用于接收被连续激活预定次数的管道控制信号，产生串行管道输入控制信号和N个串行管道输出控制信号，以及响应于串行管道输入控制信号和弱单元刷新模式信号来选择从弱单元地址储存单元提供的弱单元地址中的一个作为目标弱单元地址，其中，N为大于2的自然数；
串行器，适用于响应于这些串行管道输出控制信号来将目标弱单元地址转换成串行弱单元地址；以及
选通信号发生单元，适用于响应于这些串行管道输出控制信号而同步于串行弱单元地址来产生选通信号。
6.根据权利要求5所述的层叠存储器件，其中，串行化控制单元包括：
串行管道控制单元，适用于当从管道控制单元输入被连续激活预定次数的管道控制信号时，响应于管道控制信号的第一次激活至第N次激活来产生N个串行管道输出控制信号，以及响应于管道控制信号的第(N+1)次激活来产生串行管道输入控制信号；以及
串行输入控制单元，适用于响应于串行管道输入控制信号和弱单元刷新模式信号来选择从弱单元地址储存单元提供的弱单元地址中的一个作为目标弱单元地址。
7.根据权利要求6所述的层叠存储器件，其中，串行输入控制单元包括：
计数器，当弱单元刷新模式信号被去激活时，所述计数器被重置，并且所述计数器适用于通过对串行管道输入控制信号计数来产生计数信号；以及
多路复用器，适用于响应于计数信号来选择从弱单元地址储存单元提供的弱单元地址中的一个，以及输出选中的地址作为目标弱单元地址。
8.根据权利要求5所述的层叠存储器件，其中，选通信号发生单元对这些串行管道输出控制信号执行或运算，以产生被激活N次的选通信号。
9.根据权利要求1所述的层叠存储器件，其中，去串行化单元包括多个管道锁存器，所述多个管道锁存器适用于响应于多个并行管道输入控制信号来储存串行弱单元地址，以及响应于刷新结束信号来输出并行弱单元地址，所述多个并行管道输入控制信号基于选通信号而产生。
10.根据权利要求1所述的层叠存储器件，其中，去串行化单元包括：
去串行化管道控制单元，适用于接收选通信号以及产生N个并行管道输入控制信号，其中，N为大于2的自然数；以及
去串行器，适用于响应于这些并行管道输入控制信号和刷新结束信号来将串行弱单元地址转换成并行弱单元地址。
11.根据权利要求1所述的层叠存储器件，其中，管道控制单元包括：
累积刷新信号发生单元，适用于接收刷新信号，以及产生被延迟预定时间并且被顺序激活的(N+1)个累积刷新信号；以及
管道控制信号发生单元，适用于响应于弱单元刷新模式信号而基于累积刷新信号来产生被激活(N+1)次的管道控制信号。
12.根据权利要求11所述的层叠存储器件，其中，累积刷新信号发生单元包括串联耦接的第一延迟单元至第(N+1)延迟单元，以及
第一延迟单元接收刷新信号，以及相应的延迟单元的输出是所述(N+1)个累积刷新信号。
13.根据权利要求11所述的层叠存储器件，其中，在其中弱单元刷新模式信号被激活的时段期间，管道控制信号发生单元通过对累积刷新信号执行或运算来产生管道控制信号。
14.根据权利要求1所述的层叠存储器件，其中，刷新控制单元包括：
刷新计数器，适用于通过对刷新信号计数来产生刷新地址；以及
地址选择单元，适用于响应于刷新信号和弱单元刷新模式信号来将刷新地址和弱单元地址中的一个作为目标地址输出。
15.根据权利要求1所述的层叠存储器件，其中，弱单元地址储存单元包括：
弱单元地址熔丝单元，包括用于编程弱单元地址信息的多个熔丝，并且适用于输出编程的弱单元地址信息；以及
熔丝信息储存单元，适用于将从弱单元地址熔丝单元提供的弱单元地址信息储存为弱单元地址。
16.一种层叠存储器件，包括基底裸片和多个核心裸片，
其中，基底裸片包括：
弱单元地址储存单元，适用于储存弱单元地址信息；
管道控制单元，适用于使用用于累积刷新操作的累积刷新信号来产生管道控制信号；
串行化单元，适用于基于管道控制信号来将储存在弱单元地址储存单元中的弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号；
去串行化单元，适用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；以及
刷新控制单元，适用于将并行弱单元地址或刷新地址作为用于刷新操作的目标地址而输出。
17.根据权利要求16所述的层叠存储器件，其中，基底裸片和这些核心裸片被层叠以经由多个穿通芯片通孔来传送信号。
18.根据权利要求16所述的层叠存储器件，其中，管道控制单元、去串行化单元和刷新控制单元设置在基底裸片的中心区域中，而弱单元地址储存单元和串行化单元设置在基底裸片的外部区域中。
19.一种存储***，包括：
控制器裸片；以及
层叠存储器件，包括基底裸片和多个核心裸片，
其中，基底裸片包括：
弱单元地址储存单元，适用于储存弱单元地址信息；
串行化单元，适用于基于管道控制信号来将储存在弱单元地址储存单元中的弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号，所述管道控制信号基于刷新信号而被顺序地激活；
去串行化单元，适用于响应于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；以及
刷新控制单元，适用于将并行弱单元地址或刷新地址作为用于刷新操作的目标地址而输出。
20.根据权利要求19所述的存储*** ，其中，基底裸片和这些核心裸片被层叠以经由多个穿通芯片通孔来传送信号。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102647419B1 (ko) * 2016-09-28 2024-03-14 에스케이하이닉스 주식회사 반도체장치
KR102395446B1 (ko) * 2017-09-28 2022-05-10 삼성전자주식회사 적층형 반도체 장치, 이를 포함하는 시스템 및 적층형 반도체 장치에서의 신호 전송 방법
KR102464305B1 (ko) * 2018-05-03 2022-11-08 에스케이하이닉스 주식회사 반도체 장치
US10726903B2 (en) * 2018-09-21 2020-07-28 Nanya Technology Corporation Row-determining circuit, DRAM, and method for refreshing a memory array
CN113906505B (zh) * 2019-05-31 2023-04-18 美光科技公司 用于片上***装置的存储器组件
KR20200140019A (ko) * 2019-06-05 2020-12-15 삼성전자주식회사 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
KR20210026201A (ko) 2019-08-29 2021-03-10 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 리페어 제어 방법
KR20210077082A (ko) * 2019-12-16 2021-06-25 에스케이하이닉스 주식회사 반도체장치
CN113097198B (zh) * 2019-12-23 2024-04-05 爱思开海力士有限公司 层叠式半导体器件及其测试方法
KR20220037142A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152363A (ja) * 2002-10-29 2004-05-27 Renesas Technology Corp 半導体記憶装置
KR20070023973A (ko) 2005-08-25 2007-03-02 삼성전자주식회사 어드레스 입력방식이 전환 가능한 반도체 메모리 장치
JP4869011B2 (ja) * 2006-09-29 2012-02-01 富士通セミコンダクター株式会社 メモリシステム
US9142262B2 (en) * 2009-10-23 2015-09-22 Rambus Inc. Stacked semiconductor device
KR20110097478A (ko) 2010-02-25 2011-08-31 주식회사 하이닉스반도체 테스트모드신호 생성회로
KR20130042079A (ko) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 반도체 장치의 리프레쉬 제어회로 및 방법
KR20130090633A (ko) * 2012-02-06 2013-08-14 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로 및 리프레쉬 제어 방법

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