KR20210077082A - 반도체장치 - Google Patents

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KR20210077082A
KR20210077082A KR1020190168082A KR20190168082A KR20210077082A KR 20210077082 A KR20210077082 A KR 20210077082A KR 1020190168082 A KR1020190168082 A KR 1020190168082A KR 20190168082 A KR20190168082 A KR 20190168082A KR 20210077082 A KR20210077082 A KR 20210077082A
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곽명균
김민오
오민욱
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에스케이하이닉스 주식회사
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Abstract

반도체장치는 파이프입력제어신호를 토대로 패턴모드플래그, 제1 패턴제어플래그, 제2 패턴제어플래그, 데이터카피플래그 및 확장데이터카피플래그를 래치하고, 파이프출력제어신호를 토대로 지연패턴모드플래그, 제1 지연패턴제어플래그, 제2 지연패턴제어플래그 및 합성데이터카피플래그를 출력하는 플래그파이프; 상기 지연패턴모드플래그, 상기 제1 지연패턴제어플래그 및 상기 제2 지연패턴제어플래그를 토대로 제1 데이터경로를 통해 라이트되는 제1 데이터패턴 또는 제2 데이터경로를 통해 라이트되는 제2 데이터패턴을 설정하는 패턴모드제어회로; 및 상기 합성데이터카피플래그를 토대로 제1 데이터패드를 통해 입력된 데이터를 제2 데이터패드에 전기적으로 연결된 제3 데이터경로에 카피하는 데이터카피제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 데이터패턴에 대한 라이트동작을 수행하는 반도체장치에 관한 것이다.
디램 등의 반도체장치는 라이트동작 및 리드동작을 수행한다. 라이트동작은 어드레스에 의해 엑세스되는 셀어레이들을 포함하는 뱅크에 데이터를 저장하는 방식으로 수행되고, 리드동작은 뱅크에 포함된 셀어레이들에 저장된 데이터를 출력하는 방식으로 수행된다.
본 발명은 데이터패턴에 대한 라이트동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 파이프입력제어신호를 토대로 패턴모드플래그, 제1 패턴제어플래그, 제2 패턴제어플래그, 데이터카피플래그 및 확장데이터카피플래그를 래치하고, 파이프출력제어신호를 토대로 지연패턴모드플래그, 제1 지연패턴제어플래그, 제2 지연패턴제어플래그 및 합성데이터카피플래그를 출력하는 플래그파이프; 상기 지연패턴모드플래그, 상기 제1 지연패턴제어플래그 및 상기 제2 지연패턴제어플래그를 토대로 제1 데이터경로를 통해 라이트되는 제1 데이터패턴 또는 제2 데이터경로를 통해 라이트되는 제2 데이터패턴을 설정하는 패턴모드제어회로; 및 상기 합성데이터카피플래그를 토대로 제1 데이터패드를 통해 입력된 데이터를 제2 데이터패드에 전기적으로 연결된 제3 데이터경로에 카피하는 데이터카피제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 내부설정신호를 토대로 라이트제어커맨드가 발생되고, 상기 내부설정신호 및 라이트커맨드를 토대로 패턴모드플래그, 제1 패턴제어플래그 및 제2 패턴제어플래그를 생성하는 플래그생성회로; 파이프입력제어신호를 토대로 상기 패턴모드플래그, 상기 제1 패턴제어플래그 및 상기 제2 패턴제어플래그를 래치하고, 파이프출력제어신호를 토대로 지연패턴모드플래그, 제1 지연패턴제어플래그 및 제2 지연패턴제어플래그를 출력하는 플래그파이프; 및 상기 지연패턴모드플래그, 상기 제1 지연패턴제어플래그 및 상기 제2 지연패턴제어플래그를 토대로 제1 데이터경로를 통해 라이트되는 제1 데이터패턴 또는 제2 데이터경로를 통해 라이트되는 제2 데이터패턴을 설정하는 패턴모드제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 내부설정신호를 토대로 라이트제어커맨드가 발생되고, 상기 내부설정신호 및 라이트커맨드를 토대로 데이터카피플래그 및 확장데이터카피플래그를 생성하는 플래그생성회로; 파이프입력제어신호를 토대로 상기 데이터카피플래그 및 상기 확장데이터카피플래그를 래치하고, 파이프출력제어신호를 토대로 합성데이터카피플래그를 출력하는 플래그파이프; 및 상기 합성데이터카피플래그를 토대로 제1 데이터패드를 통해 입력된 데이터를 제2 데이터패드에 전기적으로 연결된 데이터경로에 카피하는 데이터카피제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 설정신호를 토대로 설정된 데이터패턴에 대한 라이트동작을 수행하는 패턴모드를 제공함으로써, 라이트동작에서의 전력소모를 절감할 수 있는 효과가 있다.
또한, 본 발명에 의하면 하나의 데이터패드를 통해 입력된 데이터를 다른 데이터패드들에 연결된 데이터경로들에 카피하는 데이터카피모드를 제공함으로써, 라이트동작에서의 전력소모를 절감할 수 있는 효과도 있다.
또한, 본 발명에 의하면 파이프래치를 이용하여 패턴모드 및 데이터카피모드를 제어하기 위한 플래그들의 생성시점을 조절함으로써, 전력 소모 및 레이아웃 면적 소모를 최소화하면서 패턴모드 및 데이터카피모드를 제공할 수 있는 효과도 있다.
또한, 본 발명에 의하면 패턴모드 및 데이터카피모드를 제어하기 위한 플래그들의 펄스폭을 조절함으로써, 패턴모드 및 데이터카피모드에서의 라이트동작이 연속적으로 수행될 때 플래그들이 토글링되는 것을 방지하여 전력 소모를 절감할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에서 패턴모드 및 데이터카피모드를 제어하기 위한 플래그들을 내부설정신호에 따라 생성하는 동작을 설명하기 위한 표이다.
도 4는 도 2에 도시된 반도체장치에 포함된 플래그생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 플래그생성회로에 포함된 패턴모드플래그생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 4에 도시된 플래그생성회로에 포함된 제1 패턴제어플래그생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 7은 도 4에 도시된 플래그생성회로에 포함된 제2 패턴제어플래그생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 8은 도 4에 도시된 플래그생성회로에 포함된 데이터카피플래그생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9은 도 2에 도시된 반도체장치에 포함된 파이프제어회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 2 도시된 반도체장치에 포함된 플래그파이프의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 플래그파이프에 포함된 데이터카피파이프의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 12는 도 2에 도시된 반도체장치에 포함된 패턴모드제어회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 13은 도 2에 도시된 반도체장치에 포함된 데이터카피제어회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 14는 도 2에 도시된 반도체장치의 데이터카피동작을 설명하기 위한 타이밍도이다.
도 15 및 도 16은 도 2에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 17은 본 발명의 일 실시예에 따른 전자시스템의 구성을 도시한 블록도이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템(1)의 구성을 도시한 블럭도이다. 도 1에 도시된 바와 같이, 반도체시스템(1)은 컨트롤러(2) 및 반도체장치(3)를 포함할 수 있다. 반도체장치(3)는 플래그생성회로(320), 플래그파이프(340), 패턴모드제어회로(360) 및 데이터카피제어회로(380)를 포함할 수 있다.
컨트롤러(2)는 제1 컨트롤핀(21), 제2 컨트롤핀(23) 및 제3 컨트롤핀(25)을 포함할 수 있다. 반도체장치(3)는 제1 반도체핀(31), 제2 반도체핀(33) 및 제3 반도체핀(35)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(21) 및 제1 반도체핀(31) 사이에 연결될 수 있다. 제2 전송라인(L13)은 제2 컨트롤핀(23) 및 제2 반도체핀(33) 사이에 연결될 수 있다. 제3 전송라인(L15)은 제3 컨트롤핀(25) 및 제3 반도체핀(35) 사이에 연결될 수 있다. 컨트롤러(2)는 반도체장치(3)를 제어하기 위해 설정신호(CA)를 제1 전송라인(L11)을 통해 반도체장치(3)에 전송할 수 있다. 설정신호(CA)는 커맨드 및 어드레스를 포함할 수 있다. 컨트롤러(2)는 반도체장치(3)를 제어하기 위해 클럭(CLK)을 제2 전송라인(L13)을 통해 반도체장치(3)에 전송할 수 있다. 컨트롤러(2)는 제3 전송라인(L15)을 통해 데이터(DATA)를 반도체장치(3)에 전송할 수 있다.
플래그생성회로(320)는 설정신호(CA)를 토대로 패턴모드 및 데이터카피모드를 제어하기 위한 플래그들을 생성할 수 있다. 플래그생성회로(320)에서 생성되는 플래그들은 클럭(CLK)의 2 주기구간 이상으로 생성됨으로써, 패턴모드 및 데이터카피모드에서의 라이트동작이 연속적으로 수행될 때 플래그들이 토글링되는 것을 방지하여 전력 소모를 절감할 수 있다.
플래그파이프(340)는 패턴모드 및 데이터카피모드를 제어하기 위한 플래그들을 수신하여 래치하고, 기 설정된 시점에 지연플래그들을 출력할 수 있다. 플래그파이프(340)는 플래그들을 시프팅하지 않고, 지연플래그들의 생성시점을 조절함으로써, 전력 소모 및 레이아웃 면적 소모를 최소화하면서 패턴모드 및 데이터카피모드를 제공할 수 있다.
패턴모드제어회로(360)는 플래그파이프(340)에서 출력되는 지연플래그들에 의해 설정신호(CA)를 토대로 설정되는 데이터패턴에 대한 라이트동작을 수행하는 패턴모드를 제공할 수 있다. 패턴모드에서는 데이터패드를 통해 데이터(DATA)를 수신할 필요가 없어 전력소모를 절감할 수 있다.
데이터카피제어회로(380)는 플래그파이프(340)에서 출력되는 지연플래그들에 의해 하나의 데이터패드를 통해 입력된 데이터(DATA)를 다른 데이터패드들에 연결된 데이터경로들에 카피하는 데이터카피모드를 제공할 수 있다. 데이터카피모드에서는 하나의 데이터패드를 통해서만 데이터(DATA)를 수신하여 데이터카피동작에 의해 다수의 데이터패드에 연결된 데이터경로들에 대한 라이트동작을 수행할 수 있어 전력소모를 절감할 수 있다.
도 2는 반도체장치(3)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(3)는 내부설정신호생성회로(311), 라이트제어커맨드생성회로(313), 라이트커맨드생성회로(315), 플래그생성회로(320), 파이프제어회로(330), 플래그파이프(340), 패턴모드제어회로(360) 및 데이터카피제어회로(380)를 포함할 수 있다.
내부설정신호생성회로(311)는 설정신호(CA), 칩선택신호(CS) 및 클럭(CLK)을 토대로 내부설정신호(ICA)를 생성할 수 있다. 내부설정신호생성회로(311)는 기 설정된 칩선택신호(CS)가 입력된 상태에서 클럭(CLK)에 동기하여 설정신호(CA)를 버퍼링하여 내부설정신호(ICA)를 생성할 수 있다.
라이트제어커맨드생성회로(313)는 내부설정신호(ICA), 칩선택신호(CS) 및 클럭(CLK)을 토대로 라이트제어커맨드(CAS)를 생성할 수 있다. 라이트제어커맨드생성회로(313)는 클럭(CLK)에 동기하여 기 설정된 칩선택신호(CS) 및 내부설정신호(ICA)가 입력된 상태에서 라이트제어커맨드(CAS)를 생성할 수 있다. 라이트제어커맨드(CAS)를 생성하기 위한 내부설정신호(ICA)에 포함된 비트들의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
라이트커맨드생성회로(315)는 내부설정신호(ICA), 칩선택신호(CS) 및 클럭(CLK)을 토대로 라이트커맨드(EWT)를 생성할 수 있다. 라이트제어커맨드생성회로(313)는 클럭(CLK)에 동기하여 기 설정된 칩선택신호(CS) 및 내부설정신호(ICA)가 입력된 상태에서 라이트동작을 수행하기 위한 라이트커맨드(EWT)를 생성할 수 있다. 라이트커맨드(EWT)를 생성하기 위한 내부설정신호(ICA)에 포함된 비트들의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
플래그생성회로(320)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호(ICA), 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 패턴모드플래그(WRXF), 제1 패턴제어플래그(PCNTA), 제2 패턴제어플래그(PCNTB), 데이터카피플래그(DCF<1:2>)와 확장데이터카피플래그(EDCF<1:2>)를 생성할 수 있다. 버스트모드신호(B32M)는 라이트커맨드 별로 연속적으로 출력되는 데이터의 비트 수로 정의되는 버스트랭쓰(Burst Length)에 따라 로직레벨이 결정될 수 있다. 예를 들어, 버스트모드신호(B32M)는 버스트랭쓰가 16으로 설정될 때 로직로우레벨로 설정될 수 있고, 버스트랭쓰가 32로 설정될 때 로직하이레벨로 설정될 수 있다. 뱅크클럭모드신호(BCKM)는 뱅크모드 및 클럭모드에 따라 로직레벨이 결정될 수 있다. 예를 들어, 뱅크클럭모드신호(BCKM)는 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 로직로우레벨로 설정될 수 있고, 뱅크클럭모드신호(BCKM)는 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 로직하이레벨로 설정될 수 있다.
뱅크모드에는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드가 포함될 수 있다. 뱅크그룹모드에서는 라이트커맨드에 의해 하나의 뱅크그룹에 포함된 하나의 뱅크에 대한 컬럼동작이 수행될 수 있다. 뱅크그룹은 뱅크어드레스에 의해 엑세스되는 메모리셀어레이로 구성된 다수의 뱅크들을 포함할 수 있다. 8 뱅크모드에서는 라이트커맨드에 의해 2개 뱅크그룹에 포함된 뱅크들에 대한 컬럼동작들이 순차적으로 수행될 수 있다. 예를 들어, 8 뱅크모드에서는 제1 뱅크그룹에 포함된 뱅크에 대한 컬럼동작이 수행된 후 제2 뱅크그룹에 포함된 뱅크에 대한 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 라이트커맨드에 의해 4개 뱅크그룹에 포함된 뱅크들에 대한 컬럼동작이 순차적으로 수행될 수 있다. 예를 들어, 16 뱅크모드에서는 제1 뱅크그룹에 포함된 뱅크, 제2 뱅크그룹에 포함된 뱅크, 제3 뱅크그룹에 포함된 뱅크 및 제4 뱅크그룹에 포함된 뱅크에 대한 컬럼동작이 순차적으로 수행될 수 있다. 클럭모드에는 데이터 입출력을 위한 데이터입출력클럭(미도시)의 주파수가 클럭(CLK)의 주파수의 4배로 설정되는 제1 클럭모드와 데이터입출력클럭의 주파수가 클럭(CLK)의 주파수의 2배로 설정되는 제2 클럭모드가 포함될 수 있다.
플래그생성회로(320)는 버스트랭쓰, 뱅크모드 및 클럭모드에 따라 펄스폭이 조절되는 패턴모드플래그(WRXF), 제1 패턴제어플래그(PCNTA), 제2 패턴제어플래그(PCNTB), 데이터카피플래그(DCF<1:2>)와 확장데이터카피플래그(EDCF<1:2>)를 생성할 수 있다. 패턴모드플래그(WRXF)는 데이터패턴에 대한 라이트동작을 수행하기 위한 패턴모드에 진입하기 위해 발생될 수 있다. 제1 패턴제어플래그(PCNTA)는 제1 데이터경로를 통해 라이트되는 데이터패턴을 설정하기 위해 발생될 수 있다. 제2 패턴제어플래그(PCNTB)는 제2 데이터경로를 통해 라이트되는 데이터패턴을 설정하기 위해 발생될 수 있다. 제1 데이터경로 및 제2 데이터경로 각각은 별도의 데이터패드들과 전기적으로 연결될 수 있다. 데이터카피플래그(DCF<1:2>)와 확장데이터카피플래그(EDCF<1:2>)는 데이터카피모드에서 데이터패드를 통해 입력되는 데이터를 다른 데이터패드들에 연결된 제3 데이터경로로 카피하기 위해 발생될 수 있다. 제3 데이터경로는 데이터패드들과 전기적으로 연결될 수 있다. 예를 들어, 데이터패드를 통해 각각 N 비트들을 포함하는 제1 내지 제4 데이터가 순차적으로 입력될 때 데이터카피플래그의 제1 비트(DCF<1>)는 데이터패드를 통해 입력되는 제1 데이터를 제3 데이터경로로 카피하기 위해 발생될 수 있고, 데이터카피플래그의 제2 비트(DCF<2>)는 데이터패드를 통해 입력되는 제2 데이터를 제3 데이터경로로 카피하기 위해 발생될 수 있으며, 확장데이터카피플래그의 제1 비트(EDCF<1>)는 데이터패드를 통해 입력되는 제3 데이터를 제3 데이터경로로 카피하기 위해 발생될 수 있고, 확장데이터카피플래그의 제2 비트(EDCF<2>)는 데이터패드를 통해 입력되는 제4 데이터를 제3 데이터경로로 카피하기 위해 발생될 수 있다. 여기서, N은 자연수로 설정될 수 있다. 본 실시예에서 버스트랭쓰가 32로 설정된 상태에서 데이터패드를 통해 32 비트의 데이터들이 입력될 때 N은 8로 설정될 수 있다. 본 실시예에서 버스트랭쓰가 32로 설정된 상태에서 N은 8로 설정된 경우를 설명하였지만 버스트랭쓰 및 N은 실시예에 한정되지 않는다.
파이프제어회로(330)는 라이트커맨드(EWT), 레이턴시설정신호(SWL), 버스트설정신호(SBL), 버스트모드신호(B32M) 및 버블모드신호(CBM)를 토대로 파이프입력제어신호(FPIN), 파이프출력제어신호(FPOUT) 및 지연파이프출력제어신호(FPOUTd)를 생성할 수 있다. 레이턴시설정신호(SWL)는 라이트레이턴시에 대응하는 로직레벨조합을 갖는 비트들을 포함할 수 있다. 버스트설정신호(SBL)는 버스트랭쓰에 대응하는 로직레벨조합을 갖는 비트들을 포함할 수 있다. 버블모드신호(CBM)의 로직레벨은 라이트커맨드에 따른 뱅크에 대한 컬럼동작이 수행될 때 버블구간의 포함 여부에 따라 결정될 수 있다. 버블구간은 뱅크모드가 뱅크그룹모드로 설정되고, 버스트랭쓰가 32로 설정된 상태에서 라이트동작이 수행될 때 뱅크의 컬럼동작들 사이에서 다른 뱅크의 컬럼동작을 수행하기 위해 발생될 수 있다.
파이프제어회로(330)는 라이트커맨드(EWT)가 발생할 때 파이프입력제어신호(FPIN)를 생성할 수 있다. 파이프제어회로(330)는 라이트커맨드(EWT)가 발생되고, 라이트레이턴시 및 버스트랭쓰에 따라 설정되는 구간이 경과될 때 파이프출력제어신호(FPOUT)를 생성할 수 있다. 파이프제어회로(330)는 버스트랭쓰가 32로 설정된 상태에서 라이트커맨드(EWT)가 발생되고, 라이트레이턴시, 버스트랭쓰 및 버블구간이 존재하는지 여부에 따라 결정되는 구간이 경과될 때 지연파이프출력제어신호(FPOUTd)를 생성할 수 있다.
플래그파이프(340)는 파이프입력제어신호(FPIN)를 토대로 패턴모드플래그(WRXF), 제1 패턴제어플래그(PCNTA), 제2 패턴제어플래그(PCNTB), 데이터카피플래그(DCF<1:2>)와 확장데이터카피플래그(EDCF<1:2>)를 래치할 수 있다. 플래그파이프(340)는 파이프출력제어신호(FPOUT) 및 지연파이프출력제어신호(FPOUTd)를 토대로 지연패턴모드플래그(WRXFD), 제1 지연패턴제어플래그(PCNTAD), 제2 지연패턴제어플래그(PCNTBD)와 합성데이터카피플래그(SDCF<1:2>)를 출력할 수 있다.
플래그파이프(340)는 파이프입력제어신호(FPIN)을 토대로 패턴모드플래그(WRXF)를 래치할 수 있다. 플래그파이프(340)는 버스트랭쓰가 16일 때 파이프출력제어신호(FPOUT)를 토대로 래치된 패턴모드플래그(WRXF)를 지연패턴모드플래그(WRXFD)로 출력할 수 있다. 플래그파이프(340)는 버스트랭쓰가 32일 때 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 패턴모드플래그(WRXF)를 지연패턴모드플래그(WRXFD)로 출력할 수 있다.
플래그파이프(340)는 파이프입력제어신호(FPIN)을 토대로 제1 패턴제어플래그(PCNTA)를 래치할 수 있다. 플래그파이프(340)는 버스트랭쓰가 16일 때 파이프출력제어신호(FPOUT)를 토대로 래치된 제1 패턴제어플래그(PCNTA)를 제1 지연패턴제어플래그(PCNTAD)로 출력할 수 있다. 플래그파이프(340)는 버스트랭쓰가 32일 때 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 제1 패턴제어플래그(PCNTA)를 제1 지연패턴제어플래그(PCNTAD)로 출력할 수 있다.
플래그파이프(340)는 파이프입력제어신호(FPIN)을 토대로 제2 패턴제어플래그(PCNTB)를 래치할 수 있다. 플래그파이프(340)는 버스트랭쓰가 16일 때 파이프출력제어신호(FPOUT)를 토대로 래치된 제2 패턴제어플래그(PCNTB)를 제2 지연패턴제어플래그(PCNTBD)로 출력할 수 있다. 플래그파이프(340)는 버스트랭쓰가 32일 때 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 제2 패턴제어플래그(PCNTB)를 제2 지연패턴제어플래그(PCNTBD)로 출력할 수 있다.
플래그파이프(340)는 버스트랭쓰가 16으로 설정된 상태에서 파이프입력제어신호(FPIN)를 토대로 데이터카피플래그(DCF<1:2>)를 래치하고, 파이프출력제어신호(FPOUT)를 토대로 래치된 데이터카피플래그(DCF<1:2>)를 합성데이터카피플래그(SDCF<1:2>)로 출력할 수 있다. 플래그파이프(340)는 버스트랭쓰가 32로 설정된 상태에서 파이프입력제어신호(FPIN)를 토대로 확장데이터카피플래그(EDCF<1:2>)를 래치하고, 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 확장데이터카피플래그(EDCF<1:2>)를 합성데이터카피플래그(SDCF<1:2>)로 출력할 수 있다.
패턴모드제어회로(360)는 지연패턴모드플래그(WRXFD), 제1 지연패턴제어플래그(PCNTAD) 및 제2 지연패턴제어플래그(PCNTBD)를 토대로 데이터패턴에 대한 라이트동작을 수행하는 패턴모드를 제공할 수 있다. 패턴모드제어회로(360)는 지연패턴모드플래그(WRXFD)를 토대로 데이터패턴에 대한 라이트동작을 위한 패턴모드에 진입하도록 제어할 수 있다. 패턴모드제어회로(360)는 제1 지연패턴제어플래그(PCNTAD)를 토대로 패턴모드에서 제1 데이터경로를 통해 라이트되는 데이터패턴을 설정할 수 있다. 패턴모드제어회로(360)는 제2 지연패턴제어플래그(PCNTBD)를 토대로 패턴모드에서 제2 데이터경로를 통해 라이트되는 데이터패턴을 설정할 수 있다.
데이터카피제어회로(380)는 합성데이터카피플래그(SDCF<1:2>)를 토대로 하나의 데이터패드를 통해 입력된 데이터를 다른 데이터패드들에 연결된 데이터경로들에 카피하는 데이터카피모드를 제공할 수 있다.
도 3은 패턴모드 및 데이터카피모드를 제어하기 위한 플래그들을 내부설정신호에 따라 생성하는 동작을 설명하기 위한 표이다. 도 3에 도시된 바와 같이, 칩선택신호가 'H'(이하, '로직하이레벨')이고, 클럭(CLK)의 라이징에지(rising edge)에 동기하여 내부설정신호의 제1 내지 제2 비트(ICA<1:2>)가 'L'(이하, '로직로우레벨')로 설정되고, 내부설정신호의 제3 내지 제4 비트(ICA<3:4>)가 로직하이레벨로 설정될 때 라이트제어커맨드(CAS)가 발생될 수 있다. 라이트제어커맨드(CAS)가 발생된 상태에서 클럭(CLK)의 폴링에지(falling edge)에 동기하여 내부설정신호의 제1 비트(ICA<1>)에 의해 데이터카피플래그의 제1 비트(DCF<1>)가 발생될 수 있다. 라이트제어커맨드(CAS)가 발생된 상태에서 클럭(CLK)의 폴링에지에 동기하여 내부설정신호의 제2 비트(ICA<2>)에 의해 데이터카피플래그의 제2 비트(DCF<2>)가 발생될 수 있다. 라이트제어커맨드(CAS)가 발생된 상태에서 클럭(CLK)의 폴링에지에 동기하여 내부설정신호의 제3 비트(ICA<3>)에 의해 확장데이터카피플래그의 제1 비트(EDCF<1>)가 발생될 수 있다. 라이트제어커맨드(CAS)가 발생된 상태에서 클럭(CLK)의 폴링에지에 동기하여 내부설정신호의 제4 비트(ICA<4>)에 의해 확장데이터카피플래그의 제2 비트(EDCF<2>)가 발생될 수 있다. 라이트제어커맨드(CAS)가 발생된 상태에서 클럭(CLK)의 폴링에지에 동기하여 내부설정신호의 제5 비트(ICA<5>)에 의해 패턴모드플래그(WRXF)가 발생될 수 있다. 라이트제어커맨드(CAS)가 발생된 상태에서 클럭(CLK)의 폴링에지에 동기하여 내부설정신호의 제6 비트(ICA<6>)에 의해 제1 패턴제어플래그(PCNTA)가 발생될 수 있다. 라이트제어커맨드(CAS)가 발생된 상태에서 클럭(CLK)의 폴링에지에 동기하여 내부설정신호의 제7 비트(ICA<7>)에 의해 제2 패턴제어플래그(PCNTB)가 발생될 수 있다.
도 4는 반도체장치(3)에 포함된 플래그생성회로(320)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 4에 도시된 바와 같이, 플래그생성회로(320)는 패턴모드플래그생성회로(41), 제1 패턴제어플래그생성회로(43), 제2 패턴제어플래그생성회로(45) 및 데이터카피플래그생성회로(47)를 포함할 수 있다.
패턴모드플래그생성회로(41)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제5 비트(ICA<5>), 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 패턴모드플래그(WRXF)를 생성할 수 있다.
패턴모드플래그생성회로(41)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 펄스폭을 갖는 패턴모드플래그(WRXF)를 발생시킬 수 있다. 제1 펄스폭은 클럭(CLK)의 2 주기구간으로 설정될 수 있다. 패턴모드플래그생성회로(41)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제2 펄스폭을 갖는 패턴모드플래그(WRXF)를 발생시킬 수 있다. 제2 펄스폭은 클럭(CLK)의 4 주기구간으로 설정될 수 있다. 패턴모드플래그생성회로(41)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 펄스폭을 갖는 패턴모드플래그(WRXF)를 발생시킬 수 있다. 제3 펄스폭은 클럭(CLK)의 6 주기구간으로 설정될 수 있다.
제1 패턴제어플래그생성회로(43)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제6 비트(ICA<6>), 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 제1 패턴제어플래그(PCNTA)를 생성할 수 있다. 제1 패턴제어플래그생성회로(43)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 펄스폭을 갖는 제1 패턴제어플래그(PCNTA)를 발생시킬 수 있다. 제1 패턴제어플래그생성회로(43)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제2 펄스폭을 갖는 제1 패턴제어플래그(PCNTA)를 발생시킬 수 있다. 제1 패턴제어플래그생성회로(43)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 펄스폭을 갖는 제1 패턴제어플래그(PCNTA)를 발생시킬 수 있다.
제2 패턴제어플래그생성회로(45)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제7 비트(ICA<7>), 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 제2 패턴제어플래그(PCNTB)를 생성할 수 있다. 제2 패턴제어플래그생성회로(45)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 펄스폭을 갖는 제2 패턴제어플래그(PCNTB)를 발생시킬 수 있다. 제2 패턴제어플래그생성회로(45)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제2 펄스폭을 갖는 제2 패턴제어플래그(PCNTB)를 발생시킬 수 있다. 제2 패턴제어플래그생성회로(45)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 펄스폭을 갖는 제2 패턴제어플래그(PCNTB)를 발생시킬 수 있다.
데이터카피플래그생성회로(47)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제1 내지 제4 비트(ICA<1:4>), 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 데이터카피플래그(DCF<1:2>)와 확장데이터카피플래그(EDCF<1:2>)를 생성할 수 있다. 데이터카피플래그생성회로(47)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제1 비트(ICA<1>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 펄스폭을 갖는 데이터카피플래그의 제1 비트(DCF<1>)를 발생시킬 수 있다. 데이터카피플래그생성회로(47)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제2 비트(ICA<2>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 펄스폭을 갖는 데이터카피플래그의 제2 비트(DCF<2>)를 발생시킬 수 있다.
데이터카피플래그생성회로(47)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제3 비트(ICA<3>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제2 펄스폭을 갖는 확장데이터카피플래그의 제1 비트(EDCF<1>)를 발생시킬 수 있다. 데이터카피플래그생성회로(47)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제3 비트(ICA<3>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 펄스폭을 갖는 확장데이터카피플래그의 제1 비트(EDCF<1>)를 발생시킬 수 있다.
데이터카피플래그생성회로(47)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제4 비트(ICA<4>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제2 펄스폭을 갖는 확장데이터카피플래그의 제2 비트(EDCF<2>)를 발생시킬 수 있다. 데이터카피플래그생성회로(47)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제4 비트(ICA<4>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 펄스폭을 갖는 확장데이터카피플래그의 제2 비트(EDCF<2>)를 발생시킬 수 있다.
도 5는 패턴모드플래그생성회로(41)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 5에 도시된 바와 같이, 패턴모드플래그생성회로(41)는 제1 전치패턴모드플래그생성회로(411), 제2 전치패턴모드플래그생성회로(413) 및 패턴모드플래그합성회로(415)를 포함할 수 있다.
제1 전치패턴모드플래그생성회로(411)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제5 비트(ICA<5>)를 토대로 제1 전치패턴모드플래그(WRX_P1)를 생성할 수 있다. 제1 전치패턴모드플래그생성회로(411)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 2 주기구간동안 제1 전치패턴모드플래그(WRX_P1)를 발생시킬 수 있다. 제1 전치패턴모드플래그(WRX_P1)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제2 전치패턴모드플래그생성회로(413)는 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 제1 전치패턴모드플래그(WRX_P1)로부터 제2 전치패턴모드플래그(WRX_P2)를 생성할 수 있다. 제2 전치패턴모드플래그생성회로(413)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴모드플래그(WRX_P1)가 발생된 후 클럭(CLK)의 2 주기구간동안 제2 전치패턴모드플래그(WRX_P2)를 발생시킬 수 있다. 제2 전치패턴모드플래그생성회로(413)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴모드플래그(WRX_P1)가 발생된 후 클럭(CLK)의 4 주기구간동안 제2 전치패턴모드플래그(WRX_P2)를 발생시킬 수 있다. 제2 전치패턴모드플래그(WRX_P2)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
패턴모드플래그합성회로(415)는 제1 전치패턴모드플래그(WRX_P1) 및 제2 전치패턴모드플래그(WRX_P2)를 합성하여 패턴모드플래그(WRXF)를 생성할 수 있다. 패턴모드플래그합성회로(415)는 제1 전치패턴모드플래그(WRX_P1) 또는 제2 전치패턴모드플래그(WRX_P2)가 발생될 때 패턴모드플래그(WRXF)를 발생시킬 수 있다. 패턴모드플래그합성회로(415)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴모드플래그(WRX_P1)에 의해 클럭(CLK)의 2 주기구간동안 패턴모드플래그(WRXF)를 발생시킬 수 있다. 패턴모드플래그합성회로(415)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴모드플래그(WRX_P1) 및 제2 전치패턴모드플래그(WRX_P2)에 의해 클럭(CLK)의 4 주기구간동안 패턴모드플래그(WRXF)를 발생시킬 수 있다. 패턴모드플래그합성회로(415)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제5 비트(ICA<5>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴모드플래그(WRX_P1) 및 제2 전치패턴모드플래그(WRX_P2)에 의해 클럭(CLK)의 6 주기구간동안 패턴모드플래그(WRXF)를 발생시킬 수 있다.
도 6은 제1 패턴제어플래그생성회로(43)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 6에 도시된 바와 같이, 제1 패턴제어플래그생성회로(43)는 제1 전치패턴제어플래그생성회로(431), 제2 전치패턴제어플래그생성회로(433) 및 제1 패턴제어플래그출력회로(435)를 포함할 수 있다.
제1 전치패턴제어플래그생성회로(431)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제6 비트(ICA<6>)를 토대로 제1 전치패턴제어플래그(PCNTA_P1)를 생성할 수 있다. 제1 전치패턴제어플래그생성회로(431)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 2 주기구간동안 제1 전치패턴제어플래그(PCNTA_P1)를 발생시킬 수 있다. 제1 전치패턴제어플래그(PCNTA_P1)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제2 전치패턴제어플래그생성회로(433)는 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 제1 전치패턴제어플래그(PCNTA_P1)로부터 제2 전치패턴제어플래그(PCNTA_P2)를 생성할 수 있다. 제2 전치패턴제어플래그생성회로(433)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴제어플래그(PCNTA_P1)가 발생된 후 클럭(CLK)의 2 주기구간동안 제2 전치패턴제어플래그(PCNTA_P2)를 발생시킬 수 있다. 제2 전치패턴제어플래그생성회로(433)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴제어플래그(PCNTA_P1)가 발생된 후 클럭(CLK)의 4 주기구간동안 제2 전치패턴제어플래그(PCNTA_P2)를 발생시킬 수 있다. 제2 전치패턴제어플래그(PCNTA_P2)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제1 패턴제어플래그출력회로(435)는 제1 전치패턴제어플래그(PCNTA_P1) 및 제2 전치패턴제어플래그(PCNTA_P2)를 합성하여 제1 패턴제어플래그(PCNTA)를 생성할 수 있다. 제1 패턴제어플래그출력회로(435)는 제1 전치패턴제어플래그(PCNTA_P1) 또는 제2 전치패턴제어플래그(PCNTA_P2)가 발생될 때 제1 패턴제어플래그(PCNTA)를 발생시킬 수 있다. 제1 패턴제어플래그출력회로(435)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴제어플래그(PCNTA_P1)에 의해 클럭(CLK)의 2 주기구간동안 제1 패턴제어플래그(PCNTA)를 발생시킬 수 있다. 제1 패턴제어플래그출력회로(435)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴제어플래그(PCNTA_P1) 및 제2 전치패턴제어플래그(PCNTA_P2)에 의해 클럭(CLK)의 4 주기구간동안 제1 패턴제어플래그(PCNTA)를 발생시킬 수 있다. 제1 패턴제어플래그출력회로(435)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제6 비트(ICA<6>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제1 전치패턴제어플래그(PCNTA_P1) 및 제2 전치패턴제어플래그(PCNTA_P2)에 의해 클럭(CLK)의 6 주기구간동안 제1 패턴제어플래그(PCNTA)를 발생시킬 수 있다.
도 7은 제2 패턴제어플래그생성회로(45)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 7에 도시된 바와 같이, 제2 패턴제어플래그생성회로(45)는 제3 전치패턴제어플래그생성회로(451), 제4 전치패턴제어플래그생성회로(453) 및 제2 패턴제어플래그출력회로(455)를 포함할 수 있다.
제3 전치패턴제어플래그생성회로(451)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제7 비트(ICA<7>)를 토대로 제3 전치패턴제어플래그(PCNTB_P1)를 생성할 수 있다. 제3 전치패턴제어플래그생성회로(451)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 2 주기구간동안 제3 전치패턴제어플래그(PCNTB_P1)를 발생시킬 수 있다. 제3 전치패턴제어플래그(PCNTB_P1)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제4 전치패턴제어플래그생성회로(453)는 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 제3 전치패턴제어플래그(PCNTB_P1)로부터 제4 전치패턴제어플래그(PCNTB_P2)를 생성할 수 있다. 제4 전치패턴제어플래그생성회로(453)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 전치패턴제어플래그(PCNTB_P1)가 발생된 후 클럭(CLK)의 2 주기구간동안 제4 전치패턴제어플래그(PCNTB_P2)를 발생시킬 수 있다. 제4 전치패턴제어플래그생성회로(453)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 전치패턴제어플래그(PCNTB_P1)가 발생된 후 클럭(CLK)의 4 주기구간동안 제4 전치패턴제어플래그(PCNTB_P2)를 발생시킬 수 있다. 제4 전치패턴제어플래그(PCNTB_P2)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제2 패턴제어플래그출력회로(455)는 제3 전치패턴제어플래그(PCNTB_P1) 및 제4 전치패턴제어플래그(PCNTB_P2)를 합성하여 제2 패턴제어플래그(PCNTB)를 생성할 수 있다. 제2 패턴제어플래그출력회로(455)는 제3 전치패턴제어플래그(PCNTB_P1) 또는 제4 전치패턴제어플래그(PCNTB_P2)가 발생될 때 제2 패턴제어플래그(PCNTB)를 발생시킬 수 있다. 제2 패턴제어플래그출력회로(455)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 전치패턴제어플래그(PCNTB_P1)에 의해 클럭(CLK)의 2 주기구간동안 제2 패턴제어플래그(PCNTB)를 발생시킬 수 있다. 제2 패턴제어플래그출력회로(455)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 전치패턴제어플래그(PCNTB_P1) 및 제4 전치패턴제어플래그(PCNTB_P2)에 의해 클럭(CLK)의 4 주기구간동안 제2 패턴제어플래그(PCNTB)를 발생시킬 수 있다. 제2 패턴제어플래그출력회로(455)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제7 비트(ICA<7>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 제3 전치패턴제어플래그(PCNTB_P1) 및 제4 전치패턴제어플래그(PCNTB_P2)에 의해 클럭(CLK)의 6 주기구간동안 제2 패턴제어플래그(PCNTB)를 발생시킬 수 있다.
도 8은 데이터카피플래그생성회로(47)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 8에 도시된 바와 같이, 데이터카피플래그생성회로(47)는 제1 데이터카피플래그생성회로(471), 제2 데이터카피플래그생성회로(473), 제1 확장데이터카피플래그생성회로(475), 제2 확장데이터카피플래그생성회로(477)를 포함할 수 있다.
제1 데이터카피플래그생성회로(471)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제1 비트(ICA<1>)를 토대로 데이터카피플래그의 제1 비트(DCF<1>)를 생성할 수 있다. 제1 전치패턴모드플래그생성회로(411)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제1 비트(ICA<1>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 2 주기구간동안 데이터카피플래그의 제1 비트(DCF<1>)를 발생시킬 수 있다. 데이터카피플래그의 제1 비트(DCF<1>)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제2 데이터카피플래그생성회로(473)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제2 비트(ICA<2>)를 토대로 데이터카피플래그의 제2 비트(DCF<2>)를 생성할 수 있다. 제2 데이터카피플래그생성회로(473)는 버스트랭쓰가 16으로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제2 비트(ICA<2>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 2 주기구간동안 데이터카피플래그의 제2 비트(DCF<2>)를 발생시킬 수 있다. 데이터카피플래그의 제2 비트(DCF<2>)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제1 확장데이터카피플래그생성회로(475)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제3 비트(ICA<3>), 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 확장데이터카피플래그의 제1 비트(EDCF<1>)를 생성할 수 있다. 제1 확장데이터카피플래그생성회로(475)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제3 비트(ICA<3>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 4 주기구간동안 확장데이터카피플래그의 제1 비트(EDCF<1>)를 발생시킬 수 있다. 제1 확장데이터카피플래그생성회로(475)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제3 비트(ICA<3>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 6 주기구간동안 확장데이터카피플래그의 제1 비트(EDCF<1>)를 발생시킬 수 있다. 확장데이터카피플래그의 제1 비트(EDCF<1>)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
제2 확장데이터카피플래그생성회로(477)는 라이트제어커맨드(CAS), 클럭(CLK), 라이트커맨드(EWT), 내부설정신호의 제4 비트(ICA<4>), 버스트모드신호(B32M) 및 뱅크클럭모드신호(BCKM)를 토대로 확장데이터카피플래그의 제2 비트(EDCF<2>)를 생성할 수 있다. 제2 확장데이터카피플래그생성회로(477)는 버스트랭쓰가 32로 설정되고, 뱅크그룹모드에서 제1 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제4 비트(ICA<4>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 4 주기구간동안 확장데이터카피플래그의 제2 비트(EDCF<2>)를 발생시킬 수 있다. 제2 확장데이터카피플래그생성회로(477)는 버스트랭쓰가 32로 설정되고, 8 뱅크모드에서 제2 클럭모드로 설정된 상태 또는 16 뱅크모드에서 제2 클럭모드로 설정된 상태에서 라이트제어커맨드(CAS)가 발생되고, 클럭(CLK)의 폴링에지에 동기하여 기 설정된 내부설정신호의 제4 비트(ICA<4>)가 입력되며 라이트동작을 위해 라이트커맨드(EWT)가 발생되면 클럭(CLK)의 6 주기구간동안 확장데이터카피플래그의 제2 비트(EDCF<2>)를 발생시킬 수 있다. 확장데이터카피플래그의 제2 비트(EDCF<2>)가 발생되는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
도 9은 파이프제어회로(330)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 9에 도시된 바와 같이, 파이프제어회로(330)는 라이트플래그생성회로(51), 파이프입력제어신호생성회로(53), 파이프출력제어신호생성회로(55) 및 지연파이프출력제어신호생성회로(57)를 포함할 수 있다.
라이트플래그생성회로(51)는 레이턴시설정신호(SWL), 버스트설정신호(SBL), 버스트모드신호(B32M) 및 버블모드신호(CBM)를 토대로 라이트커맨드(EWT)로부터 라이트플래그(WTF) 및 지연라이트플래그(WTFd)를 생성할 수 있다. 라이트플래그생성회로(51)는 라이트커맨드(EWT)가 발생되고, 라이트레이턴시 및 버스트랭쓰에 따라 설정되는 구간이 경과될 때 라이트플래그(WTF)를 발생시킬 수 있다. 라이트플래그생성회로(51)는 버스트랭쓰가 32로 설정되고, 버블구간이 존재하는지 여부에 따라 결정되는 구간만큼 라이트플래그(WTF)를 지연시켜 지연라이트플래그(WTFd)를 생성할 수 있다.
파이프입력제어신호생성회로(53)는 라이트커맨드(EWT)를 토대로 파이프입력제어신호(FPIN)를 생성할 수 있다. 파이프입력제어신호생성회로(53)는 라이트커맨드(EWT)가 입력될 때마다 로직레벨조합이 가변하는 비트들을 포함하는 파이프입력제어신호(FPIN)를 생성할 수 있다. 파이프입력제어신호생성회로(53)는 라이트커맨드(EWT)를 카운팅하는 카운터(미도시)를 포함하여 파이프입력제어신호(FPIN)에 포함된 비트들의 로직레벨조합을 조절할 수 있다.
파이프출력제어신호생성회로(55)는 라이트플래그(WTF)를 토대로 파이프출력제어신호(FPOUT)를 생성할 수 있다. 파이프출력제어신호생성회로(55)는 라이트플래그(WTF)가 입력될 때마다 로직레벨조합이 가변하는 비트들을 포함하는 파이프출력제어신호(FPOUT)를 생성할 수 있다. 파이프출력제어신호생성회로(55)는 라이트플래그(WTF)를 카운팅하는 카운터(미도시)를 포함하여 파이프출력제어신호(FPOUT)에 포함된 비트들의 로직레벨조합을 조절할 수 있다.
지연파이프출력제어신호생성회로(57)는 지연라이트플래그(WTFd)를 토대로 지연파이프출력제어신호(FPOUTd)를 생성할 수 있다. 지연파이프출력제어신호생성회로(57)는 지연라이트플래그(WTFd)가 입력될 때마다 로직레벨조합이 가변하는 비트들을 포함하는 지연파이프출력제어신호(FPOUTd)를 생성할 수 있다. 지연파이프출력제어신호생성회로(57)는 지연라이트플래그(WTFd)를 카운팅하는 카운터(미도시)를 포함하여 지연파이프출력제어신호(FPOUTd)에 포함된 비트들의 로직레벨조합을 조절할 수 있다.
도 10은 플래그파이프(340)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 10에 도시된 바와 같이, 플래그파이프(340)는 패턴모드파이프(61), 제1 패턴제어파이프(63), 제2 패턴제어파이프(65) 및 데이터카피파이프(67)를 포함할 수 있다.
패턴모드파이프(61)는 패턴모드플래그(WRXF), 파이프입력제어신호(FPIN), 파이프출력제어신호(FPOUT) 및 지연파이프출력제어신호(FPOUTd)를 토대로 지연패턴모드플래그(WRXFD)를 생성할 수 있다. 패턴모드파이프(61)는 파이프입력제어신호(FPIN)을 토대로 패턴모드플래그(WRXF)를 래치할 수 있다. 패턴모드파이프(61)는 버스트랭쓰가 16일 때 파이프출력제어신호(FPOUT)를 토대로 래치된 패턴모드플래그(WRXF)를 지연패턴모드플래그(WRXFD)로 출력할 수 있다. 패턴모드파이프(61)는 버스트랭쓰가 32일 때 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 패턴모드플래그(WRXF)를 지연패턴모드플래그(WRXFD)로 출력할 수 있다.
제1 패턴제어파이프(63)는 제1 패턴제어플래그(PCNTA), 파이프입력제어신호(FPIN), 파이프출력제어신호(FPOUT) 및 지연파이프출력제어신호(FPOUTd)를 토대로 제1 지연패턴제어플래그(PCNTAD)를 생성할 수 있다. 제1 패턴제어파이프(63)는 파이프입력제어신호(FPIN)을 토대로 제1 패턴제어플래그(PCNTA)를 래치할 수 있다. 제1 패턴제어파이프(63)는 버스트랭쓰가 16일 때 파이프출력제어신호(FPOUT)를 토대로 래치된 제1 패턴제어플래그(PCNTA)를 제1 지연패턴제어플래그(PCNTAD)로 출력할 수 있다. 제1 패턴제어파이프(63)는 버스트랭쓰가 32일 때 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 제1 패턴제어플래그(PCNTA)를 제1 지연패턴제어플래그(PCNTAD)로 출력할 수 있다.
제2 패턴제어파이프(65)는 제2 패턴제어플래그(PCNTB), 파이프입력제어신호(FPIN), 파이프출력제어신호(FPOUT) 및 지연파이프출력제어신호(FPOUTd)를 토대로 제2 지연패턴제어플래그(PCNTBD)를 생성할 수 있다. 제2 패턴제어파이프(65)는 파이프입력제어신호(FPIN)을 토대로 제2 패턴제어플래그(PCNTB)를 래치할 수 있다. 제2 패턴제어파이프(65)는 버스트랭쓰가 16일 때 파이프출력제어신호(FPOUT)를 토대로 래치된 제2 패턴제어플래그(PCNTB)를 제2 지연패턴제어플래그(PCNTBD)로 출력할 수 있다. 제2 패턴제어파이프(65)는 버스트랭쓰가 32일 때 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 제2 패턴제어플래그(PCNTB)를 제2 지연패턴제어플래그(PCNTBD)로 출력할 수 있다.
데이터카피파이프(67)는 데이터카피플래그(DCF<1:2>), 확장데이터카피플래그(EDCF<1:2>), 파이프입력제어신호(FPIN), 파이프출력제어신호(FPOUT) 및 지연파이프출력제어신호(FPOUTd)를 토대로 합성데이터카피플래그(SDCF<1:2>)를 생성할 수 있다. 데이터카피파이프(67)는 버스트랭쓰가 16으로 설정된 상태에서 파이프입력제어신호(FPIN)를 토대로 데이터카피플래그(DCF<1:2>)를 래치하고, 파이프출력제어신호(FPOUT)를 토대로 래치된 데이터카피플래그(DCF<1:2>)를 합성데이터카피플래그(SDCF<1:2>)로 출력할 수 있다. 데이터카피파이프(67)는 버스트랭쓰가 32로 설정된 상태에서 파이프입력제어신호(FPIN)를 토대로 확장데이터카피플래그(EDCF<1:2>)를 래치하고, 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 확장데이터카피플래그(EDCF<1:2>)를 합성데이터카피플래그(SDCF<1:2>)로 출력할 수 있다.
도 11은 데이터카피파이프(67)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 11에 도시된 바와 같이, 데이터카피파이프(67)는 제1 카피파이프(671), 제1 확장카피파이프(673), 제2 카피파이프(675), 제2 확장카피파이프(677), 제1 선택출력회로(678) 및 제2 선택출력회로(679)를 포함할 수 있다.
제1 카피파이프(671)는 데이터카피플래그의 제1 비트(DCF<1>), 파이프입력제어신호(FPIN) 및 파이프출력제어신호(FPOUT)를 토대로 지연데이터카피플래그의 제1 비트(DCFd<1>)를 생성할 수 있다. 제1 카피파이프(671)는 파이프입력제어신호(FPIN)을 토대로 데이터카피플래그의 제1 비트(DCF<1>)를 래치할 수 있다. 제1 카피파이프(671)는 파이프출력제어신호(FPOUT)를 토대로 래치된 데이터카피플래그의 제1 비트(DCF<1>)를 지연데이터카피플래그의 제1 비트(DCFd<1>)로 출력할 수 있다.
제1 확장카피파이프(673)는 확장데이터카피플래그의 제1 비트(EDCF<1>), 파이프입력제어신호(FPIN) 및 지연파이프출력제어신호(FPOUTd)를 토대로 지연확장데이터카피플래그의 제1 비트(EDCFd<1>)를 생성할 수 있다. 제1 확장카피파이프(673)는 파이프입력제어신호(FPIN)을 토대로 확장데이터카피플래그의 제1 비트(EDCF<1>)를 래치할 수 있다. 제1 확장카피파이프(673)는 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 확장데이터카피플래그의 제1 비트(EDCF<1>)를 지연확장데이터카피플래그의 제1 비트(EDCFd<1>)로 출력할 수 있다.
제2 카피파이프(675)는 데이터카피플래그의 제2 비트(DCF<2>), 파이프입력제어신호(FPIN) 및 파이프출력제어신호(FPOUT)를 토대로 지연데이터카피플래그의 제2 비트(DCFd<2>)를 생성할 수 있다. 제2 카피파이프(675)는 파이프입력제어신호(FPIN)을 토대로 데이터카피플래그의 제2 비트(DCF<2>)를 래치할 수 있다. 제2 카피파이프(675)는 파이프출력제어신호(FPOUT)를 토대로 래치된 데이터카피플래그의 제2 비트(DCF<2>)를 지연데이터카피플래그의 제2 비트(DCFd<2>)로 출력할 수 있다.
제2 확장카피파이프(677)는 확장데이터카피플래그의 제2 비트(EDCF<2>), 파이프입력제어신호(FPIN) 및 지연파이프출력제어신호(FPOUTd)를 토대로 지연확장데이터카피플래그의 제2 비트(EDCFd<2>)를 생성할 수 있다. 제2 확장카피파이프(677)는 파이프입력제어신호(FPIN)을 토대로 확장데이터카피플래그의 제2 비트(EDCF<2>)를 래치할 수 있다. 제2 확장카피파이프(677)는 지연파이프출력제어신호(FPOUTd)를 토대로 래치된 확장데이터카피플래그의 제2 비트(EDCF<2>)를 지연확장데이터카피플래그의 제2 비트(EDCFd<2>)로 출력할 수 있다.
제1 선택출력회로(678)는 버스트모드신호(B32M), 지연데이터카피플래그의 제1 비트(DCFd<1>) 및 지연확장데이터카피플래그의 제1 비트(EDCFd<1>)를 토대로 합성데이터카피플래그의 제1 비트(SDCF<1>)를 생성할 수 있다. 제1 선택출력회로(678)는 버스트랭쓰가 16으로 설정된 상태에서 지연데이터카피플래그의 제1 비트(DCFd<1>)를 합성데이터카피플래그의 제1 비트(SDCF<1>)로 선택하여 출력할 수 있다. 제1 선택출력회로(678)는 버스트랭쓰가 32로 설정된 상태에서 지연확장데이터카피플래그의 제1 비트(EDCFd<1>)를 합성데이터카피플래그의 제1 비트(SDCF<1>)로 선택하여 출력할 수 있다.
제2 선택출력회로(679)는 버스트모드신호(B32M), 지연데이터카피플래그의 제2 비트(DCFd<2>) 및 지연확장데이터카피플래그의 제2 비트(EDCFd<2>)를 토대로 합성데이터카피플래그의 제2 비트(SDCF<2>)를 생성할 수 있다. 제2 선택출력회로(679)는 버스트랭쓰가 16으로 설정된 상태에서 지연데이터카피플래그의 제2 비트(DCFd<2>)를 합성데이터카피플래그의 제2 비트(SDCF<2>)로 선택하여 출력할 수 있다. 제2 선택출력회로(679)는 버스트랭쓰가 32로 설정된 상태에서 지연확장데이터카피플래그의 제2 비트(EDCFd<2>)를 합성데이터카피플래그의 제2 비트(SDCF<2>)로 선택하여 출력할 수 있다.
도 12는 패턴모드제어회로(360)의 일 실시예에 따른 구성을 도시한 도면이다. 도 12에 도시된 바와 같이, 패턴모드제어회로(360)는 제1 데이터패드(71(1:8)), 제2 데이터패드(71(9:16)), 제1 라이트파이프(73(1:8)), 제2 라이트파이프(73(9:16)), 제1 구동제어신호생성회로(75(1:8)), 제2 구동제어신호생성회로(75(9:16)), 제1 구동회로(77(1:8)), 제2 구동회로(77(9:16)), 제1 라이트프리드라이버(79(1:8)) 및 제2 라이트프리드라이버(79(9:16))를 포함할 수 있다. 제1 데이터패드(71(1:8))에 전기적으로 연결된 제1 라이트파이프(73(1:8)) 및 제1 라이트프리드라이버(79(1:8))는 제1 데이터경로를 형성할 수 있다. 제2 데이터패드(71(9:16))에 전기적으로 연결된 제2 라이트파이프(73(9:16)) 및 제2 라이트프리드라이버(79(9:16))는 제2 데이터경로를 형성할 수 있다. 도 12에서는 제1 데이터패드(71(1:8)) 및 제2 데이터패드(71(9:16)), 제1 라이트파이프(73(1:8)) 및 제2 라이트파이프(73(9:16)), 제1 구동제어신호생성회로(75(1:8)) 및 제2 구동제어신호생성회로(75(9:16)), 제1 구동회로(77(1:8)) 및 제2 구동회로(77(9:16)), 제1 라이트프리드라이버(79(1:8)) 및 제2 라이트프리드라이버(79(9:16))을 각각 하나의 블럭으로 표현하였지만 실시예에 따라서 적어도 2 이상의 블럭들로 표현할 수도 있다.
제1 라이트파이프(73(1:8))는 제1 데이터패드(71(1:8))와 전기적으로 연결되어 데이터(DATA)를 수신할 수 있다. 제1 라이트파이프(73(1:8))는 라이트입력제어신호(WPIN)를 토대로 데이터(DATA)를 입력받아 래치하고, 라이트출력제어신호(WPOUT)를 토대로 래치된 데이터(DATA)를 제1 내부데이터(ID<1:8>)로 출력할 수 있다. 제2 라이트파이프(73(9:16))는 제2 데이터패드(71(9:16))와 전기적으로 연결되어 데이터(DATA)를 수신할 수 있다. 제2 라이트파이프(73(9:16))는 라이트입력제어신호(WPIN)를 토대로 데이터(DATA)를 입력받아 래치하고, 라이트출력제어신호(WPOUT)를 토대로 래치된 데이터(DATA)를 제1 내부데이터(ID<1:8>)로 출력할 수 있다. 라이트입력제어신호(WPIN) 및 라이트출력제어신호(WPOUT)는 패턴모드 및 데이터카피모드에 진입하지 않은 상태에서 라이트동작이 수행될 때 생성될 수 있다.
제1 구동제어신호생성회로(75(1:8))는 지연패턴모드플래그(WRXFD) 및 제1 지연패턴제어플래그(PCNTAD)를 토대로 제1 라이트풀업신호(WPU<1:8>) 및 제1 라이트풀다운신호(WPN<1:8>)를 생성할 수 있다. 제1 구동제어신호생성회로(75(1:8))는 지연패턴모드플래그(WRXFD)가 발생하고, 제1 지연패턴제어플래그(PCNTAD)의 로직레벨에 따라 제1 내부데이터(ID<1:8>)의 데이터패턴을 설정하기 위해 제1 라이트풀업신호(WPU<1:8>) 및 제1 라이트풀다운신호(WPN<1:8>)를 발생시킬 수 있다.
제2 구동제어신호생성회로(75(9:16))는 지연패턴모드플래그(WRXFD) 및 제2 지연패턴제어플래그(PCNTBD)를 토대로 제2 라이트풀업신호(WPU<9:16>) 및 제2 라이트풀다운신호(WPN<9:16>)를 생성할 수 있다. 제2 구동제어신호생성회로(75(9:16))는 지연패턴모드플래그(WRXFD)가 발생하고, 제2 지연패턴제어플래그(PCNTBD)의 로직레벨에 따라 제2 내부데이터(ID<9:16>)의 데이터패턴을 설정하기 위해 제2 라이트풀업신호(WPU<9:16>) 및 제2 라이트풀다운신호(WPN<9:16>)를 발생시킬 수 있다.
제1 구동회로(77(1:8))는 제1 지연패턴제어플래그(PCNTAD)의 로직레벨에 따라 제1 라이트풀업신호(WPU<1:8>)가 발생될 때 제1 내부데이터(ID<1:8>)의 데이터패턴을 로직하이레벨로 설정할 수 있다. 제1 구동회로(77(1:8))는 제1 지연패턴제어플래그(PCNTAD)의 로직레벨에 따라 제1 라이트풀다운신호(WPN<1:8>)가 발생될 때 제1 내부데이터(ID<1:8>)의 데이터패턴을 로직로우레벨로 설정할 수 있다.
제2 구동회로(77(9:16))는 제2 지연패턴제어플래그(PCNTBD)의 로직레벨에 따라 제2 라이트풀업신호(WPU<9:16>)가 발생될 때 제2 내부데이터(ID<9:16>)의 데이터패턴을 로직하이레벨로 설정할 수 있다. 제2 구동회로(77(9:16))는 제2 지연패턴제어플래그(PCNTBD)의 로직레벨에 따라 제2 라이트풀다운신호(WPN<9:16>)가 발생될 때 제2 내부데이터(ID<9:16>)의 데이터패턴을 로직로우레벨로 설정할 수 있다.
제1 라이트프리드라이버(79(1:8))는 제1 내부데이터(ID<1:8>)를 수신하여 글로벌입출력신호(GIO<1:8>)를 구동할 수 있다. 글로벌입출력신호(GIO<1:8>)는 제1 내부데이터(ID<1:8>)와 동일한 로직레벨로 구동될 수 있다.
제2 라이트프리드라이버(79(9:16))는 제2 내부데이터(ID<9:16>)를 수신하여 글로벌입출력신호(GIO<9:16>)를 구동할 수 있다. 글로벌입출력신호(GIO<9:16>)는 제2 내부데이터(ID<9:16>)와 동일한 로직레벨로 구동될 수 있다.
도 13은 데이터카피제어회로(380)의 일 실시예에 따른 구성을 도시한 도면이다. 도 13에 도시된 바와 같이, 데이터카피제어회로(380)는 전달제어신호생성회로(81), 제1 데이터카피회로(83) 및 제2 데이터카피회로(85)를 포함할 수 있다.
전달제어신호생성회로(81)는 오어게이트(OR81)를 포함하여, 합성데이터카피플래그의 제1 비트(SDCF<1>) 및 합성데이터카피플래그의 제2 비트(SDCF<2>)를 입력받아 논리합 연산을 수행하여 전달제어신호(PAON)를 생성할 수 있다. 전달제어신호생성회로(81)는 합성데이터카피플래그의 제1 비트(SDCF<1>) 또는 합성데이터카피플래그의 제2 비트(SDCF<2>)가 로직하이레벨로 발생할 때 전달제어신호(PAON)를 로직하이레벨로 발생시킬 수 있다.
제1 데이터카피회로(83)는 제1 데이터반전회로(831), 제1 라이트드라이버(833), 제2 데이터반전회로(835), 제2 라이트드라이버(837) 및 제1 데이터전달회로(839)를 포함할 수 있다. 제1 데이터반전회로(831)는 글로벌입출력신호(GIO<1>)를 수신하여 반전 출력여부를 결정할 수 있다. 제1 라이트드라이버(833)는 제1 데이터반전회로(831)의 출력신호에 의해 뱅크입출력신호(BGIO<1>)를 구동할 수 있다. 제2 데이터반전회로(835)는 글로벌입출력신호(GIO<2:8>)를 수신하여 반전 출력여부를 결정할 수 있다. 제2 라이트드라이버(837)는 제2 데이터반전회로(835)의 출력신호들에 의해 뱅크입출력신호(BGIO<2:8>)를 구동할 수 있다. 제1 데이터전달회로(839)는 인버터(IV81) 및 전달게이트(T81)를 포함할 수 있다. 제1 데이터전달회로(839)는 전달제어신호(PAON)가 로직하이레벨로 발생할 때 턴온되는 전달게이트(T81)에 의해 글로벌입출력신호(GIO<1>)를 노드(nd83)로 출력할 수 있다. 전달제어신호(PAON)가 로직하이레벨일 때 제2 데이터반전회로(835)는 구동을 중단할 수 있고, 제2 라이트드라이버(837)는 노드(nd83)의 신호에 의해 뱅크입출력신호(BGIO<2:8>)를 구동할 수 있다. 제1 데이터카피회로(83)는 전달제어신호(PAON)가 로직하이레벨로 발생할 때 글로벌입출력신호(GIO<1>)에 의해 뱅크입출력신호(BGIO<1>)를 구동하고, 글로벌입출력신호(GIO<1>)를 카피하여 뱅크입출력신호(BGIO<2:8>)를 구동할 수 있다.
제2 데이터카피회로(85)는 제3 데이터반전회로(851), 제3 라이트드라이버(853), 제4 데이터반전회로(855), 제4 라이트드라이버(857) 및 제2 데이터전달회로(859)를 포함할 수 있다. 제3 데이터반전회로(851)는 글로벌입출력신호(GIO<9>)를 수신하여 반전 출력여부를 결정할 수 있다. 제3 라이트드라이버(853)는 제3 데이터반전회로(851)의 출력신호에 의해 뱅크입출력신호(BGIO<9>)를 구동할 수 있다. 제4 데이터반전회로(855)는 글로벌입출력신호(GIO<10:16>)를 수신하여 반전 출력여부를 결정할 수 있다. 제4 라이트드라이버(857)는 제4 데이터반전회로(855)의 출력신호들에 의해 뱅크입출력신호(BGIO<10:16>)를 구동할 수 있다. 제2 데이터전달회로(859)는 인버터(IV83) 및 전달게이트(T83)를 포함할 수 있다. 제2 데이터전달회로(859)는 전달제어신호(PAON)가 로직하이레벨로 발생할 때 턴온되는 전달게이트(T83)에 의해 글로벌입출력신호(GIO<9>)를 노드(nd85)로 출력할 수 있다. 전달제어신호(PAON)가 로직하이레벨일 때 제4 데이터반전회로(855)는 구동을 중단할 수 있고, 제4 라이트드라이버(857)는 노드(nd85)의 신호에 의해 뱅크입출력신호(BGIO<10:16>)를 구동할 수 있다. 제2 데이터카피회로(85)는 전달제어신호(PAON)가 로직하이레벨로 발생할 때 글로벌입출력신카호(GIO<9>)에 의해 뱅크입출력신호(BGIO<9>)를 구동하고, 글로벌입출력신호(GIO<9>)를 카피하여 뱅크입출력신호(BGIO<10:16>)를 구동할 수 있다.
도 14는 반도체장치(3)의 데이터카피동작을 설명하기 위한 타이밍도이다. 도 14를 참고하여 반도체장치(3)의 데이터카피동작을 살펴보되, 데이터카피플래그의 제1 비트(DCF<1>)가 로직로우레벨로 설정되고, 데이터카피플래그의 제2 비트(DCF<2>)가 로직하이레벨로 설정되며, 확장데이터카피플래그의 제1 비트(EDCF<1>)가 로직로우레벨로 설정되고, 확장데이터카피플래그의 제2 비트(EDCF<2>)가 로직하이레벨로 설정될 때를 가정하여 살펴보면 다음과 같다.
버스트랭쓰가 32로 설정되어 32비트의 제1 데이터(D1<1:32>)가 제1 글로벌입출력신호(GIO<1>)를 통해 입력될 때 제1 구간(td11)에서 제1 데이터의 제1 내지 제8 비트(D1<1:8>)가 입력되고, 제2 구간(td13)에서 제1 데이터의 제9 내지 제16 비트(D1<9:16>)가 입력되며, 제3 구간(td15)에서 제1 데이터의 제17 내지 제24 비트(D1<17:24>)가 입력되고, 제4 구간(td17)에서 제1 데이터의 제25 내지 제32 비트(D1<25:32>)가 입력된다. 제1 구간(td11)에서는 로직로우레벨로 설정된 데이터카피플래그의 제1 비트(DCF<1>)에 의해 제1 데이터의 제1 내지 제8 비트(D1<1:8>)에 대한 데이터카피동작이 수행되지 않는다. 제2 구간(td13)에서는 로직하이레벨로 설정된 데이터카피플래그의 제2 비트(DCF<2>)에 의해 제1 데이터의 제9 내지 제16 비트(D1<9:16>)가 제2 내지 제8 뱅크입출력신호(BGIO<2:8>)로 카피된다. 제3 구간(td15)에서는 로직로우레벨로 설정된 확장데이터카피플래그의 제1 비트(EDCF<1>)에 의해 제1 데이터의 제17 내지 제24 비트(D1<17:24>)에 대한 데이터카피동작이 수행되지 않는다. 제4 구간(td17)에서는 로직하이레벨로 설정된 확장데이터카피플래그의 제2 비트(EDCF<2>)에 의해 제1 데이터의 제25 내지 제32 비트(D1<25:32>)가 제2 내지 제8 뱅크입출력신호(BGIO<2:8>)로 카피된다.
버스트랭쓰가 32로 설정되어 32비트의 제2 데이터(D2<1:32>)가 제9 글로벌입출력신호(GIO<9>)를 통해 입력될 때 제1 구간(td11)에서 제2 데이터의 제1 내지 제8 비트(D2<1:8>)가 입력되고, 제2 구간(td13)에서 제2 데이터의 제9 내지 제16 비트(D2<9:16>)가 입력되며, 제3 구간(td15)에서 제2 데이터의 제17 내지 제24 비트(D2<17:24>)가 입력되고, 제4 구간(td17)에서 제2 데이터의 제25 내지 제32 비트(D2<25:32>)가 입력된다. 제1 구간(td11)에서는 로직로우레벨로 설정된 데이터카피플래그의 제1 비트(DCF<1>)에 의해 제2 데이터의 제1 내지 제8 비트(D2<1:8>)에 대한 데이터카피동작이 수행되지 않는다. 제2 구간(td13)에서는 로직하이레벨로 설정된 데이터카피플래그의 제2 비트(DCF<2>)에 의해 제2 데이터의 제9 내지 제16 비트(D2<9:16>)가 제10 내지 제16 뱅크입출력신호(BGIO<10:16>)로 카피된다. 제3 구간(td15)에서는 로직로우레벨로 설정된 확장데이터카피플래그의 제1 비트(EDCF<1>)에 의해 제2 데이터의 제17 내지 제24 비트(D2<17:24>)에 대한 데이터카피동작이 수행되지 않는다. 제4 구간(td17)에서는 로직하이레벨로 설정된 확장데이터카피플래그의 제2 비트(EDCF<2>)에 의해 제2 데이터의 제25 내지 제32 비트(D2<25:32>)가 제10 내지 제16 뱅크입출력신호(BGIO<10:16>)로 카피된다.
도 15 및 도 16은 반도체장치(3)의 동작을 설명하기 위한 타이밍도들이다.
도 15에 도시된 바와 같이, 패턴모드에서의 라이트동작이 연속적으로 수행될 때 내부설정신호(ICA)를 통해 패턴모드에 진입하기 위한 로직레벨조합(PM), 라이트동작을 위한 로직레벨조합(WT), 패턴모드에서 제1 데이터경로에 데이터패턴을 설정하기 위한 로직레벨조합(PM A), 라이트동작을 위한 로직레벨조합(WT), 패턴모드에서 제2 데이터경로에 데이터패턴을 설정하기 위한 로직레벨조합(PM B), 라이트동작을 위한 로직레벨조합(WT), 패턴모드에서 제1 및 제2 데이터경로에 데이터패턴을 설정하기 위한 로직레벨조합(PM A,B) 및 라이트동작을 위한 로직레벨조합(WT)이 순차적으로 입력될 때 패턴모드플래그(WRXF)는 클럭(CLK)의 8 주기구간동안 발생되고, 제1 패턴제어플래그(PCNTA)는 클럭(CLK)의 2 주기구간동안 2회 발생되며, 제2 패턴제어플래그(PCNTB)는 클럭(CLK)의 4 주기구간동안 발생된다. 패턴모드플래그(WRXF), 제1 패턴제어플래그(PCNTA) 및 제2 패턴제어플래그(PCNTB)는 연속적인 패턴모드에서의 라이트동작이 수행될 때에는 토글링하지 않아 전력소모가 절감될 수 있다.
내부설정신호(ICA)를 통해 입력된 라이트동작을 위한 로직레벨조합(WT)에 의해 발생되는 라이트커맨드(EWT)에 동기하여 플래그파이프입력신호(FPIN)가 생성된다. 패턴모드플래그(WRXF), 제1 패턴제어플래그(PCNTA) 및 제2 패턴제어플래그(PCNTB)는 플래그파이프입력신호(FPIN)에 동기하여 플래그파이프(도2, 340)에 래치된다.
라이트커맨드(EWT)가 발생되고, 라이트레이턴시 및 버스트랭쓰에 따라 설정되는 구간이 경과된 후 발생되는 라이트플래그(WTF)에 동기하여 플래그파이프출력신호(FPOUT)가 생성된다. 플래그파이프(도2, 340)에 래치된 패턴모드플래그(WRXF), 제1 패턴제어플래그(PCNTA) 및 제2 패턴제어플래그(PCNTB)는 플래그파이프출력신호(FPOUT)에 동기하여 지연패턴모드플래그(WRXFD), 제1 지연패턴제어플래그(PCNTAD) 및 제2 지연패턴제어플래그(PCNTBD)로 출력된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치(3)는 내부설정신호(ICA)에 의해 설정된 데이터패턴에 대한 라이트동작을 수행하는 패턴모드를 제공할 수 있다. 또한, 본 실시예에 따른 반도체장치(3)는 플래그파이프(도2, 340)를 이용하여 패턴모드를 제어하기 위한 패턴모드플래그(WRXF), 제1 패턴제어플래그(PCNTA) 및 제2 패턴제어플래그(PCNTB)를 래치하고, 지연패턴모드플래그(WRXFD), 제1 지연패턴제어플래그(PCNTAD) 및 제2 지연패턴제어플래그(PCNTBD)로 출력함으로써, 전력 소모 및 레이아웃 면적 소모를 최소화하면서 패턴모드를 제공할 수 있다.
도 16에 도시된 바와 같이, 데이터카피모드에서의 라이트동작이 연속적으로 수행될 때 내부설정신호(ICA)를 통해 데이터카피모드를 위한 제1 로직레벨조합(CAS '1100'), 버스트랭쓰 16으로 설정된 라이트동작을 위한 로직레벨조합(WT16), 데이터카피모드를 위한 제2 로직레벨조합(CAS '1111') 및 버스트랭쓰 32로 설정된 라이트동작을 위한 로직레벨조합(WT32)이 순차적으로 입력될 때 데이터카피플래그(DCF<1:2>)는 클럭(CLK)의 4 주기구간동안 발생되며, 확장데이터카피플래그(EDCF<1:2>)는 클럭(CLK)의 4 주기구간동안 발생된다. 데이터카피플래그(DCF<1:2>) 및 확장데이터카피플래그(EDCF<1:2>)는 연속적인 데이터카피모드에서의 라이트동작이 수행될 때에는 토글링하지 않아 전력소모가 절감될 수 있다.
내부설정신호(ICA)를 통해 입력된 버스트랭쓰 16으로 설정된 라이트동작을 위한 로직레벨조합(WT16) 및 버스트랭쓰 32로 설정된 라이트동작을 위한 로직레벨조합(WT32)에 의해 발생되는 라이트커맨드(EWT)에 동기하여 플래그파이프입력신호(FPIN)가 생성된다. 데이터카피플래그(DCF<1:2>) 및 확장데이터카피플래그(EDCF<1:2>)는 플래그파이프입력신호(FPIN)에 동기하여 플래그파이프(도2, 340)에 래치된다.
라이트커맨드(EWT)가 발생되고, 라이트레이턴시 및 버스트랭쓰에 따라 설정되는 구간이 경과된 후 라이트플래그(WTF)가 발생된다. 라이트커맨드(EWT)가 발생되고, 라이트레이턴시, 버스트랭쓰 및 버블구간에 따라 설정되는 구간이 경과된 후 지연라이트플래그(WTFd)가 발생된다. 플래그파이프(도2, 340)에 래치된 데이터카피플래그(DCF<1:2>) 및 확장데이터카피플래그(EDCF<1:2>)는 라이트플래그(WTF) 및 지연라이트플래그(WTFd)를 토대로 합성데이터카피플래그(SDCF<1:2>)로 출력된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치(3)는 하나의 데이터패드를 통해 입력된 데이터를 다른 데이터패드들에 연결된 데이터경로들에 카피하는 하는 데이터카피모드를 제공할 수 있다. 또한, 본 실시예에 따른 반도체장치(3)는 플래그파이프(도2, 340)를 이용하여 데이터카피모드를 제어하기 위한 데이터카피플래그(DCF<1:2>) 및 확장데이터카피플래그(EDCF<1:2>)를 래치하고, 합성데이터카피플래그(SDCF<1:2>)로 출력함으로써, 전력 소모 및 레이아웃 면적 소모를 최소화하면서 데이터카피모드를 제공할 수 있다.
도 17은 본 발명의 일 실시예에 따른 전자시스템의 구성을 도시한 블록도이다.
도 17에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 패턴모드 및 데이터카피모드에서의 라이트동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 설정신호를 토대로 설정된 데이터패턴에 대한 라이트동작을 수행하는 패턴모드를 제공함으로써, 라이트동작에서의 전력소모를 절감할 수 있다. 반도체장치들(1400(K:1)) 각각은 하나의 데이터패드를 통해 입력된 데이터를 다른 데이터패드들에 연결된 데이터경로들에 카피하는 하는 데이터카피모드를 제공함으로써, 라이트동작에서의 전력소모를 절감할 수 있다. 반도체장치들(1400(K:1)) 각각은 파이프래치를 이용하여 패턴모드 및 데이터카피모드를 제어하기 위한 플래그들의 생성시점을 조절함으로써, 전력 소모 및 레이아웃 면적 소모를 최소화하면서 패턴모드 및 데이터카피모드를 제공할 수 있다.
컨트롤러(1300)는 도 1에 도시된 컨트롤러(2)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1 및 도 2에 도시된 반도체장치(3)로 구현될 수 있다. 실시예에 따라서 반도체장치들(1400(K:1)) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
1: 반도체시스템 2: 컨트롤러
3: 반도체장치 311: 내부설정신호생성회로
313: 라이트제어커맨드생성회로 315: 라이트커맨드생성회로
320: 플래그생성회로 330: 파이프제어회로
340: 플래그파이프 360: 패턴모드제어회로
380: 데이터카피제어회로 41: 패턴모드플래그생성회로
43: 제1 패턴제어플래그생성회로 45: 제2 패턴제어플래그생성회로
47: 데이터카피플래그생성회로

Claims (20)

  1. 파이프입력제어신호를 토대로 패턴모드플래그, 제1 패턴제어플래그, 제2 패턴제어플래그, 데이터카피플래그 및 확장데이터카피플래그를 래치하고, 파이프출력제어신호를 토대로 지연패턴모드플래그, 제1 지연패턴제어플래그, 제2 지연패턴제어플래그 및 합성데이터카피플래그를 출력하는 플래그파이프;
    상기 지연패턴모드플래그, 상기 제1 지연패턴제어플래그 및 상기 제2 지연패턴제어플래그를 토대로 제1 데이터경로를 통해 라이트되는 제1 데이터패턴 또는 제2 데이터경로를 통해 라이트되는 제2 데이터패턴을 설정하는 패턴모드제어회로; 및
    상기 합성데이터카피플래그를 토대로 제1 데이터패드를 통해 입력된 데이터를 제2 데이터패드에 전기적으로 연결된 제3 데이터경로에 카피하는 데이터카피제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 파이프입력제어신호는 라이트동작을 위해 발생되는 라이트커맨드를 토대로 생성되는 반도체장치.
  3. 제 1 항에 있어서, 상기 파이프출력제어신호는 라이트커맨드가 발생되고, 라이트레이턴시 및 버스트랭쓰에 따라 설정되는 구간이 경과될 때 발생되는 반도체장치.
  4. 제 1 항에 있어서,
    내부설정신호를 토대로 라이트제어커맨드가 발생되고, 상기 내부설정신호 및 라이트커맨드를 토대로 상기 패턴모드플래그, 상기 제1 패턴제어플래그, 상기 제2 패턴제어플래그, 상기 데이터카피플래그 및 상기 확장데이터카피플래그를 생성하는 플래그생성회로를 더 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 패턴모드플래그, 상기 제1 패턴제어플래그, 상기 제2 패턴제어플래그, 상기 데이터카피플래그 및 상기 확장데이터카피플래그는 버스트랭쓰, 뱅크모드 및 클럭모드에 따라 펄스폭이 조절되는 반도체장치.
  6. 제 1 항에 있어서, 상기 패턴모드플래그는 상기 내부설정신호를 토대로 패턴모드에 진입하기 위해 발생되고, 상기 제1 패턴제어플래그는 상기 제1 데이터패턴을 구동하기 위해 발생되며, 제2 패턴제어플래그는 상기 제2 데이터패턴을 구동하기 위해 발생되는 반도체장치.
  7. 제 6 항에 있어서, 제1 데이터패턴은 상기 제1 패턴제어플래그에 따라 로직레벨이 설정되며, 상기 제2 데이터패턴은 상기 제2 패턴제어플래그에 따라 로직레벨이 설정되는 반도체장치.
  8. 제 1 항에 있어서, 상기 패턴모드제어회로는
    상기 지연패턴모드플래그, 상기 제1 지연패턴제어플래그 및 상기 제2 지연패턴제어플래그를 토대로 제1 라이트풀업신호, 제2 라이트풀업신호, 제1 라이트풀다운신호 및 제2 라이트풀다운신호를 생성하는 구동제어신호생성회로; 및
    상기 제1 라이트풀업신호, 상기 제2 라이트풀업신호, 상기 제1 라이트풀다운신호 및 상기 제2 라이트풀다운신호를 토대로 제1 내부데이터 및 제2 내부데이터를 구동하는 구동회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 구동회로는 상기 제1 라이트풀업신호 및 상기 제1 라이트풀다운를 토대로 상기 제1 내부데이터를 상기 제1 데이터패턴으로 설정하고, 상기 제2 라이트풀업신호 및 상기 제2 라이트풀다운신호를 토대로 상기 제2 내부데이터를 상기 제2 데이터패턴으로 설정하는 반도체장치.
  10. 제 8 항에 있어서, 상기 패턴모드제어회로는
    상기 제1 내부데이터 및 상기 제2 내부데이터가 출력되는 라이트파이프; 및
    상기 제1 내부데이터 및 상기 제2 내부데이터를 토대로 글로벌입출력신호를 구동하는 라이트프리드라이버를 더 포함하는 반도체장치.
  11. 제 1 항에 있어서, 상기 제1 데이터경로는 제3 데이터패드에 전기적으로 연결되고, 상기 제2 데이터경로는 제4 데이터패드에 전기적으로 연결되는 반도체장치.
  12. 제 1 항에 있어서, 상기 데이터카피제어회로는
    제1 글로벌입출력신호를 수신하여 반전 여부를 결정하여 출력하는 제1 데이터반전회로;
    상기 제1 데이터반전회로의 출력신호를 토대로 뱅크입출력신호를 구동하는 라이트드라이버;
    제2 글로벌입출력신호를 수신하여 반전 여부를 결정하여 출력하는 제2 데이터반전회로; 및
    상기 합성데이터카피플래그를 토대로 상기 제1 글로벌입출력신호를 상기 제2 데이터반전회로의 출력단으로 전달하는 데이터전달회로를 포함하는 반도체장치.
  13. 내부설정신호를 토대로 라이트제어커맨드가 발생되고, 상기 내부설정신호 및 라이트커맨드를 토대로 패턴모드플래그, 제1 패턴제어플래그 및 제2 패턴제어플래그를 생성하는 플래그생성회로;
    파이프입력제어신호를 토대로 상기 패턴모드플래그, 상기 제1 패턴제어플래그 및 상기 제2 패턴제어플래그를 래치하고, 파이프출력제어신호를 토대로 지연패턴모드플래그, 제1 지연패턴제어플래그 및 제2 지연패턴제어플래그를 출력하는 플래그파이프; 및
    상기 지연패턴모드플래그, 상기 제1 지연패턴제어플래그 및 상기 제2 지연패턴제어플래그를 토대로 제1 데이터경로를 통해 라이트되는 제1 데이터패턴 또는 제2 데이터경로를 통해 라이트되는 제2 데이터패턴을 설정하는 패턴모드제어회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 파이프입력제어신호는 라이트동작을 위해 발생되는 라이트커맨드를 토대로 생성되고, 상기 파이프출력제어신호는 상기 라이트커맨드가 발생되고, 라이트레이턴시 및 버스트랭쓰에 따라 설정되는 구간이 경과될 때 발생되는 반도체장치.
  15. 제 13 항에 있어서, 상기 패턴모드플래그, 상기 제1 패턴제어플래그 및 상기 제2 패턴제어플래그는 버스트랭쓰, 뱅크모드 및 클럭모드에 따라 펄스폭이 조절되는 반도체장치.
  16. 제 13 항에 있어서, 상기 패턴모드플래그는 상기 내부설정신호를 토대로 패턴모드에 진입하기 위해 발생되고, 상기 제1 패턴제어플래그는 상기 제1 데이터패턴을 구동하기 위해 발생되며, 제2 패턴제어플래그는 상기 제2 데이터패턴을 구동하기 위해 발생되는 반도체장치.
  17. 제 13 항에 있어서, 상기 패턴모드제어회로는
    상기 지연패턴모드플래그, 상기 제1 지연패턴제어플래그 및 상기 제2 지연패턴제어플래그를 토대로 제1 라이트풀업신호, 제2 라이트풀업신호, 제1 라이트풀다운신호 및 제2 라이트풀다운신호를 생성하는 구동제어신호생성회로; 및
    상기 제1 라이트풀업신호, 상기 제2 라이트풀업신호, 상기 제1 라이트풀다운신호 및 상기 제2 라이트풀다운신호를 토대로 제1 내부데이터 및 제2 내부데이터를 구동하는 구동회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 구동회로는 상기 제1 라이트풀업신호 및 상기 제1 라이트풀다운를 토대로 상기 제1 내부데이터를 상기 제1 데이터패턴으로 설정하고, 상기 제2 라이트풀업신호 및 상기 제2 라이트풀다운신호를 토대로 상기 제2 내부데이터를 상기 제2 데이터패턴으로 설정하는 반도체장치.
  19. 내부설정신호를 토대로 라이트제어커맨드가 발생되고, 상기 내부설정신호 및 라이트커맨드를 토대로 데이터카피플래그 및 확장데이터카피플래그를 생성하는 플래그생성회로;
    파이프입력제어신호를 토대로 상기 데이터카피플래그 및 상기 확장데이터카피플래그를 래치하고, 파이프출력제어신호를 토대로 합성데이터카피플래그를 출력하는 플래그파이프; 및
    상기 합성데이터카피플래그를 토대로 제1 데이터패드를 통해 입력된 데이터를 제2 데이터패드에 전기적으로 연결된 데이터경로에 카피하는 데이터카피제어회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 데이터카피제어회로는
    제1 글로벌입출력신호를 수신하여 반전 여부를 결정하여 출력하는 제1 데이터반전회로;
    상기 제1 데이터반전회로의 출력신호를 토대로 뱅크입출력신호를 구동하는 라이트드라이버;
    제2 글로벌입출력신호를 수신하여 반전 여부를 결정하여 출력하는 제2 데이터반전회로; 및
    상기 합성데이터카피플래그를 토대로 상기 제1 글로벌입출력신호를 상기 제2 데이터반전회로의 출력단으로 전달하는 데이터전달회로를 포함하는 반도체장치.
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