KR20200140019A - 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 Download PDF

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Abstract

반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법이 제공된다. 반도체 장치는, 제1 클럭 신호를 제공받고, 제1 게이트 신호 및 제2 게이트 신호를 생성하는 게이트 신호 생성 회로; 제2 클럭 신호를 제공받고, 상기 제2 클럭 신호와, 상기 게이트 신호 생성 회로로부터 수신한 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 이용하여 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호를 생성하는 게이팅 클럭 신호 생성 회로; 상기 게이팅 클럭 신호 생성 회로로부터 제3 클럭 신호를 제공받고, 상기 제3 클럭 신호를 이용하여 입력 데이터 신호를 샘플링하는 데이터 샘플링 회로; 및 상기 게이팅 클럭 신호 생성 회로로부서 수신한 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호 중 적어도 하나를 이용하여, 상기 입력 데이터 신호를 병렬화한 병렬 데이터 신호를 생성하는 병렬화 회로를 포함한다.

Description

반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR SYSTEM AND OPERATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법에 관한 것이다.
GDDR(Graphics Double Data Rate) 메모리(예컨대 GDDR DRAM(Graphics Double Data Rate Dynamic Random Access Memory)는 GPU(Graphic Processing Unit) 용으로 설계된 메모리이다. GDDR 메모리 시스템은 예컨대 GDDR 메모리와 GPU 간의 데이터 전송을 위한 물리 계층 인터페이스인 PHY 회로(또는 GDDR PHY 회로)를 포함한다.
그런데 GDDR PHY 회로는 GDDR DRAM에서 데이터를 리드(read)하는 경우 GDDR DRAM으로부터 리드 동작에 관련된 별도의 클럭 신호를 수신하지 않는다. 따라서 GDDR PHY 회로는 GDDR DRAM으로부터 수신하는 데이터를 스스로 샘플링하는 과정이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, GDDR PHY 회로가 GDDR DRAM으로부터 데이터를 효율적으로 수신하도록 하기 위한 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 클럭 신호를 제공받고, 제1 게이트 신호 및 제2 게이트 신호를 생성하는 게이트 신호 생성 회로, 제2 클럭 신호를 제공받고, 제2 클럭 신호와, 게이트 신호 생성 회로로부터 수신한 제1 게이트 신호 및 제2 게이트 신호를 이용하여 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호를 생성하는 게이팅 클럭 신호 생성 회로, 게이팅 클럭 신호 생성 회로로부터 제3 클럭 신호를 제공받고, 제3 클럭 신호를 이용하여 입력 데이터 신호를 샘플링하는 데이터 샘플링 회로, 및 게이팅 클럭 신호 생성 회로로부서 수신한 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호 중 적어도 하나를 이용하여, 입력 데이터 신호를 병렬화한 병렬 데이터 신호를 생성하는 병렬화 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 시스템은, GDDR DRAM, 및 GDDR DRAM으로부터 입력 데이터 신호를 수신하는 제1 PHY 회로, GDDR DRAM에 커맨드 및 어드레스를 전송하는 제2 PHY 회로 및 제1 PHY 회로 및 제2 PHY 회로를 제어하는 컨트롤러를 포함하는 PHY 회로를 포함하고, 제1 PHY 회로는, 제1 클럭 신호를 제공받고, 제1 게이트 신호 및 제2 게이트 신호를 생성하는 게이트 신호 생성 회로, 제2 클럭 신호를 제공받고, 제2 클럭 신호와, 게이트 신호 생성 회로로부터 수신한 제1 게이트 신호 및 제2 게이트 신호를 이용하여 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호를 생성하는 게이팅 클럭 신호 생성 회로, 게이팅 클럭 신호 생성 회로로부터 제3 클럭 신호를 제공받고, 제3 클럭 신호를 이용하여 입력 데이터 신호를 샘플링하는 데이터 샘플링 회로, 및 게이팅 클럭 신호 생성 회로로부서 수신한 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호 중 적어도 하나를 이용하여, 입력 데이터 신호를 병렬화한 병렬 데이터 신호를 생성하는 병렬화 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제1 클럭 신호에 기초하여 제1 게이트 신호 및 제2 게이트 신호를 생성하고, 제2 클럭 신호와, 제1 게이트 신호 및 제2 게이트 신호를 이용하여 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호를 생성하고, 제3 클럭 신호를 이용하여 입력 데이터 신호를 샘플링하고, 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호 중 적어도 하나를 이용하여, 입력 데이터 신호를 병렬화한 병렬 데이터 신호를 생성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 샘플링 회로를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 병렬화 회로를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 게이팅 클럭 신호 생성 회로를 설명하기 위한 도면이다.
도 7은 도 6의 게이팅 클럭 신호 생성 회로의 게이팅 클럭 동기화 회로의 동작을 설명하기 위한 도면이다.
도 8 및 도 9는 도 6의 게이팅 클럭 신호 생성 회로의 락(lock) 회로의 동작을 설명하기 위한 도면이다.
도 10은 도 6의 게이팅 클럭 신호 생성 회로의 클럭 생성 회로의 동작을 설명하기 위한 도면이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 동작과 대비되는 종래 기술을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(1)은 PHY 회로(10) 및 GDDR DRAM(20)을 포함할 수 있다.
PHY 회로(10)는 GDDR DRAM(20)과의 데이터 전송을 위한 물리 계층 인터페이스이다. 구체적으로 PHY 회로(10)는 GDDR DRAM(20)에 데이터를 라이트(write)하거나 GDDR DRAM(20)으로부터 데이터를 리드할 수 있다.
GDDR DRAM(20)에 데이터를 라이트하기 위해, PHY 회로(10)는 커멘드 및 어드레스(CA)를 GDDR DRAM(20)에 전송할 수 있다. 그리고 PHY 회로(10)는 라이트할 데이터(DQ)를 GDDR DRAM(20)에 전송할 수 있다. 이 경우, PHY 회로(10)는 하나 이상의 클럭 신호(CK_t, CK_c)를 커멘드 및 어드레스(CA)와 함께 GDDR DRAM(20)에 전송할 수 있다. 그리고 PHY 회로(10)는 하나 이상의 라이트 클럭 신호(WCK_t, WCK_c)를 데이터(DQ)와 함께 GDDR DRAM(20)에 전송할 수 있다. 클럭 신호(CK_t, CK_c) 및 라이트 클럭 신호(WCK_t, WCK_c)는 공지된 GDDR 표준 문서에 의해 정의될 수 있다.
GDDR DRAM(20)에서 데이터를 리드하기 위해, PHY 회로(10)는 커멘드 및 어드레스(CA)를 GDDR DRAM(20)에 전송하고, GDDR DRAM(20)으로부터 데이터(DQ)를 수신할 수 있다. 그런데 GDDR DRAM(20)에서 데이터를 리드하는 동안, PHY 회로(10)는 GDDR DRAM(20)으로부터 리드 동작에 관련된 클럭 신호를 수신하지 않으므로, 데이터(DQ)의 도착 시간(arriving time)을 알 수 없다. 그러므로 PHY 회로(10)는 자체적인 클럭 신호를 이용하여 데이터(DQ)를 샘플링하고, 샘플링한 결과를 예컨대 FIFO(First-In First-Out) 구조체와 같은 데이터 구조에 저장했다가, 이로부터 데이터(DQ)를 복원하는 방식을 사용할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템(2)의 PHY 회로(10)는 제1 PHY 회로(100), 제2 PHY 회로(102) 및 컨트롤러(104)를 포함할 수 있다. 도 2는 PHY 회로(10)의 모든 요소를 도시한 것이 아니고, GDDR DRAM(20)에서 데이터를 수신하는 경우에 국한하여 일부 요소만을 도시한 것이다.
먼저 제2 PHY 회로(102)는 GDDR DRAM(20)에 커맨드 및 어드레스(CA)를 전송하며, 컨트롤러(104)는 제1 PHY 회로(100) 및 제2 PHY 회로(102)를 제어한다.
제1 PHY 회로(100)는 GDDR DRAM(20)으로부터 입력 데이터 신호(DQ)를 수신하고, 자체적인 클럭 신호를 이용하여 데이터(DQ)를 샘플링한다.
구체적으로, 제1 PHY 회로(100)는 데이터 샘플링 회로(110), 병렬화 회로(120), 게이팅 클럭 신호 생성 회로(130) 및 디지털 로직 회로(150)를 포함할 수 있다. 그리고 디지털 로직 회로(150)는 FIFO 구조체(152), FIFO 구조체 제어 회로(154), 게이트 신호 생성 회로(156) 및 레이턴시 조정 회로(158)를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템(2)의 PHY 회로(10)는 GDDR DRAM(20)으로부터 데이터를 효율적으로 수신하기 위해, 특히 게이팅 클럭 신호 생성 회로(130) 및 게이트 신호 생성 회로(156)를 이용할 수 있는데 이에 대한 구체적인 내용은 이하에서 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 구체적으로 도 3은 도 2의 제1 PHY 회로(100)의 일례를 도시하고 있다. 그리고 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 샘플링 회로를 설명하기 위한 도면이고, 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 병렬화 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 PHY 회로(100)는 데이터 샘플링 회로(110), 병렬화 회로(120), 게이팅 클럭 신호 생성 회로(130), FIFO 구조체(152), FIFO 구조체 제어 회로(154), 게이트 신호 생성 회로(156) 및 레이턴시 조정 회로(158)를 포함할 수 있다.
먼저 게이트 신호 생성 회로(156)를 설명하면, 게이트 신호 생성 회로(156)는, 제1 클럭 신호(PHY_CLK)를 제공받고, 제1 게이트 신호(M_GATE) 및 제2 게이트 신호(R_GATE)를 생성할 수 있다. 다시 말해서, 제1 게이트 신호(M_GATE) 및 제2 게이트 신호(R_GATE)는 제1 클럭 신호(PHY_CLK)와 동기화된 신호일 수 있다. 제1 게이트 신호(M_GATE) 및 제2 게이트 신호(R_GATE)는 후술할 제1 게이팅 클럭 신호(M_CLK), 제2 게이팅 클럭 신호(M_CLK_DIV2) 및 제3 게이팅 클럭 신호(RCLK)를 생성하기 위해 사용될 수 있다.
이어서 게이팅 클럭 신호 생성 회로(130)를 설명하면, 게이팅 클럭 신호 생성 회로(130)는, 제2 클럭 신호(CLK_IN[3:0])를 제공받고, 제2 클럭 신호(CLK_IN[3:0])와, 게이트 신호 생성 회로(156)로부터 수신한 제1 게이트 신호(M_GATE) 및 제2 게이트 신호(R_GATE)를 이용하여 제1 게이팅 클럭 신호(M_CLK), 제2 게이팅 클럭 신호(M_CLK_DIV2) 및 제3 게이팅 클럭 신호(RCLK)를 생성할 수 있다.
본 실시예에서 제1 클럭 신호(PHY_CLK)와 제2 클럭 신호(CLK_IN[3:0])는 서로 비동기적(asynchronous) 신호에 해당할 수 있다. 다시 말해, 제1 클럭 신호(PHY_CLK)와 제2 클럭 신호(CLK_IN[3:0])는 서로 동기화되지 않은 신호들일 수 있다. 예를 들어, 제1 클럭 신호(PHY_CLK)는 제1 주파수의 클럭 신호를 생성하는 제1 PLL로부터 생성될 수 있고, 제2 클럭 신호(CLK_IN[3:0])는 상기 제1 주파수와 다른 제2 주파수의 클럭 신호를 생성하는 제2 PLL로부터 생성될 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 제1 클럭 신호(PHY_CLK)와 제2 클럭 신호(CLK_IN[3:0])는 서로 동기적(synchronous) 신호로 구현될 수도 있다.
특히, 제2 클럭 신호(CLK_IN[3:0])는 입력 데이터 신호(DQ)를 1/4 속도(즉, quarter-rate)로 샘플링하기 위해 사용될 수 있도록 그 주파수가 미리 정해질 수 있다.
게이팅 클럭 신호 생성 회로(130)에서 생성된 제1 게이팅 클럭 신호(M_CLK), 제2 게이팅 클럭 신호(M_CLK_DIV2) 및 제3 게이팅 클럭 신호(RCLK)는 후술할 병렬화 회로(120)에 제공될 수 있다. 그리고 제3 게이팅 클럭 신호(RCLK)는 후술할 FIFO 구조체(152)에도 제공될 수 있다.
한편, 게이팅 클럭 신호 생성 회로(130)는 제3 클럭 신호(CLK_OUT[3:0])를 생성할 수 있다. 그리고 게이팅 클럭 신호 생성 회로(130)에서 생성된 제3 클럭 신호(CLK_OUT[3:0])는 후술할 데이터 샘플링 회로(110)에 제공될 수 있다.
게이트 신호 생성 회로(156)는 선택 신호(GATE_CTRL)를 더 생성할 수 있다. 게이팅 클럭 신호 생성 회로(130)는 게이트 신호 생성 회로(156)로부터 수신한 선택 신호(GATE_CTRL)를 이용하여 게이팅 클럭 신호 생성 회로(130)의 복수의 내부 신호들 중 일부를 선택할 수 있다.
데이터 샘플링 회로(110)는, 게이팅 클럭 신호 생성 회로(130)로부터 제3 클럭 신호(CLK_OUT[3:0])를 제공받고, 제3 클럭 신호(CLK_OUT[3:0])를 이용하여 입력 데이터 신호(DQ)를 샘플링할 수 있다.
이를 위해, 도 4를 함께 참조하면, 데이터 샘플링 회로(110)는 예컨대 복수의 D 플립 플롭들을 포함하는 회로로 구현될 수 있다. 데이터 샘플링 회로(110)는 입력 단자(PAD)를 통해 입력 데이터 신호(DQ)를 수신하고, 입력 데이터 신호(DQ)는 제3 클럭 신호(CLK_OUT[3:0])에 의해 각각 동작하는 복수의 D 플립 플롭들을 통과하여, 1/4 속도로 샘플링된 제1 중간 샘플링 신호(DRET[3:0])로서 출력될 수 있다. 데이터 샘플링 회로(110)에서 출력된 제1 중간 샘플링 신호(DRET[3:0])는 후술할 병렬화 회로(120)에 제공된다.
병렬화 회로(120)는, 게이팅 클럭 신호 생성 회로(130)로부서 수신한 제1 게이팅 클럭 신호(M_CLK), 제2 게이팅 클럭 신호(M_CLK_DIV2) 및 제3 게이팅 클럭 신호(RCLK) 중 적어도 하나를 이용하여, 입력 데이터 신호(DQ)를 병렬화한 병렬 데이터 신호(RDATA[7:0])를 생성할 수 있다. 특히, 병렬화 회로(120)는 데이터 샘플링 회로(110)로부터 수신한 제1 중간 샘플링 신호(DRET[3:0])를 1/8 속도의 병렬 데이터 신호(RDATA[7:0])로 변환한다.
이를 위해, 도 5를 함께 참조하면, 병렬화 회로(120)는 예컨대 복수의 D 플립 플롭들을 포함하는 회로로 구현될 수 있다. 데이터 병렬화 회로(120)는 데이터 샘플링 회로(110)로부터 수신한 제1 중간 샘플링 신호(DRET[3:0])를, 제2 중간 샘플링 신호(DR[3:0]), 제3 중간 샘플링 신호(DESER_P<0> 내지 DESER_P<3>), 제4 중간 샘플링 신호(DESER_N<0> 내지 DESER_N<7>)을 거쳐 최종적으로 병렬 데이터 신호(RDATA[7:0])를 출력할 수 있다.
도 4에 도시된 데이터 샘플링 회로(110)와 도 5에 도시된 병렬화 회로(120)는 오로지 예시적인 것에 불과하며, 구체적인 구현 목적에 따라 데이터 샘플링 회로(110)와 병렬화 회로(120)의 구현 방법은 얼마든지 달라질 수 있다.
FIFO 구조체(152)는 게이팅 클럭 신호 생성 회로(130)로부터 제공되는 제3 게이팅 클럭 신호(RCLK)에 따라 병렬 데이터 신호(RDATA[7:0])를 저장하는 데이터 구조이다. 그리고 FIFO 구조체 제어 회로(154)는 FIFO 구조체(152)를 제어한다. 이를 위해, FIFO 구조체 제어 회로(154)는 FIFO 구조체(152)에 FIFO 라이트 인에이블 신호(FIFO_WR_EN) 및 FIFO 리드 인에이블 신호(FIFO_RD_EN)와 같은 제어 신호를 전송할 수 있다. FIFO 구조체(152)에 저장된 병렬 데이터 신호(RDATA[7:0])는 복원 데이터(DATA_OUT[7:0])로서 출력될 수 있다.
레이턴시 조정 회로(158)는 병렬 데이터 신호(RDATA[7:0])에 미리 정해진 데이터 패턴이 저장될 때까지 1 UI(unit interval) 단위로 게이트 신호 및 클럭 신호 중 적어도 하나를 이동시켜 최적 위치(optimal position)을 찾을 수 있도록 한다. 예를 들어, 레이턴시 조정 회로(158)는 병렬 데이터 신호(RDATA[7:0])에 데이터(DQ)의 16 비트 패턴이 출력될 때까지 게이트 신호 및 클럭 신호 중 적어도 하나를 1 UI 단위로 이동시킬 수 있다.
이를 위해, 레이턴시 조정 회로(158)는 게이트 신호 생성 회로(156)를 제어하는 레이턴시 정보(LI)를 게이트 신호 생성 회로(156)에 제공할 수 있고, 레이턴시 정보(LI)에 기초하여, 게이트 신호 생성 회로(156)는 선택 신호(GATE_CTRL)를 이용하여 0 UI, 1 UI, 2 UI, 3 UI 단위로 게이트 신호 및 클럭 신호 중 적어도 하나를 이동시키거나, 게이트 신호 생성 회로(156) 내에서 4 UI 단위로 게이트 신호 및 클럭 신호 중 적어도 하나를 이동시킬 수 있다. 즉, 게이트 신호 생성 회로(156)는 이러한 2 가지 방법을 모두 사용하여 1 UI 단위로 게이트 신호 및 클럭 신호 중 적어도 하나를 조절할 수 있으며, 최대로 조절 가능한 범위는 구체적인 구현 목적에 따라 상이할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 게이팅 클럭 신호 생성 회로를 설명하기 위한 도면이다.
도 6을 참조하면, 게이팅 클럭 신호 생성 회로(130)는 게이팅 클럭 동기화 회로(132), 락 회로(134) 및 클럭 생성 회로(136)를 포함할 수 있다.
게이팅 클럭 동기화 회로(132)는 제1 게이트 신호(M_GATE) 및 상기 제2 게이트 신호(R_GATE)를 이용하여 복수의 제1 샘플링 신호(m_gate_sam0~m_gate_sam3) 및 복수의 제2 샘플링 신호(r_gate_sam0~r_gate_sam3)를 생성할 수 있다.
구체적으로, 게이팅 클럭 동기화 회로(132)는 제2 클럭 신호(CLK_IN[3:0])를 이용하여 제1 게이트 신호(M_GATE)를 샘플링하여 복수의 제1 샘플링 신호(m_gate_sam0~m_gate_sam3)를 생성할 수 있다. 한편, 게이팅 클럭 동기화 회로(132)는 제2 클럭 신호(CLK_IN[3:0])를 이용하여 제2 게이트 신호(R_GATE)를 샘플링하여 복수의 제2 샘플링 신호(r_gate_sam0~r_gate_sam3)를 생성할 수 있다.
락 회로(134)는 복수의 제1 샘플링 신호(m_gate_sam0~m_gate_sam3) 중 어느 하나의 신호 및 복수의 제2 샘플링 신호(r_gate_sam0~r_gate_sam3) 중 어느 하나의 신호를 클럭 정렬하여 제1 게이트 최종 신호(m_gate_final) 및 제2 게이트 최종 신호(r_gate_final)를 생성할 수 있다.
구체적으로, 락 회로(134)는 복수의 제1 샘플링 신호(m_gate_sam0~m_gate_sam3) 중 어느 하나의 신호를 제2 클럭 신호(CLK_IN[3:0])로부터 파생된 제4 클럭 신호(CLKA~CLKD)에 클럭 정렬할 수 있다. 한편, 락 회로(134)는 복수의 제2 샘플링 신호(r_gate_sam0~r_gate_sam3) 중 어느 하나의 신호를 제2 클럭 신호(CLK_IN[3:0])로부터 파생된 제4 클럭 신호(CLKA~CLKD)에 클럭 정렬할 수 있다.
클럭 생성 회로(136)는 제1 게이트 최종 신호(m_gate_final) 및 상기 제2 게이트 최종 신호(r_gate_final)를 이용하여 제1 게이팅 클럭 신호(M_CLK), 제2 게이팅 클럭 신호(M_CLK_DIV2) 및 제3 게이팅 클럭 신호(RCLK)를 생성할 수 있다.
구체적으로, 클럭 생성 회로(136)는 제4 클럭 신호(CLKA~CLKD)를 이용하여 제1 게이트 최종 신호(m_gate_final) 및 제2 게이트 최종 신호(r_gate_final)를 클럭 게이팅하여 제1 게이팅 클럭 신호(M_CLK), 제2 게이팅 클럭 신호(M_CLK_DIV2) 및 제3 게이팅 클럭 신호(RCLK)를 생성할 수 있다. 특히, 제3 게이팅 클럭 신호(RCLK)는 2 개의 토글(toggle) 신호만을 포함할 수 있다.
또한, 클럭 생성 회로(136)는 제4 클럭 신호(CLKA~CLKD)를 이용하여 제3 클럭 신호(CLK_OUT[3:0])를 생성할 수 있다.
이제 도 7 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하도록 한다.
도 7은 도 6의 게이팅 클럭 신호 생성 회로의 게이팅 클럭 동기화 회로의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 게이팅 클럭 동기화 회로(132)는 제2 클럭 신호(CLK_IN[3:0])와 제1 게이트 신호(M_GATE)를 비교하여 가장 먼저 로직 하이(logic high)를 샘플링하는 제2 클럭 신호(CLK_IN[i])를 결정한다.
본 실시예에서, 인덱스 0의 제2 클럭 신호(CLK_IN[0])가 가장 먼저 제1 게이트 신호(M_GATE)의 로직 하이를 샘플링한 것으로 가정한다. 이 때 LOCK[0]=1로, LOCK[1]=LOCK[2]=LOCK[3]=0으로 설정한다. 만일 본 실시예와 달리, 인덱스 1의 제2 클럭 신호(CLK_IN[1])가 가장 먼저 제1 게이트 신호(M_GATE)의 로직 하이를 샘플링한 경우, LOCK[1]=1로, LOCK[0]=LOCK[2]=LOCK[3]=0으로 설정한다. 인덱스 2의 클럭 신호(CLK_IN[2]) 또는 인덱스 3의 제2 클럭 신호(CLK_IN[3])이 로직 하이를 샘플링한 경우, 이와 유사한 방식으로 LOCK[i]를 설정한다.
다음으로 제2 클럭 신호(CLK_IN[i+2])를 "CLKC" 신호로 결정한다. 즉 본 실시예에서, 인덱스 0의 제2 클럭 신호(CLK_IN[0])가 가장 먼저 제1 게이트 신호(M_GATE)의 로직 하이를 샘플링한 경우, 인덱스 2의 제2 클럭 신호(CLK_IN[2])를 "CLKC" 신호로 결정한다. 이와 같이 결정하는 이유는, 인덱스 0의 제2 클럭 신호(CLK_IN[0])가 먼저 로직 하이를 샘플링했다고 하더라도, 제1 게이트 신호(M_GATE)와 인덱스 0의 제2 클럭 신호(CLK_IN[0]) 사이의 셋업 타임 또는 홀드 타임이 충분하지 않을 수 있기 때문에, 이에 대비하여 마진(margin)을 확보하기 위함이다. 즉, 마진 확보를 위해 인덱스 2의 제2 클럭 신호(CLK_IN[2])를 "CLKC" 신호로 결정한다.
이와 다르게, 인덱스 1의 제2 클럭 신호(CLK_IN[1])가 가장 먼저 제1 게이트 신호(M_GATE)의 로직 하이를 샘플링한 경우, 인덱스 3의 제2 클럭 신호(CLK_IN[3])를 "CLKC" 신호로 결정한다.
이와 같이 결정한 "CLKC" 신호는 안정적으로 제1 게이트 신호(M_GATE)를 샘플링하기 위해 사용된다. 즉, 게이팅 클럭 동기화 회로(132)는 먼저 "CLKC" 신호를 이용하여 제1 게이트 신호(M_GATE)를 샘플링한 신호(m_gate_sync)를 생성한다. 이와 같은 상기 신호(m_gate_sync)는 제2 클럭 신호(CLK_IN[3:0])와 동기화된 신호가 된다.
이후, 게이팅 클럭 동기화 회로(132)는 신호(m_gate_sync)와 "CLKA", "CLKB", "CLKC", "CLKD"를 이용하여 1 UI씩 시간 오프셋을 갖는 4 개의 서로 다른 제1 샘플링 신호(m_gate_sam0~m_gate_sam3)를 생성한다.
또한, 게이팅 클럭 동기화 회로(132)는 제1 게이트 신호(M_GATE)의 경우와 유사한 방식으로 제2 클럭 신호(CLK_IN[3:0])와 제2 게이트 신호(R_GATE)를 비교하여 가장 먼저 로직 하이를 샘플링하는 제2 클럭 신호(CLK_IN[i])를 결정하고, 제2 클럭 신호(CLK_IN[i+2])를 "CLKC" 신호로 결정한다.
이와 같이 결정한 "CLKC" 신호는 안정적으로 제2 게이트 신호(R_GATE)를 샘플링하기 위해 사용된다. 즉, 게이팅 클럭 동기화 회로(132)는 먼저 "CLKC" 신호를 이용하여 제2 게이트 신호(R_GATE)를 샘플링한 신호(r_gate_sync)를 생성한다. 이와 같은 상기 신호(r_gate_sync)는 제2 클럭 신호(CLK_IN[3:0])와 동기화된 신호가 된다.
이후, 게이팅 클럭 동기화 회로(132)는 신호(r_gate_sync)와 "CLKA", "CLKB", "CLKC", "CLKD"를 이용하여 1 UI씩 시간 오프셋을 갖는 4 개의 서로 다른 제2 샘플링 신호(r_gate_sam0~r_gate_sam3)를 생성한다.
도 8 및 도 9는 도 6의 게이팅 클럭 신호 생성 회로의 락 회로의 동작을 설명하기 위한 도면이다.
도 8 및 도 9를 함께 참조하면, 락 회로(134)는 복수의 제1 샘플링 신호(m_gate_sam0~m_gate_sam3) 및 복수의 제2 샘플링 신호(r_gate_sam0~r_gate_sam3)를 "CLKA", "CLKB", "CLKC", "CLKD"에 클럭 정렬하는 작업을 수행한다.
예를 들어, 락 회로(134)는, 도 7에서 "CLKA"에 의해 샘플링된 샘플링 신호(m_gate_sam0)를, 다시 "CLKA"의 라이징 에지(rising edge)에 정렬되도록 한다. 이를 위해, 락 회로(134)는 위상 검출 회로(1343), 딜레이 제어 회로(1344) 및 딜레이 라인(1345, 1346)을 포함한다. 위상 검출 회로(1343)는 멀티플렉서(1341a)에 의해 선택된 클럭 신호, 예컨대 "CLKA"의 위상을 검출하고, 딜레이 제어 회로(1344)는 딜레이 라인(1345)을 제어하여 멀티플렉서(1341b)에 의해 선택된 샘플링 신호, 예컨대 샘플링 신호(m_gate_sam0)의 정렬을 수행한다. 이와 같이 재정렬된 신호에 해당하는 제1 게이트 최종 신호(m_gate_final)는 후술할 클럭 생성 회로(136)에 전달된다.
이와 유사한 방식으로, 락 회로(134)는, 예컨대 "CLKA"에 의해 샘플링된 샘플링 신호(r_gate_sam0)를, 다시 "CLKA"의 라이징 에지에 정렬되도록 한다. 이를 위해, 위상 검출 회로(1343)는 멀티플렉서(1341a)에 의해 선택된 클럭 신호, 예컨대 "CLKA"의 위상을 검출하고, 딜레이 제어 회로(1344)는 딜레이 라인(1346)을 제어하여 멀티플렉서(1341c)에 의해 선택된 샘플링 신호, 예컨대 샘플링 신호(r_gate_sam0)의 정렬을 수행한다. 이와 같이 재정렬된 신호에 해당하는 제2 게이트 최종 신호(r_gate_final)는 후술할 클럭 생성 회로(136)에 전달된다.
도 10은 도 6의 게이팅 클럭 신호 생성 회로의 클럭 생성 회로의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 이제 제1 게이트 최종 신호(m_gate_final)는 "CLKA"에 정렬되어 있으므로, 제1 게이트 최종 신호(m_gate_final)는 "CLKB"를 온전하게 게이팅할 수 있다 그리고 "CLKB"를 통해 인덱스 0의 제3 클럭 신호(CLK_OUT[0])가 생성되고, 순차적으로 "CLKC", "CLKD", "CLKA"를 통해 인덱스 1의 제3 클럭 신호(CLK_OUT[1]), 인덱스 2의 제3 클럭 신호(CLK_OUT[2]), 인덱스 3의 제3 클럭 신호(CLK_OUT[3])가 각각 생성된다.
그리고 클럭 생성 회로(136)은 멀티플렉서(1361a)에 의해 선택된 클럭 신호와 제1 게이트 최종 신호(m_gate_final)에 대해 논리 연산 회로(1362)를 통해 예컨대 AND 논리 연산을 수행하여 제1 게이팅 클럭 신호(M_CLK)를 생성한다.
또한, 클럭 생성 회로(136)는 분주 회로(1363)를 이용하여 제1 게이팅 클럭 신호(M_CLK)를 2분주 하여 제2 게이팅 클럭 신호(M_CLK_DIV2)를 생성한다.
또한, 클럭 생성 회로(136)는 제2 게이팅 클럭 신호(M_CLK_DIV2)를 이용하여 제2 게이트 최종 신호(r_gate_final)를 전달하는 플립 플롭 회로(1364, 1365)를 제어하고, 제2 게이팅 클럭 신호(M_CLK_DIV2)와 논리 연산 회로(1366)를 통해 예컨대 AND 논리 연산을 수행함으로써, 2 개의 토글 신호만을 포함하는 제3 게이팅 클럭 신호(RCLK)를 생성한다.
도 11 내지 도 13은 이제까지 설명한 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 16 개의 입력 데이터 신호(DQ)는 제3 클럭 신호(CLK_OUT[3:0])에 의해 샘플링되어 제1 중간 샘플링 신호(DRET[3:0])로서 출력된다. 그리고 앞서 설명한 방식으로 생성된 제1 게이트 최종 신호(m_gate_final)와 제2 게이트 최종 신호(r_gate_final)에 기초하여, 제2 중간 샘플링 신호(DR[3:0])가 출력된다.
이어서 도 12를 참조하면, 앞서 설명한 방식으로 생성된 제1 게이팅 클럭 신호(M_CLK) 및 제2 게이팅 클럭 신호(M_CLK_DIV2)에 기초하여, 제3 중간 샘플링 신호(DESER_P<0> 내지 DESER_P<3>), 제4 중간 샘플링 신호(DESER_N<0> 내지 DESER_N<7>)가 출력된다.
이어서 도 13을 참조하면, 앞서 설명한 방식으로 생성된 제3 게이팅 클럭 신호(RCLK)에 기초하여, 최종적으로 병렬 데이터 신호(RDATA[7:0])가 출력된다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이고, 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 동작과 대비되는 종래 기술을 설명하기 위한 도면이다.
도 14를 참조하면, 도 13에서 최종적으로 출력된 병렬 데이터 신호(RDATA[7:0])는 FIFO 구조체(152)에 저장된 후, FIFO 구조체(152)에 저장된 병렬 데이터 신호(RDATA[7:0])는 복원 데이터(DATA_OUT[7:0])로서 출력된다.
도 15의 경우와 비교했을 때, 본 발명에 따른 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법에 따르면 약 3TCK의 시간 절감 효과를 가지며, FIFO 구조체(152)의 사이즈를 최소화할 수 있을 뿐 아니라, 그 외 추가적인 별도의 작업이 필요 없다는 이점을 갖는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2: 반도체 시스템 10: PHY 회로
20: GDDR DRAM 100: 제1 PHY 회로
102: 제2 PHY 회로 104: 컨트롤러
110: 데이터 샘플링 회로 120: 병렬화 회로
130: 게이팅 클럭 신호 생성 회로 132: 게이팅 클럭 동기화 회로
134: 락 회로 1341a, 1341b, 1341c: 멀티플렉서
1342: 게이트 락 회로 1343: 위상 검출 회로
1344: 딜레이 제어 회로 1345, 1346: 딜레이 라인
136: 클럭 생성 회로 1361a, 1361b, 1361c, 1361d: 멀티플렉서
1362, 1366: 논리 연산 회로 1363: 분주 회로
1364, 1365: 플립 플롭 회로 150: 디지털 로직 회로
152: FIFO 구조체 154: FIFO 구조체 제어 회로
156: 게이트 신호 생성 회로

Claims (20)

  1. 제1 클럭 신호를 제공받고, 제1 게이트 신호 및 제2 게이트 신호를 생성하는 게이트 신호 생성 회로;
    제2 클럭 신호를 제공받고, 상기 제2 클럭 신호와, 상기 게이트 신호 생성 회로로부터 수신한 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 이용하여 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호를 생성하는 게이팅 클럭 신호 생성 회로;
    상기 게이팅 클럭 신호 생성 회로로부터 제3 클럭 신호를 제공받고, 상기 제3 클럭 신호를 이용하여 입력 데이터 신호를 샘플링하는 데이터 샘플링 회로; 및
    상기 게이팅 클럭 신호 생성 회로로부서 수신한 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호 중 적어도 하나를 이용하여, 상기 입력 데이터 신호를 병렬화한 병렬 데이터 신호를 생성하는 병렬화 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이팅 클럭 신호 생성 회로는,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호를 이용하여 복수의 제1 샘플링 신호 및 복수의 제2 샘플링 신호를 생성하는 게이팅 클럭 동기화 회로,
    상기 복수의 제1 샘플링 신호 중 어느 하나의 신호 및 상기 복수의 제2 샘플링 신호 중 어느 하나의 신호를 클럭 정렬하여 제1 게이트 최종 신호 및 제2 게이트 최종 신호를 생성하는 락(lock) 회로 및
    상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 이용하여 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호를 생성하는 클럭 생성 회로를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 게이팅 클럭 동기화 회로는 상기 제2 클럭 신호를 이용하여 상기 제1 게이트 신호를 샘플링하여 상기 복수의 제1 샘플링 신호를 생성하는 반도체 장치.
  4. 제2항에 있어서,
    상기 게이팅 클럭 동기화 회로는 상기 제2 클럭 신호를 이용하여 상기 제2 게이트 신호를 샘플링하여 상기 복수의 제2 샘플링 신호를 생성하는 반도체 장치.
  5. 제2항에 있어서,
    상기 락 회로는, 상기 복수의 제1 샘플링 신호 중 어느 하나의 신호 및 상기 복수의 제2 샘플링 신호 중 어느 하나의 신호를, 상기 제2 클럭 신호로부터 파생된 제4 클럭 신호에 클럭 정렬하는 반도체 장치.
  6. 제5항에 있어서,
    상기 클럭 생성 회로는 상기 제4 클럭 신호를 이용하여 상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 클럭 게이팅하여 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호를 생성하는 반도체 장치.
  7. 제5항에 있어서,
    상기 클럭 생성 회로는 상기 제4 클럭 신호를 이용하여 상기 제3 클럭 신호를 생성하는 반도체 장치.
  8. GDDR DRAM(Graphics Double Data Rate Dynamic Random Access Memory); 및
    상기 GDDR DRAM으로부터 입력 데이터 신호를 수신하는 제1 PHY 회로,
    상기 GDDR DRAM에 커맨드 및 어드레스를 전송하는 제2 PHY 회로 및
    상기 제1 PHY 회로 및 상기 제2 PHY 회로를 제어하는 컨트롤러를 포함하는 PHY 회로를 포함하고,
    상기 제1 PHY 회로는,
    제1 클럭 신호를 제공받고, 제1 게이트 신호 및 제2 게이트 신호를 생성하는 게이트 신호 생성 회로;
    제2 클럭 신호를 제공받고, 상기 제2 클럭 신호와, 상기 게이트 신호 생성 회로로부터 수신한 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 이용하여 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호를 생성하는 게이팅 클럭 신호 생성 회로;
    상기 게이팅 클럭 신호 생성 회로로부터 제3 클럭 신호를 제공받고, 상기 제3 클럭 신호를 이용하여 상기 입력 데이터 신호를 샘플링하는 데이터 샘플링 회로; 및
    상기 게이팅 클럭 신호 생성 회로로부서 수신한 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호 중 적어도 하나를 이용하여, 상기 입력 데이터 신호를 병렬화한 병렬 데이터 신호를 생성하는 병렬화 회로를 포함하는 반도체 시스템.
  9. 제8항에 있어서,
    상기 게이팅 클럭 신호 생성 회로는,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호를 이용하여 복수의 제1 샘플링 신호 및 복수의 제2 샘플링 신호를 생성하는 게이팅 클럭 동기화 회로,
    상기 복수의 제1 샘플링 신호 중 어느 하나의 신호 및 상기 복수의 제2 샘플링 신호 중 어느 하나의 신호를 클럭 정렬하여 제1 게이트 최종 신호 및 제2 게이트 최종 신호를 생성하는 락 회로 및
    상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 이용하여 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호를 생성하는 클럭 생성 회로를 포함하는 반도체 시스템.
  10. 제9항에 있어서,
    상기 게이팅 클럭 동기화 회로는 상기 제2 클럭 신호를 이용하여 상기 제1 게이트 신호를 샘플링하여 상기 복수의 제1 샘플링 신호를 생성하는 반도체 시스템.
  11. 제9항에 있어서,
    상기 게이팅 클럭 동기화 회로는 상기 제2 클럭 신호를 이용하여 상기 제2 게이트 신호를 샘플링하여 상기 복수의 제2 샘플링 신호를 생성하는 반도체 시스템.
  12. 제9항에 있어서,
    상기 락 회로는, 상기 복수의 제1 샘플링 신호 중 어느 하나의 신호 및 상기 복수의 제2 샘플링 신호 중 어느 하나의 신호를, 상기 제2 클럭 신호로부터 파생된 제4 클럭 신호에 클럭 정렬하는 반도체 시스템.
  13. 제12항에 있어서,
    상기 클럭 생성 회로는 상기 제4 클럭 신호를 이용하여 상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 클럭 게이팅하여 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호를 생성하는 반도체 시스템.
  14. 제1 클럭 신호에 기초하여 제1 게이트 신호 및 제2 게이트 신호를 생성하고;
    제2 클럭 신호와, 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 이용하여 제1 게이팅 클럭 신호, 제2 게이팅 클럭 신호 및 제3 게이팅 클럭 신호를 생성하고;
    제3 클럭 신호를 이용하여 입력 데이터 신호를 샘플링하고;
    상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호 중 적어도 하나를 이용하여, 상기 입력 데이터 신호를 병렬화한 병렬 데이터 신호를 생성하는 것을 포함하는 반도체 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호를 생성하는 것은,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호를 이용하여 복수의 제1 샘플링 신호 및 복수의 제2 샘플링 신호를 생성하고,
    상기 복수의 제1 샘플링 신호 중 어느 하나의 신호 및 상기 복수의 제2 샘플링 신호 중 어느 하나의 신호를 클럭 정렬하여 제1 게이트 최종 신호 및 제2 게이트 최종 신호를 생성하고,
    상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 이용하여 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호를 생성하는 것을 포함하는 반도체 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 복수의 제1 샘플링 신호를 생성하는 것은,
    상기 제2 클럭 신호를 이용하여 상기 제1 게이트 신호를 샘플링하여 상기 복수의 제1 샘플링 신호를 생성하는 것을 포함하는 반도체 장치의 동작 방법.
  17. 제15항에 있어서,
    상기 복수의 제2 샘플링 신호를 생성하는 것은,
    상기 제2 클럭 신호를 이용하여 상기 제2 게이트 신호를 샘플링하여 상기 복수의 제2 샘플링 신호를 생성하는 것을 포함하는 반도체 장치의 동작 방법.
  18. 제15항에 있어서,
    상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 생성하는 것은,
    상기 복수의 제1 샘플링 신호 중 어느 하나의 신호 및 상기 복수의 제2 샘플링 신호 중 어느 하나의 신호를, 상기 제2 클럭 신호로부터 파생된 제4 클럭 신호에 클럭 정렬하는 것을 포함하는 반도체 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 생성하는 것은,
    상기 제4 클럭 신호를 이용하여 상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 클럭 게이팅하여 상기 제1 게이팅 클럭 신호, 상기 제2 게이팅 클럭 신호 및 상기 제3 게이팅 클럭 신호를 생성하는 것을 더 포함하는 반도체 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 제1 게이트 최종 신호 및 상기 제2 게이트 최종 신호를 생성하는 것은,
    상기 제4 클럭 신호를 이용하여 상기 제3 클럭 신호를 생성하는 것을 더 포함하는 반도체 장치의 동작 방법.
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