JP2008077635A - メモリシステム - Google Patents
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Abstract
【解決手段】メモリにおいてセレクト信号を受信すること、上記メモリにおいて複数のアドレスビットを受信すること、上記セレクト信号がアクティブであるかどうかを識別すること、上記複数アドレスビットにおける第1ビットが第1値を有するかどうかを識別すること、および、上記セレクト信号がアクティブであり、上記第1ビットが上記第1値を有する場合のみ、上記メモリをアクティブにすることを含む。
【選択図】図1
Description
ランダムアクセスデータを記憶する半導体装置では、該データのメモリ装置への書き込み、および、該データのメモリ装置からの読み出しを調整するために、通常、メモリコントローラが設けられている。上記メモリコントローラは、いつ上記メモリ装置がアクティブになるか、いつ上記メモリ装置に上記データが書き込まれるか、いつ上記メモリ装置から上記データが読み出されるか、および、メモリ内のどの特定メモリ素子(つまり、ビット記憶素子)がアクセスされるかを調整している。
メモリ装置において、メモリをアクティブにするための装置または方法は、上記メモリにおいてセレクト信号を受信すること、上記メモリにおいて複数のアドレスビットを受信すること、上記セレクト信号がアクティブであるかどうかを識別すること、上記複数のアドレスビットにおける第1ビットが第1値を有するかどうかを識別すること、および、上記セレクト信号がアクティブであり、上記第1ビットが上記第1値を有する場合のみ、上記メモリをアクティブにすることを含む。
添付の図面に関して、同様の参照番号は、同一または機能的に類似の構成要素を指し、上記添付の図面は、以下の詳細な説明とともに本明細書に包含され、その一部を構成する。これは、典型的な実施形態をさらに詳細に説明し、本発明の様々な原理および利点を説明するためのものである。
「第1」および「第2」のような関連性を示す語が使用されているとしても、もっぱら、それを他の構成要素、部材、または動作と区別するために用いるのであって、必ずしも、上記構成要素、部材、または、動作の間の、実際の関係または順番を必要とせず、これらの関係または順番を意味するものではないことを理解されたい。必ずしも特定の順番に明確に限定されることなく、任意の順番において実施されうる複数のプロセスまたはステップが、いくつかの実施形態に含まれうることに留意されたい。つまり、そのように限定されないプロセスおよびステップを、任意の順番に実施可能であることに留意されたい。
Claims (25)
- 第1の複数のデータビットを記憶するように構成された第1メモリと、
第2の複数のデータビットを記憶するように構成された第2メモリと、
セレクト信号および複数のアドレスビットを受信し、上記第1メモリおよび上記第2メモリの動作を制御するように構成されたメモリコントローラとを含み、
上記メモリコントローラは、上記セレクト信号がアクティブである場合、および、上記複数のアドレスビットから選択された起動ビットが第1値を有する場合のみ、上記第1メモリをアクティブにし、上記セレクト信号がアクティブである場合、および、上記起動ビットが第2値を有する場合のみ、上記第2メモリをアクティブにする、半導体メモリ装置。 - 第3の複数のデータビットを記憶するように構成された第3メモリをさらに含み、
上記メモリコントローラの回路は、上記セレクト信号がアクティブである場合、上記起動ビットが上記第1値を有する場合、および、上記複数のアドレスビットから選択されたアドレスが第1識別子と一致する場合のみ、上記第1メモリをアクティブにし、上記セレクト信号がアクティブである場合、上記起動ビットが第1値を有する場合、および、上記アドレスが第3識別子と一致する場合のみ、上記第3メモリをアクティブにする、請求項1に記載の半導体メモリ。 - 上記メモリコントローラは、
上記セレクト信号および上記複数のアドレスビットを受信して上記第1メモリの動作を制御するように構成された第1メモリ制御回路と、
上記セレクト信号および上記複数のアドレスビットを受信して上記第2メモリの動作を制御するように構成された第2メモリ制御回路とを含み、
上記第1メモリ制御回路は、上記セレクト信号がアクティブである場合、および、上記起動ビットが第1値を有する場合のみ、上記第1メモリをアクティブにし、
上記第2メモリ制御回路は、上記セレクト信号がアクティブである場合、および、上記起動ビットが第2値を有する場合のみ、上記第2メモリをアクティブにする、請求項1に記載の半導体メモリ。 - 上記起動ビットを、上記アドレスを受信すると同時に、上記メモリコントローラにおいて受信する、請求項1に記載の半導体メモリ。
- 上記起動ビットを、上記複数のアドレスビットから選択されたローアドレスまたはカラムアドレスのいずれかを受信すると同時に、上記メモリコントローラにおいて受信する、請求項1に記載の半導体メモリ。
- 上記第1値はアクティブな電圧に相当し、上記第2値はインアクティブな電圧に相当する、請求項1に記載の半導体メモリ。
- セレクト信号を第1メモリにおいて受信する工程と、
アドレスビットを上記第1メモリにおいて受信する工程と、
上記セレクト信号がアクティブであるかどうかを識別する工程と、
上記セレクト信号が第1値を有するかどうかを識別する工程と、
上記セレクト信号がアクティブであり、上記アドレスビットが上記第1値を有する場合のみ、上記第1メモリにアクセスする工程とを含む、半導体メモリの動作方法。 - 上記アドレスビットは、バンクアドレスビットおよびローアドレスビットのいずれかである、請求項7に記載の方法。
- 上記セレクト信号を第2メモリにおいて受信する工程と、
上記アドレスビットを上記第2メモリにおいて受信する工程と、
上記セレクト信号がアクティブであり、上記アドレスビットが第2値を有する場合、上記第2メモリの少なくとも一部をアクティブにする工程とをさらに含む、請求項7に記載の方法。 - 上記第1メモリにアクセスする上記工程は、上記第1メモリからデータを読み出す工程、または、上記第1メモリにデータを書き込み工程のいずれかを含む、請求項7に記載の方法。
- 上記第1値は、正の基準電圧および接地電圧のいずれかである、請求項7に記載の方法。
- 基準電圧および起動識別ビットを受信し、上記起動識別ビットの値が上記基準電圧と等しいかどうかを示す第1中間信号を出力するように構成された比較回路と、
アドレスを受信し、上記アドレスが識別子と一致しているかどうかを示す第2中間信号を出力するように構成されたデコーダと、
上記第1中間信号および上記第2中間信号を受信し、起動信号を生成するように構成されたメモリ起動回路とを含み、
上記起動信号は、上記第1中間信号によって上記起動識別ビットの値と上記基準電圧とが等しいことが示され、上記第2中間信号によって上記アドレスが上記識別子と一致していることが示される場合のみ、上記メモリをアクティブにするよう指示する、メモリ起動回路。 - 上記比較回路は、排他的論理和ゲートを含む、請求項12に記載のメモリ起動回路。
- 上記メモリ起動回路は、
上記第1中間信号および上記第2中間信号を受信し、第3中間信号を生成するように構成されたANDゲートと、
上記第3中間信号を受信し、上記起動信号を生成するように構成されたフリップフロップとを含む、請求項12に記載のメモリ起動回路。 - 上記起動ビットを、上記アドレスを上記デコーダにおいて受信するときと同時に、上記比較回路において受信する、請求項12に記載のメモリ起動回路。
- 上記起動ビットを、上記複数のアドレスビットから選択されたローアドレスまたはカラムアドレスのいずれかを上記メモリ起動回路において受信すると同時に、上記比較回路において受信する、請求項12に記載のメモリ起動回路。
- 基準電圧および起動識別ビットを比較して、上記起動識別ビットの値が上記基準電圧と等しいかどうかを示す第1中間信号を出力する比較手段と、
アドレスを復号化して、上記アドレスが識別子と一致しているかどうかを示す第2中間信号を出力する復号化手段と、
起動信号を生成する起動信号生成手段とを含み、
上記起動信号は、上記第1中間信号によって上記起動識別ビットの値が上記基準電圧に等しいことが示され、上記第2中間信号によって上記アドレスが上記識別子と一致していることが示される場合のみ、上記メモリをアクティブにするよう指示する、メモリ起動回路。 - 上記比較手段は、排他的論理和演算を実施する手段を含む、請求項17に記載のメモリ起動回路。
- 上記起動信号生成手段は、
上記第1中間信号および上記第2中間信号のAND演算を実施し、第3中間信号を生成する手段と、
上記起動信号を、上記第3中間信号に基づいて生成する手段とを含む、請求項17に記載のメモリ起動回路。 - 上記起動ビットを、上記復号化手段において上記アドレスを受信すると同時に、上記比較手段において受信する、請求項17に記載のメモリ起動回路。
- 上記起動ビットを、上記複数のアドレスビットから選択されたローアドレスまたはカラムアドレスのいずれかを上記起動信号生成手段において受信するときと同時に、上記比較手段において受信する、請求項17に記載のメモリ起動回路。
- メモリチップにおいてチップセレクト信号を受信する工程と、
上記メモリチップにおいて、複数のアドレスビットを受信する工程と、
上記チップセレクト信号がアクティブであるかどうかを識別する工程と、
上記複数のアドレスビットにおける第1ビットが、第1値を有しているかどうかを識別する工程と、
上記チップセレクト信号がアクティブであり、上記第1ビットが上記第1値を有する場合のみ、上記メモリバンクをアクティブにする工程とを含む、メモリチップにおいてメモリバンクをアクティブにする方法。 - 上記複数のアドレスビットから選択されたビット列がバンク識別子と一致しているかどうかを識別する工程をさらに含み、
上記ビット列が上記バンク識別子と一致している場合のみ、上記メモリバンクをアクティブにする工程を行う、請求項22に記載の方法。 - 上記第1値は、アクティブな電圧およびインアクティブな電圧のいずれかである、請求項22に記載の方法。
- 上記アクティブな電圧は正の基準電圧であり、上記インアクティブな電圧は接地電圧である、請求項24に記載の方法。
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