JP6609633B2 - 半導体装置 - Google Patents

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Description

この発明は、例えば、半導体チップおよびコンデンサが搭載された配線基板を有する半導体装置に関する。
特開２０１０−２１２７５号公報（特許文献１）、特開２００９−３８１１１号公報（特許文献２）、特開２０１２−８９５９０号公報（特許文献３）、および国際公開第２００６／００１０８７号（特許文献４）には、配線基板上に半導体チップおよびコンデンサなどのチップ部品が搭載された半導体装置が記載されている。
特開２０１０−２１２７５号公報 特開２００９−３８１１１号公報 特開２０１２−８９５９０号公報 国際公開第２００６／００１０８７号
マザーボードなどの配線基板上に複数の半導体装置を搭載し、この複数の半導体装置同士を電気的に接続する信号経路にコンデンサを直列で接続する技術がある。このコンデンサは、交流信号に含まれる直流成分をカットする目的で用いられ、ＤＣ（Direct Current）カット用コンデンサ、あるいは、ＡＣ（Alternate Current）結合用コンデンサと呼ばれる（以下、ＤＣカット用コンデンサと呼ぶ）。
本願発明者は、上記のように複数の半導体装置の間で信号の入出力を行う電子装置を小型化する取組の一環として、これまで配線基板上に搭載していたＤＣカット用コンデンサを半導体装置の内部に搭載する技術について検討した。
そして、上記検討の結果、単に半導体装置の内部にＤＣカット用のコンデンサを内蔵させた場合、コンデンサのレイアウトによっては、半導体装置の電気特性、および信頼性の観点から課題があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１面および上記第１面の反対側の第２面を備える配線基板と、複数のチップ電極を備え、上記配線基板に搭載された半導体チップと、平面視において、上記半導体チップと重なる位置に配置され、かつ、上記配線基板に内蔵された第１コンデンサと、平面視において、上記第１コンデンサと上記配線基板の周縁部との間に配置された第２コンデンサと、を含んでいる。また、上記第２コンデンサは、上記半導体チップに対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入されているものである。
上記一実施の形態によれば、半導体装置の電気特性、および信頼性を向上させることができる。
一実施の形態である半導体装置を含む電子装置の構成例を示す説明図である。 図１に示す電子装置が備える回路の構成例を示す説明図である。 図１に示す複数の半導体装置のうち、ＤＣカット用のコンデンサを内蔵する半導体装置の上面図である。 図４は、図３に示す半導体装置の下面図である。 図３に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図５に示す複数のコンデンサのうちの一つを示す平面図である。 図７のＡ−Ａ線に沿った断面図である。 図６に対する変形例である半導体装置の拡大断面図である。 図５に示すＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。 図５に対する変形例である半導体装置のＤＣカット用のコンデンサが内蔵された領域の周辺を拡大して示す拡大平面図である。 図１１に示す半導体装置の拡大断面図である。 図５に対する別の変形例である半導体装置のＤＣカット用のコンデンサが内蔵された領域の周辺を拡大して示す拡大平面図である。 図１３に示す半導体装置の拡大断面図である。 図１０に示す複数の配線層のうち、コンデンサが埋め込まれた配線層の拡大平面図である。 図１５に示す配線層の上層の配線層の拡大平面図である。 図１６に示す配線層の上層の配線層の拡大平面図である。 図１０に示す高速伝送経路を構成するコンデンサとスルーホール配線が形成されたコア絶縁層との関係を示す要部断面図である。 図１８に対する変形例である半導体装置のコンデンサとスルーホール配線が形成されたコア絶縁層との関係を示す要部断面図である。 図１８に対する別の変形例である半導体装置のコンデンサとスルーホール配線が形成されたコア絶縁層との関係を示す要部断面図である。 配線基板に内蔵されたコンデンサにビア配線を接続する実施態様の例を示す要部断面図である。 配線基板に内蔵されたコンデンサにビア配線を接続する図２１とは別の実施態様の例を示す要部断面図である。 配線基板に内蔵されたコンデンサにビア配線を接続する図２１、図２２とは別の実施態様の例を示す要部断面図である。 配線基板に内蔵されたコンデンサにビア配線を接続する図２１〜図２３とは別の実施態様の例を示す要部断面図である。 一実施の形態である半導体装置の製造工程の概要を示す説明図である。 図２５に示す配線基板準備工程で準備する配線基板の製造工程の一例を示す説明図である。 図２５に示す電気的試験工程において、ＤＣカット用のコンデンサの電極を短絡させて検査を行う状態を模式的に示す拡大断面図である。 図１に対する変形例である半導体装置の上面側を示す平面図である。 図２８に示す半導体装置の下面図である。 図１０に対する変形例である半導体装置が有するＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。 図１０に対する他の変形例である半導体装置が有するＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。 図５に対する検討例である半導体装置が有する配線基板の上面側からみた透視平面において、複数のコンデンサと半導体チップとの位置関係を示す平面図である。 図３２に示すＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態）
＜電子装置＞
まず、図１および図２を用いて、マザーボード上に複数の半導体装置（半導体パッケージ）が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図２は、図１に示す電子装置が備える回路の構成例を示す説明図である。なお、図１では、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続されていることを明示的に示すため、図２に示す高速伝送経路ＳＧＰ２を太線により模式的に示す。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１、および配線基板ＭＢ１に搭載される半導体装置ＰＫＧ２を有する。半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、配線基板ＭＢ１に形成された信号伝送経路ＳＧＰを介して、互いに電気的に接続される。
詳しくは、図２に示すように、電子装置ＥＤＶ１は、複数の信号伝送経路ＳＧＰを有する。図２に示す例では、複数の信号伝送経路ＳＧＰには、第１の伝送速度で電気信号が伝送される低速伝送経路ＳＧＰ１と、第１の伝送速度よりも速い第２の伝送速度で電気信号が伝送される高速伝送経路ＳＧＰ２とが含まれる。また、図２に示す例では、高速伝送経路ＳＧＰ２は、差動信号が伝送される、一対の差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される。
なお、本実施の形態では、高速伝送経路ＳＧＰ２の一例として、一対の差動信号伝送経路ＤＳｐ、ＤＳｎを介して、差動信号を伝送する実施態様を取り上げて説明するが、高速信号の種類は、差動信号の他、種々の変形例が適用できる。例えば、一つの信号伝送経路ＳＧＰを用いる、所謂、シングルエンド構造の場合であっても、周波数を高くすることにより、高速伝送を行うことができる。
また、図２に示す例では、半導体装置ＰＫＧ１が有する半導体チップ１１には、例えば第１の伝送速度で伝送される低速信号送信用の電極（電極パッド）ＴｘＬが形成される。また、半導体チップ１１には、例えば第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号送信用の電極（電極パッド）Ｔｘ（詳しくは、一対の差動信号が出力される電極Ｔｘｐと電極Ｔｘｎ）が形成される。
一方、半導体装置ＰＫＧ２が有する半導体チップ１２には、第１の伝送速度で伝送される低速信号受信用の電極（電極パッド）ＲｘＬが形成される。また、半導体チップ１２には、例えば第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号受信用の電極（電極パッド）Ｒｘ（詳しくは、一対の差動信号が入力される電極Ｒｘｐと電極Ｒｘｎ）が形成される。
そして、電極ＴｘＬと電極ＲｘＬとを電気的に接続することで、形成される低速伝送経路ＳＧＰ１では、例えば、３Ｇｂｐｓ（Gigabit per second）未満の伝送速度で、電気信号が伝送される。また、電極Ｔｘと電極Ｒｘとを電気的に接続することで形成される高速伝送経路ＳＧＰ２では、例えば、３Ｇｂｐｓ〜１００Ｇｂｐｓ程度の伝送速度で電気信号が伝送される。
電子装置ＥＤＶ１のように、高速で信号を伝送する場合、高速伝送経路ＳＧＰ２中にコンデンサ２０Ｄを直列で接続することが好ましい。高速伝送経路ＳＧＰ２中に挿入されたコンデンサ２０Ｄにより、交流信号に含まれる直流成分をカットする（言い換えれば、直流成分をブロックする）ことができる。これにより、高速での信号の入出力を安定化させることができる。このように信号伝送経路中に直列接続で挿入され、交流信号中の直流成分をカットするコンデンサ２０Ｄのことを、ＤＣ（Direct Current）カット用コンデンサ、あるいは、ＡＣ（Alternate Current）結合用コンデンサ、若しくは、ＤＣブロック用コンデンサと呼ぶ（以下、ＤＣカット用コンデンサと呼ぶ）。
ＤＣカット用コンデンサであるコンデンサ２０Ｄは、例えば、図２に示すコンデンサ２０Ｐのように、電源回路中に並列接続で挿入される電源回路用のコンデンサ２０Ｐとは区別される。図２に示すコンデンサ２０Ｐは、半導体チップ１２に基準電位（第１の電位）ＶＳＳを供給する基準電位供給経路ＶＳＰと、半導体チップ１２に電源電位（第２の電位）ＶＤＤを供給する電源電位供給経路ＶＤＰと、の間に挿入される。コンデンサ２０Ｐは、電源電位供給経路ＶＤＰに含まれるノイズ（信号）を基準電位供給経路ＶＳＰ側にバイパスして流す、バイパスコンデンサとして機能させることができる。また、コンデンサ２０Ｐは、半導体チップ１２に形成された回路に流れる電流のループ（経路距離）を小さくすることで、電源電位供給経路ＶＤＰおよび基準電位供給経路ＶＳＰに含まれるインピーダンス成分の影響を低減する、デカップリングコンデンサとして機能させることができる。また、供給された電力を消費する回路の近傍に、コンデンサ２０Ｐを接続することで、瞬間的に駆動電圧が降下する現象を抑制する、バッテリとして機能させることができる。
上記したバイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリとして用いる電源回路用のコンデンサ２０Ｐは、いずれも電源回路中に並列接続で挿入されている。一方、コンデンサ２０Ｄは、信号伝送経路ＳＧＰ中に直列接続で挿入されている。このため、図２に示すように、高速伝送経路ＳＧＰ２が差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される場合には、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎに対して、コンデンサ２０Ｄがそれぞれ挿入される。
なお、コンデンサが、配線経路（信号伝送経路や電位供給経路）中に直列接続されている状態、および並列接続されている状態は、以下のように定義できる。すなわち、コンデンサは２つの電極を有し、この２つの電極に接続される配線の接続先によって定義することができる。例えば、図２に示す例では、コンデンサ２０Ｄが有する一方の電極は、第１の配線を介して半導体チップ１２の電極Ｒｘに接続されている。また、コンデンサ２０Ｄが有する他方の電極は、上記第１の配線とは異なる第２の配線を介してランド３ＬＨに接続されている。そして、ランド３ＬＨと半導体チップ１２の電極Ｒｘは、コンデンサ２０Ｄを介して電気的に接続されている。この場合、コンデンサ２０Ｄは、半導体チップ１２の電極Ｒｘとランド３ＬＨとを電気的に接続する配線経路中に直列接続されていると言える。
また、コンデンサ２０Ｐが有する一方の電極は、第１の配線を介して半導体チップ１２の電極Ｖｄおよびランド３ＬＶｄのそれぞれに接続されている。また、コンデンサ２０Ｐが有する他方の電極は、上記第１の配線とは異なる第２の配線を介して半導体チップ１２の電極Ｖｓおよびランド３ＬＶｓのそれぞれに接続されている。この場合、コンデンサ２０Ｐは、半導体チップ１２に電源電位を供給する配線経路と基準電位を供給する配線経路との間に並列接続されていると言える。
ここで、上記したように、ＤＣカット用コンデンサであるコンデンサ２０Ｄは、高速伝送経路ＳＧＰ２中に少なくとも１個以上挿入されていれば良い。したがって、例えば図１に示す配線基板ＭＢ１にコンデンサ２０Ｄを搭載することもできる。しかし、ＤＣカット用コンデンサは、高速伝送経路ＳＧＰ２の数に対応して搭載する必要がある。例えば、シングルエンド構造の高速伝送経路の場合、高速伝送経路の数と同数のコンデンサ２０Ｄが必要になる。また、例えば、図２に示すように、差動信号を伝送する高速伝送経路ＳＧＰ２の場合、この差動対の高速伝送経路ＳＧＰ２に対して各々１つ（計二つ）のコンデンサ２０Ｄが必要になる。
このように多数のコンデンサ２０Ｄを配線基板ＭＢ１に搭載する場合、配線基板ＭＢ１に形成された複数の配線のうち、高速伝送経路ＳＧＰ２を構成する配線のレイアウトが複雑になる。また、配線のレイアウトが複雑になることで、電子装置ＥＤＶ１の小型化が困難になる。
また、高速伝送経路ＳＧＰ２では、クロストークノイズを低減する観点から、高速伝送経路ＳＧＰ２を構成する配線は、図１に示す配線基板ＭＢ１の内層（半導体装置ＰＫＧ１、ＰＫＧ２の実装する端子が形成された配線層よりも内側に形成された配線層）に形成することが好ましい。しかし、配線基板ＭＢ１にコンデンサ２０Ｄを搭載する場合、コンデンサ２０Ｄと高速伝送経路ＳＧＰ２を電気的に接続するために、図示しないビアやスルーホールなどの積層された配線層間を電気的に接続する層間導電路を経由させる必要が生じる。ビアやスルーホールなどの層間導電路は、高速伝送経路ＳＧＰ２中におけるインピーダンス不連続を生じさせる原因になる。したがって、高速伝送経路ＳＧＰ２の電気的特性を向上させる観点からは、高速伝送経路ＳＧＰ２に含まれる層間導電路の数は低減することが好ましい。
そこで、本願発明者は、ＤＣカット用コンデンサであるコンデンサ２０Ｄを図１に示すように半導体装置ＰＫＧ２内に搭載する技術について検討した。半導体装置ＰＫＧ２内にコンデンサ２０Ｄを搭載することで、配線基板ＭＢ１に形成される配線のレイアウトを単純化することができる。これにより、配線基板ＭＢ１を小型化することができる。
また、半導体装置ＰＫＧ２内にコンデンサ２０Ｄを搭載することで、配線基板ＭＢ１が有する高速伝送経路ＳＧＰ２に挿入される層間導電路の数を低減できる。これにより、高速伝送経路ＳＧＰ２の電気的特性を向上させることができる。
なお、本実施の形態では、図１に示すように、送信用の回路を有する半導体装置ＰＫＧ１と受信用の回路を有する半導体装置ＰＫＧ２のうち、受信用の回路を有する半導体装置ＰＫＧ２にコンデンサ２０Ｄが搭載されている。ただし、上記したように、コンデンサ２０Ｄは、高速伝送経路ＳＧＰ２中に一個以上挿入されていれば良い。したがって、図１に対する変形例として、送信用の回路を有する半導体装置ＰＫＧ１にコンデンサ２０Ｄを搭載し、半導体装置ＰＫＧ２にはコンデンサ２０Ｄを搭載しなくても良い。また、図１に対する別の変形例として、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２の両方にコンデンサ２０Ｄを搭載することもできる。
＜半導体装置＞
次に、図１に示す半導体装置ＰＫＧ２を例として、半導体装置ＰＫＧ２内にＤＣカット用のコンデンサ２０Ｄを搭載する実施態様について詳細に説明する。図３は、図１に示す複数の半導体装置のうち、ＤＣカット用のコンデンサを有する半導体装置の上面図である。また、図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す配線基板の上面側からみた透視平面において、複数のコンデンサと半導体チップとの位置関係を示す平面図である。また、図６は、図３のＡ−Ａ線に沿った拡大断面図である。
なお、図３〜図６では、見易さのため、端子数を少なくして示している。端子（端子３ＢＦ、ランド３ＬＤ、半田ボールＳＢ）の数は、図３〜図６に示す態様には限定されない。例えば、端子３ＢＦ、ランド３ＬＤ、半田ボールＳＢなどの端子数が、それぞれ１００個〜１０，０００個程度の半導体装置に適用することができる。また、図５では、複数のコンデンサと半導体チップとの平面的な位置関係を明示するため、配線基板３０に内蔵されている複数のコンデンサの輪郭を点線で示している。また、図５は平面図であるが、複数のコンデンサのうち、コンデンサ２０Ｄとコンデンサ２０Ｐを識別し易くするため、複数のコンデンサ２０Ｐのそれぞれにハッチングを付している。また、図６は断面図であるが、見易さのため、複数の絶縁層３１のそれぞれと、アンダフィル樹脂はハッチングを省略している。
まず、本実施の形態の半導体装置ＰＫＧ２の概要構成について、図３〜図６を用いて説明する。本実施の形態の半導体装置ＰＫＧ２は、配線基板３０、配線基板３０に搭載された半導体チップ１２（図５参照）、および配線基板３０に内蔵されている複数のコンデンサ２０Ｄ、２０Ｐを備える。
図６に示すように、配線基板３０は、半導体チップ１２が搭載された上面（面、主面、チップ搭載面）３ｔ、上面３ｔとは反対側の下面（面、主面、実装面）３ｂ、および上面３ｔと下面３ｂの間に配置された複数の側面３ｓ（図３〜図５参照）を有し、図４および図５に示すように平面視において四角形の外形形状を成す。図４および図５に示す例では、配線基板３０の平面サイズ（平面視における寸法、上面３ｔおよび下面３ｂの寸法、外形サイズ）は、例えば一辺の長さが１２ｍｍ〜６０ｍｍ程度の正方形または長方形を成す。また、配線基板３０の厚さ（高さ）、すなわち、図６に示す上面３ｔから下面３ｂまでの距離は、例えば０．３ｍｍ〜１．３ｍｍ程度である。
配線基板３０は、上面３ｔ側に搭載された半導体チップ１２と、図１に示すマザーボード（実装基板）である配線基板ＭＢ１とを、電気的に接続するためのインタポーザ（中継基板）である。配線基板３０は、チップ搭載面である上面３ｔ側と実装面である下面３ｂ側を電気的に接続する複数の配線層（図６に示す例では６層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有し、複数の経路間を絶縁する絶縁層３１に覆われている。また、厚さ方向に隣り合う配線層の間は、ビア配線３Ｖやスルーホール配線３ＴＷなどの層間導電路を介して電気的に接続されている。
また、複数の配線層のうち、最も上面３ｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁層３１Ｔに覆われる。また、複数の配線層のうち、最も下面３ｂ側に配置される配線層ＷＬ６の大部分は、ソルダレジスト膜である絶縁層３１Ｂに覆われる。
また、配線基板３０は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）３１Ｃの上面３Ｃｔおよび下面３Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層３１Ｃの上面３Ｃｔ側の配線層ＷＬ３と下面３Ｃｂ側の配線層ＷＬ４とは、上面３Ｃｔと下面３Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線３ＴＷを介して電気的に接続されている。
配線基板３０の上面３ｔには、半導体チップ１２と電気的に接続される複数の端子（ボンディングパッド、ボンディングリード、チップ接続用端子）３ＢＦが形成されている。また、配線基板３０の下面３ｂには、半導体装置ＰＫＧ２の外部入出力端子である複数のランド３ＬＤが形成されている。複数の端子３ＢＦと複数のランド３ＬＤは、配線基板３０に形成された配線３Ｗ、ビア配線３Ｖ、およびスルーホール配線３ＴＷを介して、それぞれ電気的に接続されている。
なお、図６に示す例では、配線基板３０はコア材である絶縁層３１Ｃの上面３Ｃｔ側、および下面３Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図６に対する変形例としては、プリプレグ材などの硬い材料からなる絶縁層３１Ｃを有さず、絶縁層３１と配線３Ｗなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線３ＴＷは形成せず、各配線層は、ビア配線３Ｖを介して電気的に接続される。また、図６では、６層の配線層を有する配線基板３０を例示的に示しているが、変形例としては、例えば、７層以上、あるいは５層以下の配線層を有する配線基板を用いても良い。
また、配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ６のそれぞれは、配線３Ｗ、ビア配線３Ｖ、スルーホール配線３ＴＷやランド３ＬＤなどの導体パターンの周囲を囲むように形成された導体プレーン（パターン）３ＰＬを有する。導体プレーン３ＰＬは、信号伝送用の配線や端子などの導体パターンが形成されていない領域に形成される導体パターンであって、基準電位または電源電位の供給経路の一部を構成する。また、導体プレーン３ＰＬは、配線３Ｗ、ビア配線３Ｖ、スルーホール配線３ＴＷやランド３ＬＤなどの導体パターンなどの導体パターンとは離間して設けられている。
このように各配線層に導体プレーン３ＰＬを形成すると、信号伝送時に、信号伝送経路から周囲に広がる電界および磁界の広がりを抑制することができ、他信号からのクロストークノイズを抑制することができる。これにより、信号伝送経路のノイズ耐性を向上させることができる。特に本実施の形態のように、３Ｇｂｐｓ以上の伝送速度で信号が伝送される高速伝送経路が含まれる場合には、導体プレーンを形成することでノイズ耐性を向上させることが好ましい。また、導体プレーン３ＰＬは、信号伝送経路のリターン経路（リターンパス）を構成しても良い。
また、図６に示す例では、複数のランド３ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ２を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子（図示は省略）と複数のランド３ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図４に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図４では図示を省略するが、複数の半田ボールＳＢが接合される複数のランド３ＬＤ（図６参照）も行列状（マトリクス状）に配置されている。このように、配線基板３０の実装面側に、複数の外部端子（半田ボールＳＢやランド３ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板３０の実装面（下面３ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置ＰＫＧ２は、配線基板３０上に搭載される半導体チップ１２を備えている。図６に示すように、半導体チップ１２のそれぞれは、表面（主面、上面）１ｔ、表面１ｔとは反対側の裏面（主面、下面）１ｂ、および、表面１ｔと裏面１ｂとの間に位置する側面１ｓを有し、図５に示すように平面視において配線基板３０よりも平面積が小さい四角形の外形形状を成す。図５に示す例では、半導体チップ１２は、四つの側面１ｓのそれぞれが、配線基板３０の四つの側面３ｓのそれぞれに沿った状態で配線基板３０の上面３ｔに搭載されている。
また、図６に示すように、半導体チップ１２の表面１ｔ側には、複数のパッド（電極パッドボンディングパッド）１ＰＤが形成されている。複数のパッド１ＰＤは、半導体チップ１２の表面１ｔにおいて半導体チップ１２の表面１ｔを保護するパッシベーション膜から露出している。本実施の形態では、半導体チップ１２の表面１ｔには、複数のパッド１ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップ１２の電極である複数のパッド１ＰＤを行列状に配置することで、半導体チップ１２の表面１ｔを電極の配置スペースとして有効活用することができるので、半導体チップ１２の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数のパッド１ＰＤが表面１ｔの周縁端を構成する各辺に沿って形成されるタイプの半導体チップに適用することもできる。
また、図６に示す例では、半導体チップ１２は、表面１ｔが配線基板３０の上面３ｔと対向配置された状態で、配線基板３０上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、半導体チップ１２の主面（詳しくは、半導体チップ１２の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数のパッド１ＰＤは、半導体チップ１２の内部（詳しくは、表面１ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップ１２（詳しくは、半導体チップ１２の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面１ｔには、半導体チップ１２の基材および配線を覆う絶縁膜が形成されており、複数のパッド１ＰＤのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数のパッド１ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、図６に示すように、複数のパッド１ＰＤにはそれぞれ突起電極１ＢＰが接続され、半導体チップ１２の複数のパッド１ＰＤと、配線基板３０の複数の端子３ＢＦとは、複数の突起電極１ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）１ＢＰは、半導体チップ１２の表面１ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極１ＢＰは、本実施の形態では、パッド１ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、パッド１ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップ１２を配線基板３０に搭載する際には、複数のパッド１ＰＤおよび複数の端子３ＢＦの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極１ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極１ＢＰとして用いても良い。
また、本実施の形態では、半導体チップ１２は、伝送速度の異なる複数の信号が入出力される回路を備えている。図示は省略するが、半導体チップ１２には、第１の伝送速度で第１信号が入出力される第１回路と、上記第１の伝送速度よりも速い、第２の伝送速度で第２信号が入出力される第２回路と、を備えている。第２信号としては、例えば、３Ｇｂｐｓ（Gigabit per second）〜１００Ｇｂｐｓ程度の伝送速度で、差動信号が伝送される。以下、本実施の形態において、第２信号が伝送される伝送経路を高速伝送経路と記載して説明する。また、第２の伝送速度よりも遅い第１の伝送速度で第１信号が伝送される伝送経路を低速伝送経路として説明する。なお、第１回路には、上記第１信号の他、第１回路を駆動する第１駆動電圧が供給される。また、なお、第２回路には、上記第２信号の他、第２回路を駆動する第２駆動電圧が供給される。
また、図６に示すように半導体チップ１２と配線基板３０の間には、アンダフィル樹脂（絶縁性樹脂）３２が配置される。アンダフィル樹脂３２は、半導体チップ１２の表面１ｔと配線基板３０の上面３ｔの間の空間を塞ぐように配置される。また、アンダフィル樹脂３２は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ１２と配線基板３０の電気的接続部分（複数の突起電極１ＢＰの接合部）を封止するように配置される。このように、複数の突起電極１ＢＰと複数の端子３ＢＦとの接合部をアンダフィル樹脂３２で覆うことで、半導体チップ１２と配線基板３０の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップ１２の複数のパッド１ＰＤと複数の突起電極１ＢＰとの接合部に生じる応力についても緩和させることができる。さらには、半導体チップ１２の半導体素子（回路素子）が形成された主面を保護することもできる。
また、図５に示すように、半導体装置ＰＫＧ２は、配線基板３０に搭載されている複数のコンデンサ２０Ｄ、２０Ｐを備えている。コンデンサ２０Ｄ、２０Ｐのそれぞれは、例えば、セラミック材料を本実施の形態の例では、半導体装置ＰＫＧ２は、配線基板３０に内蔵されている複数のコンデンサ２０Ｄ、２０Ｐを備えている。なお、上記した「配線基板３０に内蔵されている」状態は、以下のように定義される。
例えば図６に示す例では、コンデンサ２０Ｄの全体、およびコンデンサ２０Ｐの全体が、配線基板３０の上面３ｔおよび下面３ｂの間に配置されている。この場合、コンデンサ２０Ｐおよびコンデンサ２０Ｄは、配線基板３０に内蔵されている状態と言える。一方、図６に示す半導体チップ１２は、配線基板３０の上面３ｔおよび下面３ｂの間には存在しない。この場合、半導体チップ１２は、配線基板３０に内蔵されていない状態である。
また、図６には該当する部品がないが、コンデンサなどの電子部品の一部分が配線基板３０の上面３ｔおよび下面３ｂの間に配置され、かつ、他の一部分が配線基板３０の上面３ｔの上方、または下面３ｂの下方に突出するように下面３ｂの間以外に配置されている状態が考えられる。本願では、このような場合には、上記電子部品は、配線基板３０に内蔵されていない状態として取り扱う。
また、例えば配線基板３０の上面３ｔおよび下面３ｂのうちの少なくとも一方において、コンデンサなどの電子部品の電極が露出しており、かつ、上記露出した電極以外の部分（主要部）は、上面３ｔおよび下面３ｂの間に配置されている場合が考えられる。本願では、このような場合には、上記電子部品は、配線基板３０に内蔵されている状態として取り扱う。言い換えれば、本願では、電子部品の電極や端子を除く主要部分（本体部）が、配線基板３０の上面３ｔおよび下面３ｂの間に配置されていれば、電子部品は配線基板３０に内蔵されている状態として取り扱う。
コンデンサ２０Ｄを配線基板３０に内蔵させること、およびコンデンサ２０Ｐを配線基板３０に内蔵させることには、それぞれ異なる効果があるが、効果の詳細は後述する。
また、図６に示す例では、半導体チップ１２の裏面１ｂには、放熱板（ヒートスプレッダ、部材）４０が貼り付けられている。放熱板４０は、例えば、配線基板３０よりも熱伝導率が高い金属板であって、半導体チップ１２で発生した熱を外部に排出する機能を備えている。また、放熱板４０は、接着材（放熱樹脂）４１を介して半導体チップ１２の裏面１ｂに貼り付けられている。接着材４１は、例えば、多数の金属粒子やフィラ（例えばアルミナなど）を含有させることにより、アンダフィル樹脂３２よりも熱伝導率が高くなっている。
また、図３および図６に示す例では、半導体チップ１２の周囲には、放熱板４０を支持する支持枠（スティフナリング）４２が固定されている。放熱板４０は、半導体チップ１２の裏面１ｂおよび支持枠４２に接着固定されている。半導体チップ１２の周囲に金属性の支持枠４２を固定することで、配線基板３０の反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップ１２の周囲を囲むように設けられた支持枠４２に、放熱板４０を接着固定することで、放熱板４０の平面積を大きくすることができる。つまり放熱板４０の表面積を大きく確保することにより放熱性能を向上でき、かつ半導体チップ１２上に安定的に固定する観点から、放熱板４０を支持枠４２に接着固定することが好ましい。
なお、本実施の形態では、半導体チップ１２の裏面１ｂに放熱板４０が貼り付けられた実施態様を例に取り上げて説明したが、変形例としては、放熱板４０を取り付けず、半導体チップ１２の裏面１ｂが露出した実施態様としても良い。
＜コンデンサのレイアウト１＞
次に、図５および図６に示す配線基板３０とコンデンサ２０Ｄ、２０Ｐとの接続構造の詳細について説明する。まず、本セクションでは、図５に示す複数のコンデンサ２０Ｐ、２０Ｄのうち、電源回路用の複数のコンデンサ２０Ｐのそれぞれが配線基板３０に内蔵されていることにより、得られる効果について説明する。
図７は、図５に示す複数のコンデンサのうちの一つを示す平面図である。また、図８は、図７のＡ−Ａ線に沿った断面図である。また、図３２は、図５に対する検討例である半導体装置が有する配線基板の上面側からみた透視平面において、複数のコンデンサと半導体チップとの位置関係を示す平面図である。また、図９は、図６に対する変形例である半導体装置の拡大断面図である。
なお、図５に示すＤＣカット用のコンデンサ２０Ｄと、電源回路用のコンデンサ２０Ｐは、同じ構造になっている。したがって、図７および図８では、コンデンサ２０Ｄおよびコンデンサ２０Ｐの代表例として、１個のコンデンサの構造例を示している。また、図７では、コンデンサ２０Ｄ、２０Ｐの延在方向ＤＬ、および幅方向ＤＷについて、矢印を付して模式的に示す。また、図３２は、図５と同様に平面図であるが、複数のコンデンサのうち、コンデンサ２０Ｄとコンデンサ２０Ｐを識別し易くするため、複数のコンデンサ２０Ｐのそれぞれにハッチングを付している。
図５に示すように、本実施の形態の配線基板３０には、複数のコンデンサ２０Ｄ、２０Ｐが搭載されている。複数のコンデンサ２０Ｄ、２０Ｐには、上記したようにＤＣカット用コンデンサであるコンデンサ２０Ｄと、バイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリとして用いる電源回路用のコンデンサ２０Ｐが含まれる。図５では、複数のコンデンサ２０Ｄ、２０Ｐのうちの一部に符号を付して示している。図５において、半導体チップ１２と重なる位置に配置されている複数のコンデンサ（ハッチングが付してあるコンデンサ）は、全てがコンデンサ２０Ｐであり、複数のコンデンサ２０Ｄのそれぞれは、複数のコンデンサ２０Ｐと配線基板３０の側面３ｓとの間に配置されている。図５に示す例では、複数のコンデンサ２０Ｄのそれぞれは、半導体チップ１２と重ならない位置に配置されている。また、図５に示す例では、複数のコンデンサ２０Ｄは、支持枠４２の外側に配置されている。
図７に示すように、コンデンサ（チップコンデンサ）２０Ｄ、２０Ｐのそれぞれは、平面視において四角形を成す。また、コンデンサ２０Ｄ、２０Ｐは、延在方向（長手方向）ＤＬに沿って延びる二つの長辺（長側面）２ＬＳと、延在方向ＤＬに対して直交する幅方向ＤＷに沿って延びる二つの短辺（短側面）２ＳＳと、を有する。また、コンデンサ２０Ｄ、２０Ｐは、延在方向ＤＬにおいて（言い換えれば、長辺２ＬＳの延在方向において）互いに反対側の端部に配置される電極２Ｅ１および電極２Ｅ２（または電極２Ｅ３および電極２Ｅ４）を有する。また、コンデンサ２０Ｄ、２０Ｐは、電極２Ｅ１、２Ｅ３と電極２Ｅ２、２Ｅ４との間に挟まれる本体部２ＢＤを有している。例えば図８に示すように、本体部２ＢＤは、絶縁層（誘電体層）２０ＩＬを介して積層される、複数の導体板２０ＣＬを有し、複数の導体板２０ＣＬのそれぞれは、電極２Ｅ１、２Ｅ３および電極２Ｅ２、２Ｅ４のうちの一方に接続されている。電極２Ｅ１、２Ｅ３および電極２Ｅ２、２Ｅ４は、対向配置される複数の導体板間に形成された容量を外部に取り出すための外部電極端子として機能する。なお、上記では、コンデンサ２０Ｄ、２０Ｐの構造の一例について説明したが、コンデンサ２０Ｄ、２０Ｐの構造には種々の変形例がある。
例えば、図７に示すコンデンサ２０Ｄ、２０Ｐは、短辺２ＳＳのそれぞれを覆うようにに電極が配置されたコンデンサの構造を例示的に示している。しかし、変形例として、長辺２ＬＳを覆うように電極が配置されていても良い。つまりコンデンサの電極の位置は、短辺２ＳＳまたは長辺２ＬＳのうちのいずれかであれば良い。
また、図５に示す複数のコンデンサ２０Ｄ、２０Ｐのうち、電源回路用の複数のコンデンサ２０Ｐのそれぞれは、電源回路の第１の電位と第２の電位を接続するように電源回路内に並列接続で挿入される。すなわち、図６に示す半導体チップ１２が有する複数のパッド１ＰＤには、基準電位ＶＳＳ（図２参照）が供給される電極（電極パッド）Ｖｓ（図２参照）と、電源電位ＶＤＤ（図２参照）が供給される電極（電極パッド）Ｖｄ（図２参照）が含まれる。また、図６に示す配線基板３０が有する複数のランド３ＬＤには、基準電位ＶＳＳが供給されるランド３ＬＶｓ（図２参照）と、電源電位ＶＤＤが供給されるランド３ＬＶｄ（図２参照）が含まれる。また、図２に示すように、コンデンサ２０Ｐの一方の電極は、電極Ｖｓとランド３ＬＶｓを接続する基準電位供給経路ＶＳＰ側に接続され、コンデンサ２０Ｐの他方の電極は、電極Ｖｄとランド３ＬＶｄとを接続する電源電位供給経路ＶＤＰ側に接続される。
また、図５に示すように、複数のコンデンサ２０Ｐのそれぞれは、平面視において、半導体チップ１２と重なる位置に配置されている。図６に示すように本実施の形態では複数のコンデンサ２０Ｐのそれぞれは、配線基板３０に内蔵されている。このため、複数のコンデンサ２０Ｐのそれぞれを、半導体チップ１２と重なる位置に配置することができる。
本実施の形態のように、電源回路用の複数のコンデンサ２０Ｐのそれぞれが、半導体チップ１２と重なる位置に配置されている場合、コンデンサ２０Ｐが半導体チップ１２の周囲に配置されている場合と比較して、コンデンサ２０Ｐと半導体チップ１２の間の伝送距離を短くすることができる。そして、電源回路用のコンデンサ２０Ｐと半導体チップ１２との伝送距離を短くすることで、電源回路の電気的特性を向上させることができる。
例えば、コンデンサ２０Ｐをバイパスコンデンサとして用いる場合、電力が消費される回路の近傍にコンデンサ２０Ｐを挿入することで、電力が消費される回路に流れるノイズを低減させることができる。また例えば、コンデンサ２０Ｐをデカップリング用のコンデンサとして用いる場合、コンデンサ２０Ｐと半導体チップ１２との距離を近づけることで、半導体チップ１２に形成された回路に流れる電流のループ（経路距離）を小さくすることができる。この結果、図２に示す電源電位供給経路ＶＤＰおよび基準電位供給経路ＶＳＰに含まれるインピーダンス成分の影響を低減できる。また例えば、コンデンサ２０Ｐをバッテリとして用いる場合、電力を消費する回路とコンデンサ２０Ｐとの距離を小さくすることで、瞬間的に駆動電圧が降下する現象を抑制し易くなる。
また、複数のコンデンサ２０Ｄ、２０Ｐのうち、ＤＣカット用の複数のコンデンサ２０Ｄのそれぞれは、図２に示す高速伝送経路ＳＧＰ２に直列接続で挿入される。すなわち、図６に示す半導体チップ１２が有する複数のパッド１ＰＤには、相対的に低い、第１の伝送速度で伝送される低速信号用の電極（電極パッド）ＲｘＬ（図２参照）が含まれる。また、図６に示す半導体チップ１２が有する複数のパッド１ＰＤには、第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号用の電極（電極パッド）Ｒｘｐ、Ｒｘｎ（図２参照）が含まれる。また、図６に示す配線基板３０が有する複数のランド３ＬＤには、相対的に低い、第１の伝送速度で伝送される低速信号用のランド３ＬＬ（図２参照）が含まれる。また、また、図６に示す配線基板３０が有する複数のランド３ＬＤには、第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号用のランド３ＬＨ（図２参照）が含まれる。また、図２に示すように、電極Ｒｘｐ、Ｒｘｎのそれぞれは、コンデンサ２０Ｄを介してランド３ＬＨと電気的に接続されている。詳しくは、コンデンサ２０Ｄの一方の電極は、高速伝送経路ＳＧＰ２のうちの半導体チップ１２の電極Ｒｘｐまたは電極Ｒｘｐ側に接続され、コンデンサ２０Ｄの他方の電極は、高速伝送経路ＳＧＰ２のうちのランド３ＬＨ側に接続される。さらに詳しくは、図６に示すようにコンデンサ２０Ｄの一方の電極は、配線基板３０の配線３Ｗを介して半導体チップ１２のパッド１ＰＤと電気的に接続されている。一方、コンデンサ２０Ｄの他方の電極は、配線基板３０の他の配線３Ｗを介してランド３ＬＤに接続されている。このように、コンデンサ２０Ｄの一方の電極が半導体チップに繋がる配線に接続され、コンデンサ２０Ｄの他方の電極が、ランド３ＬＤに繋がる他の配線に接続されている時、コンデンサ２０Ｄは、ランド３ＬＤと半導体チップ１２とを接続する配線経路中に直列接続されていると言える。また、図２に示す低速伝送経路ＳＧＰ１を構成する電極ＲｘＬおよびランド３ＬＬは、コンデンサを介さずに、電気的に接続される。
また、本実施の形態のように、一つの配線基板３０に電源回路用のコンデンサ２０ＰとＤＣカット用のコンデンサ２０Ｄとを搭載する場合、図５に示すように、複数の電源回路用のコンデンサ２０Ｐを半導体チップ１２と重なる位置に配置することで、以下の効果が得られる。
図５に示すように、本実施の形態の半導体装置ＰＫＧ２が有する電源回路用のコンデンサ２０Ｐのそれぞれは、半導体チップ１２と重なる位置に配置されている。また、半導体装置ＰＫＧ２が有するＤＣカット用の複数のコンデンサ２０Ｄのそれぞれは、平面視において、複数のコンデンサ２０Ｐと配線基板３０の周縁部（上面３ｔの周縁を構成する各辺）との間に配置されている。
複数のコンデンサ２０Ｄのそれぞれは、上記したように、高速信号用の信号伝送経路（図２に示す高速伝送経路ＳＧＰ２）の途中に直列接続で挿入されている。このため、配線基板３０は、複数のコンデンサ２０Ｄと半導体チップ１２とのそれぞれを電気的に接続する配線経路を備えている。したがって、高速伝送経路を高密度化する場合、これらの配線経路を高密度で配置する必要がある。
ところが、電源回路用のコンデンサ２０Ｐのレイアウトによっては、高速伝送経路を構成する配線のレイアウトが阻害される場合がある。例えば、図３２に示す変形例である半導体装置ＰＫＧｈ１のように、複数のコンデンサ２０Ｐのそれぞれが配線基板３０に内蔵されず、半導体チップ１２の周囲に配置されている場合について考える。
半導体装置ＰＫＧｈ１は、複数のコンデンサ２０Ｐが配線基板３０の上面３ｔ上に搭載され、かつ、半導体チップ１２と複数のコンデンサ２０Ｄとの間に配置されている点で、図５に示す半導体装置ＰＫＧ２と相違する。また、半導体装置ＰＫＧｈ１は、複数のコンデンサ２０Ｄのそれぞれが、配線基板３０の上面３ｔ上に搭載されている点で図５に示す半導体装置ＰＫＧ２と相違する。
半導体装置ＰＫＧｈ１のように、平面視において、半導体チップ１２と複数のコンデンサ２０Ｄとの間に複数のコンデンサ２０Ｐが配置されている場合、半導体チップ１２とコンデンサ２０Ｄとの間に、電源回路用のコンデンサ２０Ｐの電極２Ｅ３、２Ｅ４（図７参照）が配置されることになる。このため、配線基板３０の最上層の配線層のうち、コンデンサ２０Ｐの電極２Ｅ３、２Ｅ４と重なる位置には、コンデンサ２０Ｐに電位を供給するための端子を形成する必要がある。半導体チップ１２とコンデンサ２０Ｄとの間に電源回路用の端子が形成されている場合、高速伝送経路の妨げになる。例えば、電源回路用の端子の直下に高速伝送経路用の配線を配置すると、高速伝送経路のリターンパスに対する影響が大きくなる。また、電源回路用の端子の影響を低減するために、高速伝送経路の配線とコンデンサ２０Ｐとの離間距離を大きくするためには、コンデンサ２０Ｐが配置されていない領域を選択して配線を形成する必要がある。このため、多数の高速伝送経路を高密度で配置することが困難になる。
そこで、実施の形態では、図５や図６に示すように複数のコンデンサ２０Ｐは配線基板３０に内蔵されることで、半導体チップ１２と重なる位置に配置されている。そして、図５に示すように、複数のコンデンサ２０Ｄのそれぞれは、平面視において、複数のコンデンサ２０Ｐと配線基板３０の周縁部（上面３ｔの周縁を構成する各辺）との間に配置されている。言い換えれば、複数のコンデンサ２０Ｄのそれぞれは、平面視において複数のコンデンサ２０Ｄが配置されている領域の周囲に配置されている。
これにより、コンデンサ２０Ｄと半導体チップ１２とを接続する配線経路中に、コンデンサ２０Ｄは配置されていない。このため、コンデンサ２０Ｄに接続される高速伝送経路のレイアウトは、コンデンサ２０Ｐに接続される端子によって妨げられず、高密度化することができる。
また、本実施の形態によれば、コンデンサ２０Ｐを配線基板３０に内蔵するので、図３２に示す半導体装置ＰＫＧｈ１のように、半導体チップ１２の周囲にコンデンサ２０Ｐを搭載するスペースを設けなくても良い。このため、半導体チップ１２とコンデンサ２０Ｄとの距離を近づけることができるので、コンデンサ２０Ｄと半導体チップ１２とを接続する配線経路のインダクタンスや抵抗を低減させることができる。
上記の通り、本実施の形態のように、一つの配線基板３０に電源回路用のコンデンサ２０ＰとＤＣカット用のコンデンサ２０Ｄとを搭載する場合、図５に示すように、複数の電源回路用のコンデンサ２０Ｐを半導体チップ１２と重なる位置に配置することで、単に、電源回路用のコンデンサ２０Ｐを配線基板３０に内蔵することによる効果とは異なる効果が得られる。すなわち、半導体チップ１２とコンデンサ２０Ｐの配線経路距離を近づける効果とは異なる効果が得られる。
また、図５に示すように、平面視において、複数のコンデンサ２０Ｄのそれぞれと配線基板３０の周縁端との間隔は、複数のコンデンサ２０Ｄのそれぞれと半導体チップ１２との間隔より小さい。言い換えれば、複数のコンデンサ２０Ｄのそれぞれは、配線基板３０の上面３ｔの周縁部側に寄せて配置されている。多数の高速伝送経路を設ける場合、半導体チップ１２の周辺の領域では、多数の配線経路が密集して配置される。したがって、複数のコンデンサ２０Ｄのそれぞれが、配線基板３０の上面３ｔの周縁部側に寄せて配置されていれば、半導体チップ１２の近傍の領域において、高速伝送経路の配置密度を向上させることができる。
本セクションで説明した複数の効果のそれぞれは、複数のコンデンサ２０Ｄのそれぞれが、配線基板３０に内蔵されているか否かを問わずに得られる。したがって、図６に対する変形例である図９に示す半導体装置ＰＫＧ３のように、複数のコンデンサ２０Ｐのそれぞれが配線基板３０に内蔵され、かつ、複数のコンデンサ２０Ｄのうちの一部または全部が配線基板３０の上面３ｔ上に搭載されていても良い。
＜コンデンサのレイアウト２＞
次に、図５に示す複数のコンデンサ２０Ｐ、２０Ｄのうち、ＤＣカット用の複数のコンデンサ２０Ｄのそれぞれが配線基板３０に内蔵されていることにより、得られる効果について説明する。図１０は、図５に示すＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。また、図１１は、図５に対する変形例である半導体装置のＤＣカット用のコンデンサが内蔵された領域の周辺を拡大して示す拡大平面図である。また、図１２は、図１１に示す半導体装置の拡大断面図である。また、図１３は、図５に対する別の変形例である半導体装置のＤＣカット用のコンデンサが内蔵された領域の周辺を拡大して示す拡大平面図である。また、図１４は、図１３に示す半導体装置の拡大断面図である。また、図３３は、図３２に示すＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。
なお、図１０、図１２、図１４および図３３では、コンデンサ２０Ｄを経由する信号伝送経路およびリターン経路を明示するため、高速伝送経路ＳＧＰ２は二点鎖線、リターン経路ＲＰは点線を用いて、それぞれ模式的に示している。また、図１１および図１３では、コンデンサ２０Ｄとテスト用の端子３ＴＰとを接続する配線経路の例を点線で示している。また、図１０、図１２、図１４、および図３３は断面図であるが、信号伝送経路の見易さのため、配線基板上に搭載された部品を除き、ハッチングは省略している。
図１０に示すように、本実施の形態の半導体装置ＰＫＧ２が有するコンデンサ２０Ｄは、配線基板３０に内蔵されている。一方、図３３に示す半導体装置ＰＫＧｈ１が有するコンデンサ２０Ｄは配線基板３０に内蔵されず、配線基板３０の上面３ｔ上に搭載されている。図１０に示す半導体装置ＰＫＧ２と図３３に示す半導体装置ＰＫＧｈ１とを比較して判るように、コンデンサ２０Ｄを配線基板３０に内蔵させた場合、コンデンサ２０Ｄが配線基板３０上に搭載された場合と比較して、高速伝送経路ＳＧＰ２およびリターン経路ＲＰが大きく変化する。まず、半導体装置ＰＫＧ２の高速伝送経路ＳＧＰ２は、半導体装置ＰＫＧｈ１の高速伝送経路ＳＧＰ２と比較して、インピーダンス不連続点の数が少ない。インピーダンス不連続点とは、配線経路の一部分において、インピーダンス値が急激に変化する場所である。このため、例えばビア配線３Ｖやスルーホール配線３ＴＷなどの層間導電路の部分では、配線構造が変化するために、インピーダンス不連続点に成り易い。
半導体装置ＰＫＧ２の場合、高速伝送経路ＳＧＰ２に含まれるビア配線３Ｖの数およびスルーホール配線３ＴＷの数が、図３３に示す半導体装置ＰＫＧｈ１の場合と比較して少ない。このため、高速伝送経路ＳＧＰ２に含まれるインピーダンス不連続点を低減し、伝送特性を向上させることができる。
また、図１０に示す例では、コンデンサ２０Ｄはコア材である絶縁層３１Ｃの上面３Ｃｔおよび下面３Ｃｂの間に配置されている。このため、コンデンサ２０Ｄに接続される高速伝送経路ＳＧＰ２は、スルーホール配線３ＴＷと電気的に分離されている。言い換えれば、コンデンサ２０Ｄに接続される高速伝送経路ＳＧＰ２は、スルーホール配線３ＴＷを介さずに半導体チップ１２と電気的に接続されている。上記したインピーダンス不連続点のうち、スルーホール配線３ＴＷやコンデンサ２０Ｄの部分では、インピーダンスの値が大きく変化し易いので、ビア配線３Ｖと比較して伝送特性に与える影響が特に大きい。このため、図１０に示すように、スルーホール配線３ＴＷが設けられている絶縁層３１Ｃにコンデンサ２０Ｄを埋め込むことで、スルーホール配線３ＴＷを１個分省略することができるので、高速伝送経路ＳＧＰ２の伝送特性を特に向上させることができる。
ところで、半導体装置ＰＫＧ２に形成された回路の電気的な試験として、回路に対して直流電流を流して検査を行う、ＤＣテストが含まれる場合がある。ＤＣテストには、例えば、回路の電気的な接続状態を確認する導通テストなどが含まれる。
ここで、ＤＣテストを行う回路中にＤＣカット用のコンデンサ２０Ｄが直列接続で挿入されている場合、直流電流を流すために、コンデンサ２０Ｄの一方の電極２Ｅ１（図７参照）と他方の電極２Ｅ２とを短絡させて、直流電流が流れる経路を設ける必要がある。
ところが、本実施の形態のように、ＤＣカット用のコンデンサ２０Ｄを配線基板３０に内蔵させる場合、コンデンサ２０Ｄが有する電極２Ｅ１（図７参照）および電極２Ｅ２（図７参照）は、配線基板３０の上面３ｔと下面３ｂとの間に埋め込まれ、露出しない場合がある。コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２が配線基板３０の外部に露出しない場合には、ＤＣテストを行う際に、コンデンサ２０Ｄの電極間をバイパスするための他の方法が必要になる。そこで、本実施の形態では、コンデンサ２０Ｄの一方の電極２Ｅ１に接続されるテスト用の端子３ＴＰ、および他方の電極２Ｅ２に接続されるテスト用の端子３ＴＰのそれぞれが配線基板３０から露出可能な位置に設けている。これにより、ＤＣテストを行う際には、二つの端子３ＴＰの間を電気的に接続することで、高速伝送経路ＳＧＰ２に直流電流を流すことができる。
詳しくは、図６に示すように、本実施の形態の配線基板３０は、上面３ｔ側に配置され、半導体チップ１２の複数のパッド１ＰＤと電気的に接続される端子（チップ接続用端子）３ＢＦと、下面３ｂ側に配置されている複数の外部端子であるランド３ＬＤと、を備えている。また、配線基板３０は、コンデンサ２０Ｄに接続され、かつ、配線基板３０から露出するテスト用の端子３ＴＰ１および端子３ＴＰ２を備えている。また、図１０に示すようにコンデンサ２０Ｄの一方の電極２Ｅ１は、チップ接続用の端子３ＢＦ（図６参照）およびテスト用の一方の端子３ＴＰ１に接続されている。また、また、コンデンサ２０Ｄの他方の電極２Ｅ２は、外部端子であるランド３ＬＤおよびテスト用の他方の端子３ＴＰ２に接続されている。
そして、コンデンサ２０Ｄの電極２Ｅ１に接続される端子３ＴＰ１および電極２Ｅ２に接続される端子３ＴＰ２をそれぞれ配線基板から露出することで、端子３ＴＰ１と端子３ＴＰ２とを容易に短絡させることができる。なお、図１０に示す例ではテスト用の複数の端子３ＴＰのそれぞれは、配線基板３０の上面３ｔにおいて、最上層の絶縁層３１Ｔから露出している。しかし、変形例として、テスト用の端子３ＴＰが下面３ｂ側に形成され、配線基板３０の下面３ｂにおいて最下層の絶縁層３１Ｂから露出していても良い。
また、上記したように、本願では、「コンデンサ２０Ｄが配線基板３０に内蔵されている」状態には、以下の場合が含まれる。すなわち、配線基板３０の上面３ｔおよび下面３ｂのうちの少なくとも一方において、コンデンサ２０Ｄの電極２Ｅ１、２Ｅ２が露出しており、かつ、上記露出した電極以外の部分（主要部）は、上面３ｔおよび下面３ｂの間に配置されている場合である。この場合には、コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２のそれぞれのうち、配線基板３０から露出する部分を、上記したテスト用の端子３ＴＰの代わりに用いても良い。すなわち、ＤＣテストを行う際に、コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２のそれぞれのうち、配線基板３０から露出する部分を短絡させても良い。
また、図１０に示すように、コンデンサ２０Ｄの電極２Ｅ１、２Ｅ２のそれぞれと、テスト用の端子３ＴＰとを電気的に接続する配線経路を設ける場合、端子３ＴＰに接続される配線経路が信号伝送経路の信号波形や波形品質に与える影響を低減する観点から、以下の構成が好ましい。すなわち、本実施の形態では、コンデンサ２０Ｄの電極２Ｅ１から配線基板３０の端子３ＴＰ１までの配線経路距離、およびコンデンサ２０Ｄの電極２Ｅ２から配線基板３０の端子３ＴＰ２までの配線経路距離のそれぞれは、コンデンサ２０Ｄに供給される電気信号の波長の１／４以下である。これにより、テスト用の配線経路の影響により信号強度が低下することを抑制できる。
また、コンデンサ２０Ｄに接続されるテスト用の配線経路を短くする観点からは、図５に示すように、平面視において、複数のテスト用の端子３ＴＰのそれぞれは、コンデンサ２０Ｄと重なる位置に配置されていることが好ましい。
ただし、テスト用の配線経路が短くできる範囲内であれば、複数のテスト用の端子３ＴＰのそれぞれが、コンデンサ２０Ｄと重ならない位置に配置されていても良い。例えば、図５および図６に対する変形例である図１１および図１２に示す半導体装置ＰＫＧ４のように、コンデンサ２０Ｄが、放熱板４０や放熱板４０を支持する支持枠４２と重なる位置に配置されている場合がある。この場合、放熱板４０が取り付けられた状態でＤＣテストを行うためには、平面視において、複数のテスト用の端子３ＴＰのそれぞれは、放熱板４０と配線基板３０の周縁端との間に配置されていることが好ましい。図１１および図１２に示す例では、テスト用の端子３ＴＰは、コンデンサ２０Ｄと配線基板３０の周縁端との間に配置されている。
また、例えば、図５および図６に対する別の変形例である図１３および図１４に示す半導体装置ＰＫＧ５のように、配線基板３０の上面３ｔの周縁端の近傍まで放熱板４０に覆われている場合、上面３ｔ側にテスト用の端子３ＴＰを配置することが困難になる。この場合、複数のテスト用の端子３ＴＰのそれぞれが、配線基板３０の下面３ｂ（図１０参照）側に形成されている場合には、放熱板４０が取り付けられた状態でＤＣテストを行うことができる。
本セクションで説明した複数の効果のそれぞれは、図５に示す複数のコンデンサ２０Ｐの有無を問わずに得られる。したがって、図５に示す複数のコンデンサ２０Ｐが搭載されていない半導体装置（図示は省略）の場合でも、複数のコンデンサ２０Ｄのそれぞれが配線基板３０に内蔵されている場合には、本セクションで説明した効果が得られる。
＜コンデンサのレイアウト３＞
次に、コンデンサの周囲の導体パターンのレイアウトについて説明する。図１５は、図１０に示す複数の配線層のうち、コンデンサが埋め込まれた配線層の拡大平面図である。また、図１６は、図１５に示す配線層の上層の配線層の拡大平面図である。また、図１７は、図１６に示す配線層の上層の配線層の拡大平面図である。
上記したように、信号伝送時に、信号伝送経路から周囲に広がる電界および磁界の広がりを抑制することで、他信号からのクロストークノイズを抑制する観点から、本実施の形態では、配線３Ｗなどが形成されていない領域には、導体プレーン３ＰＬが配置されている。図１５〜図１７に示すように、配線層ＷＬ１（図１７参照）〜配線層ＷＬ３（図１７参照）には、それぞれ導体プレーン３ＰＬが形成されている。また、図１５に示すように、配線層ＷＬ３には、導体プレーン３ＰＬの一部に開口部３Ｋ３が形成され、開口部３Ｋ３が形成され、開口部３Ｋ３の内側にコンデンサ２０Ｄが埋め込まれている。
ところが、本願発明者の検討によれば、例えば図１６に示す配線層ＷＬ２において、コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２と重なる位置に導体プレーン３ＰＬが配置されコンデンサ２０Ｄの大部分が導体プレーン３ＰＬに覆われている場合、高速伝送経路の伝送特性が低下する懸念があることが判った。すなわち、導体プレーン３ＰＬと電極２Ｅ１、２Ｅ２の間に容量結合が生じ、伝送経路中に寄生容量が追加されることが判った。
高速伝送経路を構成する導体パターンのうち、コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２は、接続位置の自由度を考慮すると、引き回し配線（例えば図１６に示す配線３Ｗ）のような配線幅（最小幅寸法）にすることは難しい。なお、ここで言う電極２Ｅ１および電極２Ｅ２の「最小幅寸法」は、例えば図７に示す幅方向ＤＷにおける最も短い長さである。
導体プレーン３ＰＬと電極２Ｅ１、２Ｅ２の間に容量結合が生じた場合、寄生容量の値は、主に厚さ方向に重なっている部分の面積に比例して大きくなる。そして、高速伝送経路を構成する電極２Ｅ１および電極２Ｅ２に寄生容量が追加されると、見かけ上、高速伝送経路中のインピーダンスが低下する。つまり、高速伝送経路中の一部に低インピーダンス部が追加されることにより、インピーダンス不連続が生じる。高周波信号の信号伝送経路では、伝送経路中のインピーダンス成分が、所定の値（例えば単線で５０オーム、差動で１００オーム、あるいは差動で８５オーム）に近づくように配線レイアウトを設計することで、信号の反射等の特性劣化を抑制することができる。したがって、信号の伝送品質を向上させる観点から、電極２Ｅ１や電極２Ｅ２と導体プレーン３ＰＬとの間で生じる寄生容量の値は、出来る限り低減してインピーダンス整合を取ることが好ましい。
そこで、本願発明者は、コンデンサ２０Ｄを半導体装置に搭載する場合に、コンデンサ２０Ｄを搭載するための電極２Ｅ１および電極２Ｅ２においてインピーダンス不連続が生じることを抑制する方法を見出した。すなわち、図１６に示すように、コンデンサ２０Ｄの電極２Ｅ１、２Ｅ２が配置された配線層ＷＬ３と隣り合う配線層ＷＬ２が有する導体プレーン３ＰＬは、電極２Ｅ１および電極２Ｅ２のそれぞれと重なる領域に形成された開口部３Ｋ２を有する。
図１６に示す電極２Ｅ１、２Ｅ２と、導体プレーン３ＰＬとの関係は、下記のように表現することもできる。すなわち、配線層ＷＬ２が有する導体プレーン３ＰＬは、電極２Ｅ１および電極２Ｅ２のそれぞれと重なる領域が開口されている。
また、開口部３Ｋ２内において、配線３Ｗやビア配線３Ｖが形成されていない領域では、配線層ＷＬ２よりもさらに一層分内側の配線層ＷＬ３（図１５参照）を覆う絶縁層３１が露出している。
また、上記したように、容量結合に起因して生じる寄生容量の値は、導体プレーン３ＰＬと電極２Ｅ１または電極２Ｅ２とが厚さ方向に重なっている部分の面積に比例して大きくなる。したがって、図１６に示すように、電極２Ｅ１および電極２Ｅ２の全体が、導体プレーン３ＰＬと厚さ方向に重なっていないことが特に好ましい。言い換えれば、図１６に示すように、電極２Ｅ１の輪郭および電極２Ｅ２の輪郭は、平面視において、それぞれ開口部３Ｋ２の開口端部（開口されている領域の周縁部）の内側に位置していることが好ましい。
ただし、電極２Ｅ１および電極２Ｅ２の一部が導体プレーン３ＰＬと厚さ方向に重なっていても、寄生容量の値を低減することはできる。例えば、電極２Ｅ１および電極２Ｅ２の平面積のうちの、９０％以上が導体プレーン３ＰＬと重なっていなければ、寄生容量の値を低減することができる。
また、図１６に示す開口部３Ｋ２の形状は、配線層ＷＬ３（図１５参照）における電極２Ｅ１および電極２Ｅ２の形状や位置に対応していることが好ましい。図１６に示すように電極２Ｅ１および電極２Ｅ２と重なる領域の全体を含むように開口部３Ｋ２が形成されていれば、開口部３Ｋ２の面積がそれ以上に大きくなっても寄生容量の値は大きくは低減しない。
一方、導体プレーン３ＰＬは、高速伝送経路のリファレンス経路（リターンパス）として利用される場合がある。この場合、リファレンス経路と高速伝送経路の離間距離を一定に保つことが好ましい。したがって、開口部３Ｋ２の面積は極端に大きくない方が好ましい。例えば図１６に示すように、開口部３Ｋ２の開口端部の輪郭は、配線層ＷＬ３（図１５参照）における電極２Ｅ１および電極２Ｅ２の輪郭に沿っていることが好ましい。
上記のように、本実施の形態によれば、高速伝送経路の一部を構成する電極２Ｅ１と電極２Ｅ２は、配線層ＷＬ３に形成される。そして配線層ＷＬ３と厚さ方向に隣り合う配線層ＷＬ２に形成される導体プレーン３ＰＬは、電極２Ｅ１および電極２Ｅ２のそれぞれと重なる領域が開口されている。これにより、導体プレーン３ＰＬと電極２Ｅ１および電極２Ｅ２の容量結合によるインピーダンスが低下することを抑制し、高速伝送経路のノイズ耐性を向上させることができる。そして、本実施の形態の半導体装置ＰＫＧ２（図５参照）は、高速伝送経路のノイズ耐性を向上させることができるので、電気特性や信頼性や信頼性を向上させることができる。
また、図１７に示すように、本実施の形態では、配線層ＷＬ２（図１６参照）の上層に積層された配線層ＷＬ１が有する導体プレーン３ＰＬは、電極２Ｅ１および電極２Ｅ２のそれぞれと重なる領域に形成された開口部３Ｋ１を有する。開口部３Ｋ１の内側には、テスト用の端子３ＴＰ１および端子３ＴＰ２が配置されている。
図１７に示す電極２Ｅ１、２Ｅ２と、導体プレーン３ＰＬとの関係は、下記のように表現することもできる。すなわち、配線層ＷＬ１が有する導体プレーン３ＰＬは、電極２Ｅ１および電極２Ｅ２のそれぞれと重なる領域が開口されている。
電極２Ｅ１および電極２Ｅ２に追加される寄生容量を考慮する場合、配線層ＷＬ３に最も近い配線層ＷＬ２が有する導体プレーン３ＰＬとの容量結合である。したがって、上記したように、配線層ＷＬ２の導体プレーン３ＰＬに上記したような開口部３Ｋ２を形成することで、寄生容量の値は大幅に低減することができる。したがって、配線層ＷＬ１はどのような配線構造であっても、図１６に示す開口部３Ｋ２を設けることにより、高速伝送経路のノイズ耐性を向上させることができる。
しかし、上記に加えて、高速伝送経路のノイズ耐性をさらに向上させる場合には、配線層ＷＬ２の次に配線層ＷＬ３との離間距離が小さい配線層ＷＬ１に形成された導体プレーン３ＰＬとの容量結合について考慮することが好ましい。特に、半導体パッケージの薄型化、および半導体装置の高機能化に伴う配線層数の増加の両方に対応するためには、各配線層の厚さは薄くなる傾向がある。導体プレーン３ＰＬと電極２Ｅ１、２Ｅ２の間に容量結合が生じた場合、寄生容量の値は、主に厚さ方向に重なっている部分の離間距離に反比例して大きくなる。したがって、複数の配線層それぞれの厚さが薄くなれば、寄生容量の値が大きくなりやすい。なお、本実施の形態では、例えば各配線層ＷＬ２、ＷＬ３を覆う絶縁層３１（図６参照）の厚さは２０〜３０μｍである。
そこで、本実施の形態では、配線層ＷＬ１に形成された導体プレーン３ＰＬのうち、電極２Ｅ１および電極２Ｅ２と重なる領域には、開口部３Ｋ１が形成される。開口部３Ｋ１の好ましい形状や、電極２Ｅ１および電極２Ｅ２との重なりの程度については、上記した図６に示す開口部３Ｋ２の場合と同様なので、重複する説明は省略する。
また、本セクションで説明した複数の効果のそれぞれは、図５に示す複数のコンデンサ２０Ｐの有無を問わずに得られる。したがって、図５に示す複数のコンデンサ２０Ｐが搭載されていない半導体装置（図示は省略）の場合でも、複数のコンデンサ２０Ｄのそれぞれが配線基板３０に内蔵されている場合には、本セクションで説明した効果が得られる。
＜コンデンサのレイアウト４＞
次に、配線基板３０に内蔵されるコンデンサ２０Ｄ、２０Ｐの厚さと、配線基板３０の厚さ方向におけるレイアウトの関係について説明する。図１８は、図１０に示す高速伝送経路を構成するコンデンサとスルーホール配線が形成されたコア絶縁層との関係を示す要部断面図である。また、図１９および図２０は、図１８に対する変形例である半導体装置のコンデンサとスルーホール配線が形成されたコア絶縁層との関係を示す要部断面図である。
上記したように、図１０に示すコンデンサ２０Ｄが配線基板３０に内蔵されている場合の利点の一つとして、高速伝送経路に含まれるスルーホール配線３ＴＷの数を減らすことで、インピーダンス不連続点の数を減少させることができる、という点がある。この利点を実現するためには、スルーホール配線３ＴＷを備える絶縁層３１Ｃに、コンデンサ２０Ｄが配置されている（埋め込まれている）ことが好ましい。
また、絶縁層３１Ｃに配置されたコンデンサ２０Ｄと、他の配線層とを電気的に接続するビア配線３Ｖの接続性（接合容易性など）を考慮すると、図１８に示すようにコンデンサ２０Ｄの厚さＴＨ１は、絶縁層３１Ｃの厚さＴＨ２と同じであることが好ましい。図１８に示す例では、本体部２ＢＤの厚さＴＨ１が絶縁層３１Ｃの厚さ（図１０に示す上面３Ｃｔおよび下面３Ｃｂのうち、一方から他方に向かう方向の距離）が同じ値になっている。コンデンサ２０Ｄ厚さＴＨ１と厚さＴＨ２とが同じ程度であれば、スルーホール配線３ＴＷに接続されるビア配線３Ｖと同じサイズのビア配線３Ｖをコンデンサ２０Ｄの電極２Ｅ１、２Ｅ２（図１０参照）に接続できる。この場合、複数のビア配線３Ｖを一括して形成できるので、ビア配線３Ｖの形成工程の効率を向上させることができる。
また、コンデンサ２０Ｄの在庫管理を容易にする観点からは、コンデンサ２０Ｄは汎用製品を利用することが好ましい。この場合、図１８に示すコンデンサ２０Ｄの厚さＴＨ１は、利用する製品によって異なる値になる場合が考えられる。一方、図１８に示す絶縁層３１Ｃの厚さＴＨ２は、配線基板３０の支持強度や、電気的特性などの仕様に応じて決定される。このため、コンデンサ２０Ｄの厚さＴＨ１と、絶縁層３１Ｃの厚さＴＨ２とを同じ値にすることが困難な場合も考えられる。
例えば、図１９に示す半導体装置ＰＫＧ６や図２０に示す半導体装置ＰＫＧ７の例では、コンデンサ２０Ｄの厚さＴＨ１は絶縁層３１Ｃの厚さＴＨ２より小さい。半導体装置ＰＫＧ６や半導体装置ＰＫＧ７の場合、絶縁層３１Ｃの上面３Ｃｔ側および下面３Ｃｂのうちのいずれか一方の面からコンデンサ２０Ｄの一部が突出するように配置されている。この場合、コンデンサ２０Ｄの電極２Ｅ１（図１０参照）の一方の面に相対的に厚さが厚い（言い換えれば厚さ方向の長さが長い）ビア配線３ＶＬが接続され、電極２Ｅ１の反対側の面に相対的に厚さが薄い（言い換えれば厚さ方向の長さが短い）ビア配線３ＶＳが接続される。
コンデンサ２０Ｄの周囲には、例えば樹脂などの絶縁材料からなる絶縁材（穴埋め材）３３が埋め込まれている。絶縁材３３は、図６に示すように、半導体装置ＰＫＧ２の場合でも、コンデンサ２０Ｄおよびコンデンサ２０Ｐの周囲に配置されている。この絶縁材３３は、スルーホール配線３ＴＷに埋め込まれる絶縁材と同じ材料であっても良いし、異なる材料であっても良い。また、図６に示す絶縁材３３の部分が、絶縁層３１Ｃの上層および下層にそれぞれ形成された絶縁層３１と一体に形成されていても良い。
また、図示しない変形例として、絶縁層３１Ｃの上面３Ｃｔ側および下面３Ｃｂの中間の位置にコンデンサ２０Ｄを配置する構成でも良い。ただし、この場合、コンデンサ２０Ｄを配線基板３０に埋め込む工程が煩雑になるので、製造工程が簡単になる点で、半導体装置ＰＫＧ６または半導体装置ＰＫＧ７の構成が好ましい。
図１９および図２０に示す変形例によれば、コンデンサ２０Ｄの厚さＴＨ１と、絶縁層３１Ｃの厚さＴＨ２とを任意の値にすることができるので、コンデンサ２０Ｄの選択の自由度、および絶縁層３１Ｃの厚さの選択の自由度を向上させることができる。
ただし、図１９や図２０に示すビア配線３ＶＬのように、厚さ方向の長さが長いビア配線の場合、他のビア配線３Ｖと比較してインピーダンスが大きくなる。したがって、高速伝送経路中のインピーダンス不連続点を低減させる観点からは、図１８に示すように、コンデンサ２０Ｄの厚さＴＨ１が、絶縁層３１Ｃの厚さＴＨ２と同じ程度であることが好ましい。
なお、本セクションでは、ＤＣカット用のコンデンサ２０Ｄを取り上げて説明したが、図６に示す電源用のコンデンサ２０Ｐとして、図１９や図２０に示すように絶縁層３１Ｃの厚さと異なる厚さを有するコンデンサを用いても良い。
＜コンデンサとビア配線の接続方法＞
本実施の形態のように、配線基板３０（図６参照）の内部にコンデンサ２０Ｄやコンデンサ２０Ｐが内蔵されている場合、コンデンサ２０Ｄやコンデンサ２０Ｐの電極２Ｅ（図２１参照）にビア配線３Ｖを接続する必要がある。以下図２１〜図２４を用いてコンデンサ２０Ｄ、２０Ｐとビア配線３Ｖとの接続方法の例について順に説明する。図２１〜図２４のそれぞれは、配線基板に内蔵されたコンデンサにビア配線を接続する実施態様の例を示す要部断面図である。
図２１〜図２４に示す例では、コンデンサ２０Ｄ、２０Ｐが備える電極２Ｅは、上面２Ｅｔおよび上面２Ｅｔの反対側の下面２Ｅｂを有する。また、図２１〜図２５に示す例では、コンデンサ２０Ｄ、２０Ｐが備える電極２Ｅは、上面２Ｅｔおよび下面２Ｅｂのそれぞれに、ビア配線３Ｖが接続されている。また、図２１〜図２４に示す例では、配線層ＷＬ３に設けられた電極２Ｅの上面２Ｅｔと配線層ＷＬ２とはビア配線３Ｖ２３を介して電気的に接続されている。また、配線層ＷＬ１と配線層ＷＬ２とはビア配線３Ｖ１２を介して電気的に接続されている。また、配線層ＷＬ４に設けられた電極２Ｅの下面２Ｅｂと配線層ＷＬ５とは、ビア配線３Ｖ４５を介して電気的に接続されている。また、配線層ＷＬ５と配線層ＷＬ６とはビア配線３Ｖ５６を介して電気的に接続されている。
まず、図２１に示す例ではビア配線３Ｖ２３とビア配線３Ｖ１２とが厚さ方向に重なっている（言い換えれば、平面視において重なっている）。また、図２１に示す例ではビア配線３Ｖ４５とビア配線３Ｖ５６とが厚さ方向に重なっている（言い換えれば、平面視において重なっている）。このように、厚さ方向に隣り合って配置されるビア配線３Ｖが厚さ方向に重なるように配置されている場合、配線経路の引き回しスペースを低減できる。したがって、配線経路の密度を高くすることができる。図２１に示すような配線方式は、配線経路の数が多く、配線密度を高くする必要がある領域に適用して有効である。例えば、半導体チップ１２（図６参照）と重なる領域では、信号伝送経路や電源電位や基準電位の供給経路が密集して配置される。したがって、半導体チップ１２と重なる領域に接続されるコンデンサに対して、図２１に示すビア配線の接続構造を適用することで、配線密度を向上させることができる。
一方、図２２に示す例ではビア配線３Ｖ２３とビア配線３Ｖ１２とが厚さ方向に重なっていない（言い換えれば、平面視において重なっていない）。また、図２１に示す例ではビア配線３Ｖ４５とビア配線３Ｖ５６とが厚さ方向に重なっていない（言い換えれば、平面視において重なっていない）。図２２に示すビア配線３Ｖのレイアウトの場合、各配線層に引出配線を設ける必要があるので、配線密度は、図２１に示す例と比較して低下する。また、各配線経路の配線経路距離が図２１に示す例と比較して長くなる。しかし、図２２に示す例のようにビア配線３Ｖが厚さ方向に重なっていない場合、ビア配線３Ｖを配線３Ｗなどの導体パターンに接続する工程を、図２１に示す例と比較して容易に行うことができる。このため、ビア配線３Ｖと他の導体パターンとの接続信頼性を向上させることができる。図２２に示すビア配線３Ｖの接続方式は、信号伝送経路など、高い信頼性が要求される配線経路に適用すると有効である。
次に、図２３に示す例では、ビア配線３Ｖ２３の直径がビア配線３Ｖ１２の直径よりも大きい。また、ビア配線３Ｖ４５の直径がビア配線３Ｖ５６の直径よりも大きい。すなわち、図２３に示す例では、コンデンサ２０Ｄ、２０Ｐの電極２Ｅに接続されるビア配線３Ｖ２３、３Ｖ４５の直径が、コンデンサ２０Ｄ、２０Ｐの電極２Ｅ以外に接続されるビア配線３Ｖよりも直径が大きくなっている。コンデンサ２０Ｄ、２０Ｐが配線基板３０（図６参照）に内蔵されている場合、コンデンサ２０Ｄ、２０Ｐと絶縁層３１Ｃ（図６参照）との線膨張係数の違いに起因して、電極２Ｅとビア配線３Ｖ２３、３Ｖ４５との接続部分に応力が印加される場合がある。このため、電極２Ｅとビア配線３Ｖ２３、３Ｖ４５との接続部分は、他の接続部分と比較して、接続強度を向上させることが好ましい。そこで、図２３に示すように、コンデンサ２０Ｄ、２０Ｐの電極２Ｅに接続されるビア配線３Ｖ２３、３Ｖ４５の直径が大きくなっていれば、電極２Ｅとビア配線３Ｖ２３、３Ｖ４５との接続面積を大きくすることができる。この結果、電極２Ｅとビア配線３Ｖ２３、３Ｖ４５との接続部分の接続信頼性を向上させることができる。
また、図２４に示す例では、電極２Ｅの上面２Ｅｔに複数のビア配線３Ｖ２３が接続されている。また、電極２Ｅの下面２Ｅｂに複数のビア配線３Ｖ４５が接続されている。言い換えれば、電極２Ｅには、上面２Ｅｔおよび下面２Ｅｂのそれぞれに、複数のビア配線３Ｖが接続されている。この例の場合、電極２Ｅと複数のビア配線３Ｖ２３、３Ｖ４５との接続面積の合計を大きくすることができる。このため、図２４に示す例の場合にも電極２Ｅと複数のビア配線３Ｖ２３、３Ｖ４５との接続部分の接続信頼性を向上させることができる。
なお、図２１〜図２２に示す例では、隣り合う配線層を接続するビア配線３Ｖについて説明したが、ビア配線３Ｖの接続構造には、図２１〜図２４に示す例以外にも種々の変形例がある。
例えば、図２１〜図２４に示す構造例の一部分を他の構造例の一部分と組み合わせても良い。また、例えば、図２１に示す構造例に対する更なる変形例として、図２１に示すビア配線３Ｖ１２およびビア配線３Ｖ２３に代えて、配線層ＷＬ２を貫通するビア配線３Ｖを用いて、配線層ＷＬ１と配線層ＷＬ３とを電気的に接続しても良い。
＜半導体装置の製造方法＞
次に、図１〜図２４を用いて説明した半導体装置ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５、ＰＫＧ６、ＰＫＧ７の製造工程について説明する。本セクションでは、代表例として、半導体装置ＰＫＧ２の製造方法を取り上げて説明する。半導体装置ＰＫＧ２は、図２５に示すフローに沿って製造される。図２５は、一実施の形態である半導体装置の製造工程の概要を示す説明図である。各工程の詳細について以下に説明する。なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板３０を準備して、一層分の半導体装置ＰＫＧ２を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。この場合、図２５に示すボールマウント工程の後、または電気的試験工程の後に、多数個取り基板を切断して製品形成領域毎に分割する、個片化工程が追加される。
また、以下の説明では、既に説明した図１〜図２４の各図を必要に応じて引用して説明する。
１．配線基板準備工程
まず、図２５に示す配線基板準備工程では、図２６に示す配線基板３０を準備する。図２６は、図２５に示す配線基板準備工程で準備する配線基板の製造工程の一例を示す説明図である。図２６に示す配線基板３０は、図６に示す配線基板３０のうち、半導体チップ１２、支持枠４２、放熱板４０、および複数の半田ボールＳＢを搭載する前の状態の配線基板３０である。
図２６に示す配線基板３０は、例えば以下のように製造される。まず、基材準備工程では、コア絶縁層である絶縁層３１に支持部材である支持テープ（支持部材）３ＳＴを貼りつけた状態の基材を準備する。図２６に示す例では、支持テープ３ＳＴは、絶縁層３１Ｃに貼り付けられている。ただし、支持テープ３ＳＴは、絶縁層３１Ｃの上面３Ｃｔおよび下面３Ｃｂのうち、いずれか一方に貼り付けられていれば良い。絶縁層３１Ｃには、複数のスルーホール配線３ＴＷ（図６参照）が形成されている。また、絶縁層３１Ｃの上面３Ｃｔには図６に示す配線層ＷＬ３を構成する複数の導体パターンが形成され、下面３Ｃｂには、配線層ＷＬ４を構成する複数の導体パターンが形成されている。また、絶縁層３１Ｃのうち、コンデンサ２０Ｄ、２０Ｐを搭載する予定領域には、上面３Ｃｔおよび下面３Ｃｂのうち、一方から他方までを貫通する開口部ＣＢＴが形成されている。
次に、コンデンサ搭載工程では、開口部ＣＢＴ内にコンデンサ２０Ｄ、２０Ｐを配置する。この本工程では、コンデンサ２０Ｄ、２０Ｐは支持テープ３ＳＴにより支持される。
次に、絶縁材充填工程では、コンデンサ２０Ｄ、２０Ｐの周囲に絶縁材３３（図６参照）を充填し、硬化させる。これにより、コンデンサ２０Ｄ、２０Ｐは開口部ＣＢＴ内に固定される。
次に、指示部材剥離工程では、コンデンサ２０Ｄ、２０Ｐが固定された絶縁層３１Ｃから支持テープ３ＳＴを剥離させる。
次に配線層積層工程では、図６に示す配線層ＷＬ２、ＷＬ１を順次積層する。また、配線層ＷＬ１を覆うように絶縁層３１Ｔを形成する。また、絶縁層３１Ｃの下面３Ｃｂ側には、配線層ＷＬ５、ＷＬ６を順次積層する。また、配線層ＷＬ６を覆うように絶縁層３１Ｂを形成する。本工程は、絶縁層、ビア配線、配線層を順次形成する、所謂ビルドアップ工法により行うことができる。
次に、端子露出工程では、図６に示す絶縁層３１Ｔに開口部を形成し、複数の端子３ＢＦ、端子３ＴＰのそれぞれの少なくとも一部を、絶縁層３１Ｔから露出させる。また、端子露出工程では、図６に示す絶縁層３１Ｂに開口部を形成し、複数のランド３ＬＤのそれぞれの少なくとも一部を、絶縁層３１Ｔから露出させる。
次に、端子表面処理工程では、露出した複数の端子それぞれの表面に、表面処理を施し、例えば図１０に示す金属膜３ｍｆを形成する。金属膜３ｍｆは、例えば半田材を用いることができる。また、金属膜３ｍｆは、例えばメッキ法により形成されたニッケル（Ｎｉ）および金（Ａｕ）の積層膜、あるいは、ニッケル、パラジウム（Ｐｄ）、および金の積層膜であっても良い。
以上の各工程により、配線基板３０にコンデンサ２０Ｄ、２０Ｐが内蔵された配線基板３０が得られる。なお、上記したように、複数のコンデンサ２０Ｄ、２０Ｐのうちの一部が配線基板３０の上面３ｔに搭載される場合、図２５に示す配線基板準備工程と放熱板搭載工程の間でコンデンサを搭載する。
２．半導体チップ搭載工程
次に、図２５に示す半導体チップ搭載工程では、図５および図６に示すように、配線基板３０の上面３ｔ上に半導体チップ１２を搭載する。
本工程では、半導体チップ１２を準備して（半導体チップ準備工程）、図６に示す配線基板３０の上面３ｔのうち、複数の端子３ＢＦが形成された領域上に搭載する。図６に示す例では、半導体チップ１２の表面１ｔ（図６参照）と配線基板３０上面３ｔが対向した状態で、所謂フェイスダウン実装方式（またはフリップチップ接続方式とも呼ぶ）により、実装する。
また、本工程では、図６に示すように半導体チップ１２の表面１ｔ側に形成された複数のパッド１ＰＤと、配線基板３０の複数の端子３ＢＦとが、複数の突起電極１ＢＰを介してそれぞれ電気的に接続される。本実施の形態のように、複数の端子３ＢＦを行列状に配置する場合、複数の突起電極１ＢＰとして半田材料を球形に成形した、半田バンプを用いる場合が多い。ただし、突起電極１ＢＰは半田バンプには限定されず、例えば、銅などの金属材料を柱状に成形した、ピラーバンプを用いても良い。
また、本工程では、半導体チップ１２と配線基板３０の間に、アンダフィル樹脂（絶縁性樹脂）３２が配置される。アンダフィル樹脂３２は、半導体チップ１２と配線基板３０の電気的接続部分（複数の突起電極１ＢＰの接合部）を封止するように配置される。このように、複数の突起電極１ＢＰの接続部を封止するようにアンダフィル樹脂３２を配置することで、半導体チップ１２と配線基板３０の電気的接続部分に生じる応力を緩和させることができる。
このアンダフィル樹脂３２の形成方法は、大きく分けて２種類の方法がある。第１の方法である先塗布方式では、半導体チップを搭載する前に、アンダフィル樹脂３２をチップ搭載領域上に配置しておく。次に、アンダフィル樹脂３２の上から半導体チップ１２を押し付けて、配線基板３０と半導体チップ１２を電気的に接続する。その後、アンダフィル樹脂３２を硬化させて、図６に示す構造体を得る。なお、半導体チップ１２を搭載する前に樹脂材を配置する本方式の場合、上記のようなペースト状の樹脂材に限らず、フィルム状の樹脂材を用いることもできる。この場合は、「塗布」作業ではなく、「貼付」作業となる。
また、第２の方法である後注入方式では、アンダフィル樹脂３２を配置する前に、半導体チップ１２と配線基板３０を電気的に接続する。その後、半導体チップ１２と配線基板３０の間の隙間に液状の樹脂を注入し、硬化させることにより、図６に示す樹脂体を得る。本工程では、上記した先塗布(あるいは先貼り)方式と後注入方式のいずれを用いても良い。
４．放熱板搭載工程
次に、図２５に示す放熱板搭載工程では、図６に示すように、半導体チップ１２上に放熱板４０を搭載し、半導体チップ１２を放熱板４０で覆う。
本工程では、図６に示すように、放熱板４０を準備して（放熱板準備工程）、半導体チップ１２を覆うように配線基板３０の上面３ｔ上に搭載する。これにより、半導体チップ１２は、放熱板４０に覆われる。一方、ＤＣカット用の複数のコンデンサ２０Ｄのそれぞれに接続されるテスト用の端子３ＴＰは、図５および図６に示すように放熱板４０で覆われず、この放熱板４０から露出する。
放熱板４０取り付ける方法には種々の方法がある。例えば、図６に示す例では、放熱板４０の周縁部には支持枠４２が取り付けられ、放熱板４０は支持枠４２を介して配線基板３０に接着固定される。また、半導体チップ１２の裏面１ｂには、接着材（放熱樹脂）４１が塗布され、放熱板４０は接着材４１を介して半導体チップ１２に接着固定される。
また、上記とは別の方法として、支持枠４２を配線基板３０に接着固定しておき、固定された支持枠４２上に放熱板４０を搭載しても良い。また、図６に対する別の変形例として、支持枠４２を設けず、放熱板４０を半導体チップ１２に接着固定するのみの構成としても良い。
なお、本実施の形態に対する変形例として、放熱板４０を取り付けない場合には、本工程を省略することができる。
５．ボールマウント工程
次に、図２５に示すボールマウント工程では、図４および図６に示すように、配線基板３０の実装面である下面３ｂ側に、複数の半田ボールＳＢを取り付ける。本工程では、図４および図６に示す絶縁層３１Ｂから露出するランド３ＬＤ上に半田ボールＳＢを配置して、リフロー処理（加熱して半田成分を溶融接合させた後、冷却する処理）を施すことにより半田ボールＳＢがランド３ＬＤに接合される。なお、図１に示す配線基板ＭＢ１と半導体装置ＰＫＧ２を電気的に接続する導電性材料として半田ボールＳＢを用いない場合、本工程は省略することもできる。あるいは、本工程において、半田ボールＳＢに代えて、ランド３ＬＤの露出面に、薄い半田膜などの金属膜を形成しても良い。
６．電気的試験工程（ＤＣテスト工程）
次に、図２５に示す電気的試験工程では、半導体装置ＰＫＧ２に形成された回路の電気的な試験を行う。この電気的試験には、検査用に直流電流を流して検査を行う、ＤＣテストが含まれる。ＤＣテストには、例えば、回路の電気的な接続状態を確認する導通テストなどが含まれる。図２７は、図２５に示す電気的試験工程において、ＤＣカット用のコンデンサの電極を短絡させて検査を行う状態を模式的に示す拡大断面図である。
ＤＣテストでは、上記したように、直流電流を流して検査を行うので、検査対象の回路に、ＤＣカット用のコンデンサ２０Ｄが含まれている場合、検査用の電流がカットされてしまう。したがって、コンデンサ２０Ｄが挿入された高速伝送経路のＤＣテストを行う際には、図２７に模式的に示すように、コンデンサ２０Ｄの電極２Ｅ２と電極２Ｅ１とを短絡させた状態で、直流の検査信号ＳＧｉｎを入力する必要がある。コンデンサ２０Ｄの電極２Ｅ２と電極２Ｅ１とを短絡させれば、高速伝送経路中にＤＣカット用のコンデンサ２０Ｄが直列接続で挿入されていても、電極２Ｅ１側から検査信号ＳＧｏｕｔが出力され、回路全体のＤＣテストを行うことができる。
ここで、図２７に示すように、コンデンサ２０Ｄの電極２Ｅ２と電極２Ｅ１とを短絡させる場合、コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２の両方に容易に導電性部材を接触させることができる構造が要求される。そこで、本実施の形態では、ＤＣカット用のコンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２のそれぞれは、配線基板３０から露出するテスト用の端子３ＴＰ１、３ＴＰ２と電気的に接続されている。この場合、コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２は配線基板３０の内部に配置されていても、エスト用の端子３ＴＰ１、３ＴＰ２を介してコンデンサ２０Ｄの電極２Ｅ２と電極２Ｅ１とを短絡させることができる。
コンデンサ２０Ｄの電極２Ｅ２と電極２Ｅ１とを短絡させるための導電性部材には種々の態様がある。例えば、配線を介して電気的に接続される針状の導電性部材（コンタクタ）を端子３ＴＰ１および端子３ＴＰ２のそれぞれに接触させた状態で実装面側の半田ボールＳＢ（図６参照）側から、検査信号ＳＧｉｎを入力する。この場合、テスト用の端子３ＴＰ２および端子３ＴＰ１を通過した検査信号ＳＧｏｕｔが、電極２Ｅ１側から出力される。
＜半導体装置の実装方法＞
次に、図１を用いて、マザーボードである配線基板ＭＢ１上に半導体装置ＰＫＧ１および半導体装置ＰＫＧ２を搭載して、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とを電気的に接続する方法について説明する。
図１に示すように、配線基板ＭＢ１の上面（搭載面）ＭＢｔには、半導体装置ＰＫＧ１を接続するための複数の端子ＴＭ１と、半導体装置ＰＫＧ２を接続するための複数の端子ＴＭ２とが、形成されている。半導体装置ＰＫＧ１は、外部端子である複数の半田ボールＳＢを備える。本実施の形態の半導体装置の実装方法では、半導体装置ＰＫＧ１の複数の半田ボールＳＢを、配線基板ＭＢ１の複数の端子ＴＭ１にそれぞれ接合することで、半導体装置ＰＫＧ１と配線基板ＭＢ１とを電気的に接続する。また、本実施の形態の半導体装置の実装方法では、半導体装置ＰＫＧ２の複数の半田ボールＳＢを、配線基板ＭＢ１の複数の端子ＴＭ２にそれぞれ接合することで、半導体装置ＰＫＧ２と配線基板ＭＢ１とを電気的に接続する。
上記のように、半導体装置ＰＫＧ１および半導体装置ＰＫＧ２を配線基板ＭＢ１と電気的に接続することで、配線基板ＭＢ１の高速伝送経路ＳＧＰ２を介して、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続される。この時、本実施の形態では、半導体装置ＰＫＧ２にＤＣカット用のコンデンサ２０Ｄが搭載されているので、配線基板ＭＢ１には、コンデンサ２０Ｄは搭載されない。この結果、配線基板ＭＢ１のサイズを低減することができるので、電子装置ＥＤＶ１を小型化することができる。また、マザーボードである配線基板ＭＢ１上にＤＣカット用のコンデンサ２０Ｄを搭載する必要がなくなるため、配線基板ＭＢ１上における部品搭載エリアを削減することができ、配線基板ＭＢ１の配線設計自由度を向上することができる。この結果、信号品質や電源品質を向上することができる。
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、図５では、複数の電源回路用のコンデンサ２０Ｐのそれぞれが半導体チップ１２と重なる位置に配置され、複数のＤＣカット用のコンデンサ２０Ｄのそれぞれが半導体チップ１２と重ならない位置に配置された実施態様について説明した。しかし、平面視における半導体チップ１２とコンデンサ２０Ｄ、２０Ｐとの位置関係には種々の変形例がある。
例えば、図２８に示す半導体装置ＰＫＧ８のように、複数のコンデンサ２０Ｄを内蔵させる場合には、平面視において、複数のコンデンサ２０Ｄと半導体チップ１２とが重なっていても良い。図２８は、図１に対する変形例である半導体装置の上面側を示す平面図である。また、図２９は、図２８に示す半導体装置の下面図である。なお、図２８では、複数のコンデンサと半導体チップとの平面的な位置関係を明示するため、配線基板３０に内蔵されている複数のコンデンサの輪郭を点線で示している。また、図５は平面図であるが、複数のコンデンサのうち、コンデンサ２０Ｄとコンデンサ２０Ｐを識別し易くするため、複数のコンデンサ２０Ｐのそれぞれにハッチングを付している。
図２８に示す半導体装置ＰＫＧ８は、平面視において複数のコンデンサ２０Ｄおよび複数のコンデンサ２０Ｐのそれぞれが、半導体チップ１２と重なっている点で、図５に示す半導体装置ＰＫＧ２と相違する。コンデンサ２０Ｄが配線基板３０に内蔵されている場合、コンデンサ２０Ｄの上方に半導体チップ１２を搭載することができる。このため、半導体チップ１２の裏面１ｂの面積が大きい場合でも、半導体チップ１２と同じパッケージ内に搭載することができ、かつ、パッケージの平面サイズの増大を抑制できる。
また、図２８に示すように、半導体チップ１２の平面積が大きくなると、半導体チップ１２の側面１ｓと配線基板３０の側面３ｓの離間距離が小さくなる。このため、テスト用の端子３ＴＰ（図２９参照）を配線基板３０の上面３ｔ側に形成した場合、アンダフィル樹脂３２が広がる範囲の程度によっては端子３ＴＰがアンダフィル樹脂３２に覆われてしまう場合がある。
そこで、半導体装置ＰＫＧ８の場合、図１３および図１４を用いて説明した半導体装置ＰＫＧ５と同様に、配線基板３０の下面３ｂにおいて、複数のテスト用の端子３ＴＰを露出させることが好ましい。
また、図２８に示す半導体装置ＰＫＧ８は、半導体チップ１２の裏面１ｂに、図１に示す放熱板４０が搭載されていない点で、図１に示す半導体装置ＰＫＧ１と相違する。図１や図６に示す放熱板４０は、半導体装置の熱的な仕様に応じて要否が決定される。このため、図２８に示す例の他、例えば、図６に示す放熱板４０および支持枠４２を搭載しない半導体装置であっても良い。また、図２８に示す半導体装置ＰＫＧ８に対して放熱板４０（図６参照）を取り付けても良い。
さらに、放熱板４０を取り付ける場合であっても、放熱板４０の形状には種々の変形例がある。例えば、図６に示す支持枠４２を設けず、単に放熱板４０が半導体チップ１２の裏面１ｂに接着材（放熱樹脂）４１を介して貼り付けられていても良い。また、図６に示す支持枠４２の機能と放熱板４０との機能を兼ねるように、一枚の板を成形しても良い。
また、図１０〜図１７では、コンデンサ２０Ｄにテスト用の配線経路が接続された実施態様について説明した。しかし、コンデンサ２０Ｄが挿入される信号伝送経路に対してＤＣテストが要求されない製品の場合には、図３０に示す半導体装置ＰＫＧ９のように、コンデンサ２０Ｄにテスト用の配線経路が接続されていなくても良い。図３０は、図１０に対する変形例である半導体装置が有するＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。
半導体装置ＰＫＧ９の場合、コンデンサ２０Ｄを経由する信号伝送経路にテスト用の配線経路が接続されないので、図１０に示す半導体装置ＰＫＧ２と比較して、信号伝送経路に対するノイズ影響を低減できる。ただし、半導体装置ＰＫＧ９の場合、コンデンサ２０Ｄを経由する信号伝送経路に対してＤＣテストを行うことは難しい。
また、図６に示す例では、配線基板３０はコア材である絶縁層３１Ｃの上面３Ｃｔ側、および下面３Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図６に対する変形例としては、図３１に示す半導体装置ＰＫＧ１０のように、プリプレグ材などの硬い材料からなる絶縁層３１Ｃ（図６参照）を有さず、絶縁層３１と配線３Ｗなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。図３１は、図１０に対する他の変形例である半導体装置が有するＤＣカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。
図３１に示す半導体装置ＰＫＧ１０は、図６に示す絶縁層３１Ｃを有していない点で、図６に示す半導体装置ＰＫＧ２と相違する。また、半導体装置ＰＫＧ１０は、コンデンサ２０Ｄが備える電極２Ｅ１および電極２Ｅ２のそれぞれの一部分が、配線基板３０から露出している点で図１０に示す半導体装置ＰＫＧ２と相違する。
半導体装置ＰＫＧ１０のように、コアレス基板を用いた場合、図６に示すスルーホール配線３ＴＷは形成されない。このため、コンデンサ２０Ｄを、配線基板３０の任意の配線層に配置した場合でも、スルーホール配線３ＴＷ（図６参照）によるインピーダンス不連続点の課題は生じない。
例えば半導体装置ＰＫＧ１０の例では、コンデンサ２０Ｄは、配線層ＷＬ１、ＷＬ２、および配線層ＷＬ３に跨って配置されている。また、コンデンサ２０Ｄの電極２Ｅ１および電極２Ｅ２のそれぞれの一部分は、配線基板３０の上面３ｔにおいて最上層の絶縁層３１Ｔから露出している。このため、半導体装置ＰＫＧ１０の例では、電極２Ｅ１および電極２Ｅ２の露出した部分を、図１０に示すテスト用の端子３ＴＰとして利用することができる。
なお、上記した本願における「配線基板３０に内蔵されている」状態の定義によれば、図３１に示すコンデンサ２０Ｄは、配線基板３０に内蔵されている状態として取り扱われる。また、図示は省略するが、コンデンサ２０Ｄが備える電極２Ｅ１および電極２Ｅ２のそれぞれの一部分が、配線基板３０の下面３ｂにおいて、最下層の絶縁層３１Ｂから露出していても良い。さらに、図３１では、代表例として、コンデンサ２０Ｄの一部分が配線基板３０から露出している例を取り上げて説明している。しかし、図６に示すコンデンサ２０Ｐの一部分が配線基板３０から露出しても良い。
また、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
（ａ）第１面および前記第１面の反対側の第２面を備える配線基板を準備する工程と、
（ｂ）前記配線基板の前記第１面側に、複数のチップ電極を備えた半導体チップを搭載する工程と、
を含み、
前記配線基板は、
前記配線基板に内蔵された第１コンデンサと、
平面視において、前記第１コンデンサと前記配線基板の周縁部との間に配置された第２コンデンサと、
を有し、
前記第２コンデンサは、前記半導体チップに対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入されており、
前記（ｂ）工程では、平面視において、前記第１コンデンサと重なる位置に前記半導体チップが搭載される、半導体装置の製造方法。
１ｂ 裏面（主面、下面）
１ＢＰ 突起電極（バンプ電極）
１ＰＤ パッド（電極パッドボンディングパッド）
１ｓ 側面
１ｔ 表面（主面、上面）
２ＢＤ 本体部
２Ｅ、２Ｅ１、２Ｅ２、２Ｅ３、２Ｅ４ 電極
２Ｅｂ 下面
２Ｅｔ 上面
２ＬＳ 長辺（長側面）
２ＳＳ 短辺（短側面）
３ｂ 下面（面、主面、実装面）
３ＢＦ 端子（ボンディングパッド、ボンディングリード、チップ接続用端子）
３Ｃｂ 下面
３Ｃｔ 上面
３Ｋ１、３Ｋ２、３Ｋ３ 開口部
３ＬＤ、３ＬＨ、３ＬＬ、３ＬＶｄ、３ＬＶｓ ランド（外部端子、端子）
３ｍｆ 金属膜
３ＰＬ 導体プレーン（パターン）
３ｓ 側面
３ＳＴ 支持テープ（支持部材）
３ｔ 上面（面、主面、チップ搭載面）
３ＴＰ、３ＴＰ１、３ＴＰ２ 端子（テスト用の端子、テスト端子）
３ＴＷ スルーホール配線
３Ｖ、３Ｖ１２、３Ｖ２３、３Ｖ２３、３Ｖ４５、３Ｖ５６、３ＶＬ、３ＶＳ ビア配線
３Ｗ 配線
１１、１２ 半導体チップ
２０ＣＬ 導体板
２０Ｄ、２０Ｐ コンデンサ（チップコンデンサ、セラミックコンデンサ）
２０ＩＬ 絶縁層（誘電体層）
３０ 配線基板
３１ 絶縁層
３１Ｂ、３１Ｔ 絶縁層（ソルダレジスト膜）
３１Ｃ 絶縁層（コア材、コア絶縁層）
３２ アンダフィル樹脂（絶縁性樹脂）
３３ 絶縁材（穴埋め材）
４０ 放熱板（ヒートスプレッダ、部材）
４１ 接着材（放熱樹脂）
４２ 支持枠（スティフナリング）
ＣＢＴ 開口部
ＤＬ 延在方向（長手方向）
ＤＳｐ、ＤＳｎ 差動信号伝送経路
ＤＷ 幅方向
ＥＤＶ１ 電子装置（電子機器）
ＭＢ１ 配線基板（マザーボード、実装基板）
ＭＢｔ 上面（搭載面）
ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５、ＰＫＧ６、ＰＫＧ７、ＰＫＧ８、ＰＫＧ９、ＰＫＧ１０、ＰＫＧｈ１ 半導体装置
ＲＰ リターン経路
Ｒｘ、ＲｘＬ、Ｒｘｎ、Ｒｘｐ 電極（電極パッド）
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＤ 接合材
ＳＧｉｎ、ＳＧｏｕｔ 検査信号
ＳＧＰ 信号伝送経路
ＳＧＰ１ 低速伝送経路
ＳＧＰ２ 高速伝送経路
ＴＭ１、ＴＭ２ 端子
Ｔｘ、ＴｘＬ、Ｔｘｎ、Ｔｘｐ 電極（電極パッド）
Ｖｄ、Ｖｓ 電極（電極パッド）
ＶＤＤ 電源電位
ＶＤＰ 電源電位供給経路
ＶＳＰ 基準電位供給経路
ＶＳＳ 基準電位
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６ 配線層

Claims (14)

  1. 第１面および前記第１面の反対側の第２面を備える配線基板と、
    複数のチップ電極を備え、前記配線基板に搭載された半導体チップと、
    平面視において、前記半導体チップと重なる位置に配置され、かつ、前記配線基板に内蔵された第１コンデンサと、
    平面視において、前記第１コンデンサと前記配線基板の周縁部との間の、前記半導体チップと重ならない位置に配置され、かつ、前記配線基板に内蔵された第２コンデンサと、
    を含み、
    前記配線基板は、
    前記第１面側に配置され、前記半導体チップの前記複数のチップ電極と電気的に接続される複数のチップ接続用端子と、
    前記第２面側に配置される複数の外部端子と、
    前記第１面側または前記第２面側に配置され、前記第２コンデンサに電気的に接続される第１端子および第２端子と、
    を備え、
    前記第２コンデンサは、
    前記複数のチップ接続用端子のうちの第１チップ接続用端子、および前記第１端子のそれぞれと電気的に接続される第１電極と、
    前記複数の外部端子のうちの第１外部端子、および前記第２端子のそれぞれと電気的に接続される第２電極と、
    を備え、かつ、前記半導体チップに対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入され、
    前記第１端子の一部は、前記配線基板の前記第１面または前記第２面において露出し、
    前記第２端子の一部は、前記配線基板の前記第１面または前記第２面において露出する、半導体装置。
  2. 請求項１において、
    前記第１コンデンサは、前記半導体チップに電源電位を供給する電源電位供給経路に接続される、半導体装置。
  3. 請求項２において、
    平面視において、前記第２コンデンサと前記配線基板の周縁端との間隔は、前記第２コンデンサと前記半導体チップとの間隔より小さい、半導体装置。
  4. 請求項２において、
    前記配線基板は、
    前記第１面と前記第２面との間に位置する第３面、および前記第３面の反対側の第４面を有する第１絶縁層と、
    前記第１絶縁層の前記第３面および前記第４面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
    を備え、
    断面視において、前記第１コンデンサの厚さは、前記第１絶縁層の厚さより小さい、半導体装置。
  5. 請求項１において、
    前記配線基板は、
    前記第１面と前記第２面との間に位置する第３面、および前記第３面の反対側の第４面を有する第１絶縁層と、
    前記第１絶縁層の前記第３面および前記第４面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
    を備え、
    断面視において、前記第２コンデンサの厚さは、前記第１絶縁層の厚さより小さい、半導体装置。
  6. 請求項２において、
    前記配線基板は、
    前記第１面と前記第２面との間に位置する第３面、および前記第３面の反対側の第４面を有する第１絶縁層と、
    前記第１絶縁層の前記第３面および前記第４面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
    を備え、
    前記第２コンデンサは、前記第３面と前記第４面との間に配置され、かつ、前記複数のスルーホール配線とは、電気的に分離されている、半導体装置。
  7. 請求項１において、
    前記配線基板は、
    前記第１面側に配置され、前記複数のチップ接続用端子、前記第１端子、および前記第２端子を含む導体パターンが形成された第１配線層と、
    前記第１配線層を覆う第１絶縁膜と、
    を備え、
    前記第１絶縁膜は、
    前記第１端子と重なる位置に形成された第１開口部と、
    前記第２端子と重なる位置に形成された第２開口部と、
    を備え、
    前記第１端子の一部は、前記第１開口部の底部において、前記第１絶縁膜から露出し、
    前記第２端子の一部は、前記第２開口部の底部において、前記第１絶縁膜から露出し、
    前記第１開口部および前記第２開口部のそれぞれは、平面視において、前記第２コンデンサと重なる、半導体装置。
  8. 請求項１において、
    前記第２コンデンサの前記第１電極から前記配線基板の前記第１端子までの配線経路距離、および前記第２コンデンサの前記第２電極から前記配線基板の前記第２端子までの配線経路距離のそれぞれは、前記電気信号の波長の１／４以下である、半導体装置。
  9. 請求項１において、
    平面視において、前記第１端子および前記第２端子は、前記第２コンデンサと重なる位置に配置されている、半導体装置。
  10. 請求項１において、
    前記第１端子および前記第２端子は、前記配線基板の前記第１面側に形成され、
    前記配線基板の前記第１面上には、前記半導体チップの全体を覆う第１部材が搭載され、
    平面視において、前記第１端子および前記第２端子は、前記第１部材と前記配線基板の周縁端との間に配置されている、半導体装置。
  11. 請求項１において、
    前記配線基板の前記第１面上には、前記半導体チップの全体を覆う第１部材が搭載され、
    平面視において、前記第２コンデンサは前記第１部材と重なる位置に配置され、
    前記第１端子および前記第２端子は、前記配線基板の前記第２面側に形成されている、半導体装置。
  12. 第１面および前記第１面の反対側の第２面を備える配線基板と、
    複数のチップ電極を備え、前記配線基板に搭載された半導体チップと、
    平面視において、前記半導体チップと重ならない位置に配置され、かつ、前記配線基板に内蔵されたコンデンサと、
    を含み、
    前記配線基板は、
    前記第１面側に配置され、前記半導体チップの前記複数のチップ電極と電気的に接続される複数のチップ接続用端子と、
    前記第２面側に配置される複数の外部端子と、
    前記コンデンサに電気的に接続される第１端子および第２端子と、
    を備え、
    前記コンデンサは、
    前記複数のチップ接続用端子のうちの第１チップ接続用端子、および前記第１端子のそれぞれと電気的に接続される第１電極と、
    前記複数の外部端子のうちの第１外部端子、および前記第２端子のそれぞれと電気的に接続される第２電極と、
    を備え、かつ、前記半導体チップに形成された第１回路に対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入され、
    前記第１端子の一部は、前記配線基板の前記第１面または前記第２面において露出し、
    前記第２端子の一部は、前記配線基板の前記第１面または前記第２面において露出する、半導体装置。
  13. 請求項１２において、
    前記配線基板は、
    前記第１面と前記第２面との間に位置する第３面、および前記第３面の反対側の第４面を有する第１絶縁層と、
    前記第１絶縁層の前記第３面および前記第４面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
    を備え、
    前記コンデンサは、前記第３面と前記第４面との間に配置され、かつ、前記複数のスルーホール配線とは、電気的に分離されている、半導体装置。
  14. 請求項１２において、
    前記コンデンサの前記第１電極から前記配線基板の前記第１端子までの配線経路距離、および前記コンデンサの前記第２電極から前記配線基板の前記第２端子までの配線経路距離のそれぞれは、前記電気信号の波長の１／４以下である、半導体装置。
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