CN106663697B - 薄膜晶体管及显示面板 - Google Patents

薄膜晶体管及显示面板 Download PDF

Info

Publication number
CN106663697B
CN106663697B CN201580040872.3A CN201580040872A CN106663697B CN 106663697 B CN106663697 B CN 106663697B CN 201580040872 A CN201580040872 A CN 201580040872A CN 106663697 B CN106663697 B CN 106663697B
Authority
CN
China
Prior art keywords
mentioned
polysilicon layer
electrode
drain electrode
width direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201580040872.3A
Other languages
English (en)
Other versions
CN106663697A (zh
Inventor
野寺伸武
石田茂
高仓良平
松岛吉明
松本隆夫
小林和树
桶谷大亥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sakai R & D Co Ltd
Original Assignee
Sakai R & D Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sakai R & D Co Ltd filed Critical Sakai R & D Co Ltd
Publication of CN106663697A publication Critical patent/CN106663697A/zh
Application granted granted Critical
Publication of CN106663697B publication Critical patent/CN106663697B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

提供一种能够降低截止电流的薄膜晶体管以及具有该薄膜晶体管的显示面板。薄膜晶体管，包括：栅极电极(2)，形成于基板(1)的表面；多晶硅层(5)，形成于上述栅极电极的上侧；非晶硅层(4、6)，形成为覆盖上述多晶硅层；n+硅层(7)，形成于上述非晶硅层的上侧；以及源极电极(8)和漏极电极(9)，形成于上述n+硅层上；将上述多晶硅层、源极电极及漏极电极投影在上述基板表面的投影状态下，上述多晶硅层的一部分分别与上述源极电极和漏极电极的一部分重叠，且在上述投影状态下位于上述源极电极和漏极电极之间的上述多晶硅层中，与上述源极电极和漏极电极之间的长度方向正交的宽度方向上的最小尺寸小于上述源极电极和漏极电极的上述宽度方向上的尺寸。

Description

薄膜晶体管及显示面板
技术领域
本发明涉及一种薄膜晶体管以及具有该薄膜晶体管的显示面板。
背景技术
TFT(Thin Film Transistor：薄膜晶体管)方式的液晶显示器，通过将TFT基板和具有R(红)、G(绿)、B(蓝)色的滤色器基板设置所需间隙而粘合，并向TFT基板和滤色器基板之间注入液晶，调节每个像素的液晶分子的光的透射率，从而能够显示影像。
在TFT基板中，数据线和扫描线沿着横竖方向配线成为格子状，在数据线和扫描线的交差处，形成有由TFT构成的像素。另外，在由多个像素构成的显示区域的周围，形成有由TFT构成，用于驱动数据线和扫描线的驱动电路。
TFT根据半导体(硅)的结晶状态，有非晶态的a-Si(amorphous Silicon：非晶硅)TFT和多晶态的p-Si(polycrystalline Silicon：多晶硅)TFT两种。a-SiTFT，其电阻高，泄漏电流(leakage current)小。另外，p-SiTFT与a-SiTFT相比，电子迁移率格外大。因此，在构成显示区域的每个像素中使用泄漏电流小的a-SiTFT，在驱动电路中使用电子迁移率大的p-SiTFT。
另一方面，TFT从结构方面来看，通常，在a-SiTFT中采用将栅极电极配置于最底层的底栅结构，在p-SiTFT中采用将栅极电极配置于半导体膜的上侧的顶栅结构。但在一张基板上形成结构不同的TFT时，制造过程会变得复杂。
因此，公开了一种具有以下结构的液晶显示装置，在底栅结构的TFT中，形成a-Si层覆盖p-Si层，且p-Si层与源极电极和漏极电极不直接接触(专利第5226259号公报)。
发明内容
在专利第5226259号公报的液晶显示装置中，预先在整个基板上形成a-Si层，并向整个基板照射激光，从而使a-Si层转变成多晶态的p-Si层。
然后在结晶化后，经过曝光、显影、蚀刻工序，在源极电极和漏极电极之间的整个沟道区域形成p-Si层。但是，p-Si层存在电子迁移率大但截止电流(Off Current，也称为泄漏电流)増加的问题。在顶栅结构的TFT中，作为降低截止电流的方法，例如可以采用LDD(Light Doped Drain；轻掺杂漏)等结构，但存在制造工序的数目増加，因而成本上升的问题。
本发明是鉴于上述的实际情况而提出的，其目的在于，提供一种能够降低截止电流的薄膜晶体管以及具有该薄膜晶体管的显示面板。
解决问题的技术方案
本发明的薄膜晶体管，其特征在于，包括：栅极电极，其形成于基板的表面；多晶硅层，其形成于上述栅极电极的上侧；非晶硅层，其形成为覆盖上述多晶硅层；n+硅层，其形成于上述非晶硅层的上侧；以及源极电极和漏极电极，其形成在上述n+硅层上；将上述多晶硅层、上述源极电极及上述漏极电极投影在上述基板表面的投影状态下，上述多晶硅层的一部分与上述源极电极的一部分和上述漏极电极的一部分重叠，且在上述投影状态下位于上述源极电极和上述漏极电极之间的上述多晶硅层的、与上述源极电极和上述漏极电极之间的长度方向正交的宽度方向上的最小尺寸小于上述源极电极和上述漏极电极的上述宽度方向上的尺寸。
在本发明中，薄膜晶体管，包括：栅极电极，其形成于基板的表面；多晶硅层(也称为p-Si膜)，其形成于栅极电极的上侧；非晶硅层(也称为a-Si膜)，其形成为覆盖多晶硅层；n+硅层，其形成于非晶硅层的上侧；以及源极电极和漏极电极，其形成于n+硅层上。并且，将多晶硅层、源极电极及漏极电极投影在基板表面的投影状态下，多晶硅层的一部分分别与源极电极和漏极电极的一部分重叠。非晶硅层电阻大且截止电流(泄漏电流)小。另外，多晶硅层与非晶硅层相比电子迁移率格外大。
即，源极电极和漏极电极之间的沟道区域由多晶硅层以及形成为覆盖多晶硅层的非晶硅层构成。在前述投影状态下位于源极电极和漏极电极之间的多晶硅层中，与源极电极和漏极电极之间的长度方向正交的宽度方向上的最小尺寸小于源极电极和漏极电极的宽度方向上的尺寸。宽度方向是指，与源极电极和漏极电极之间的沟道区域的长度方向垂直的方向。通过使沟道区域的多晶硅层的宽度方向上的最小尺寸小于源极电极或漏极电极的宽度方向上的尺寸，作为沟道区域，电阻大的非晶硅层的区域增加，因此，相比使多晶硅层的宽度方向上的尺寸与源极电极或漏极电极的宽度方向上的尺寸相同程度的情况，能够使截止电流变小。另外，在前述投影状态下，多晶硅层的一部分分别与源极电极和漏极电极的一部分重叠，因此能够抑制电子的迁移率或导通电流的降低。
本发明的薄膜晶体管，其特征在于，在上述投影状态下，上述多晶硅层与上述源极电极和上述漏极电极中的至少一方经由一个或多个上述宽度方向上的分界线重叠，且上述多晶硅层和上述源极电极的分界线的全长或者上述多晶硅层和上述漏极电极的分界线的全长小于上述源极电极或漏极电极的上述宽度方向上的尺寸。
本发明中薄膜晶体管在前述投影状态下，多晶硅层与源极电极和漏极电极的至少一方经由一个或多个宽度方向上的分界线重叠。当多晶硅层与源极电极经由分界线重叠时，多晶硅层和源极电极的分界线的全长小于源极电极的宽度方向上的尺寸。另外，当多晶硅层与漏极电极经由分界线重叠时，多晶硅层和漏极电极的分界线的全长小于漏极电极的宽度方向上的尺寸。另外，分界线的全长，在存在有一个分界线时，是指分界线的宽度方向上的尺寸，而存在有多个分界线时，是指各分界线的宽度方向上的尺寸的总和。
通过使分界线的全长小于源极电极或漏极电极的宽度方向上的尺寸，在沟道区域内，使与源极电极或漏极电极相邻的区域或附近的区域为非晶硅层，因此能够在抑制导通电流降低的同时使泄漏电流变小。
本发明的薄膜晶体管，其特征在于，上述多晶硅层和上述源极电极的分界线的全长相对于上述源极电极的上述宽度方向上的尺寸的比率，或者上述多晶硅层和上述漏极电极的分界线的全长相对于上述漏极电极的上述宽度方向上的尺寸的比率，大于0.1且小于0.7。
在本发明中，多晶硅层和源极电极的分界线的全长相对于源极电极的宽度方向上的尺寸的比率，或多晶硅层和漏极电极的分界线的全长相对于漏极电极的宽度方向上的尺寸的比率，大于0.1且小于0.7。使上述比率为0.1以下时，随着沟道区域中的多晶硅层的区域減少，非晶硅层的区域增加，因此，沟道区域的电子的迁移率降低。另外，使上述比率为0.7以上时，随着沟道区域中的多晶硅层的区域増加，非晶硅层的区域減少，因此，截止电流増加。通过使上述比率大于0.1且小于0.7，能够在抑制沟道区域中的电子的迁移率的降低(即，无需降低导通电流)，并降低截止电流。
本发明的薄膜晶体管，其特征在于，上述非晶硅层，包括：第一非晶硅层，形成于上述多晶硅层的周围，具有与上述多晶硅层相同程度的厚度；以及第二非晶硅层，形成于上述多晶硅层和上述第一非晶硅层的表面。
在本发明中，非晶硅层，包括：第一非晶硅层，形成于多晶硅层的周围，具有与多晶硅层相同程度的厚度；以及第二非晶硅层，形成于多晶硅层和第一非晶硅层的表面。即，可以了解到，多晶硅层是在形成于栅极电极的上侧的第一非晶硅层中，仅将相当于沟道区域的区域变成多晶态的多晶硅层，为了形成沟道区域，没有进行曝光、显影及蚀刻处理等各项处理。另外，第二非晶硅层是用于使源极电极和漏极电极与沟道区域不直接接触，利用了截止电流(泄漏电流)小的特性。由此，能够降低截止电流。
本发明的显示面板，其特征在于，包括前述发明中的任一种薄膜晶体管。
在本发明中，能够提供一种能够降低截止电流的显示面板。
发明效果
根据本发明，能够降低截止电流。
附图说明
图1是表示本实施方式的薄膜晶体管的结构的第一实施例的主要部分的俯视示意图。
图2是表示从图1的II-II线观察的主要部分的剖视示意图。
图3是表示从图1的III-III线观察的主要部分的剖视示意图。
图4是表示本实施方式的薄膜晶体管的制造方法的一例的制造工序图。
图5是表示部分照射型激光的结构的一例的示意图。
图6是表示本实施方式的薄膜晶体管的结构的第二实施例的主要部分的俯视示意图。
图7A是表示本实施方式的薄膜晶体管的结构的第三实施例的主要部分的俯视示意图。
图7B是表示本实施方式的薄膜晶体管的结构的第三实施例的主要部分的俯视示意图。
图8是表示从图7A的IIX-IIX线观察的主要部分的剖视示意图。
图9是表示本实施方式的薄膜晶体管的结构的第四实施例的主要部分的俯视示意图。
图10是表示本实施方式的薄膜晶体管的结构的第五实施例的主要部分的俯视示意图。
图11是表示从图10的XI-XI线观察的主要部分的剖视示意图。
图12是表示本实施方式的薄膜晶体管的结构的第六实施例的主要部分的俯视示意图。
图13是表示本实施方式的薄膜晶体管的Vg-Id特性的一例的说明图。
图14是表示本实施方式的薄膜晶体管的迁移率和截止电流的一例的示意图。
图15是表示现有的薄膜晶体管的结构的主要部分的剖视示意图。
图16是表示现有的薄膜晶体管的结构的主要部分的俯视示意图。
图17是表示现有的薄膜晶体管的制造方法的制造工序图。
图18是表示现有的全面照射型激光的结构的一例的示意图。
具体实施方式
以下，基于示出本发明的实施方式的附图对本发明进行说明。图1是表示本实施方式的薄膜晶体管的结构的第一实施例的主要部分的俯视示意图，图2是表示从图1的II-II线观察的主要部分的剖视示意图，图3是表示从图1的III-III线观察的主要部分的剖视示意图。如图2、图3所示，薄膜晶体管(TFT：Thin Film Transistor，薄膜晶体管；也称为TFT基板)在玻璃基板1(也称为基板)的表面上形成有栅极电极2，形成有栅极绝缘膜3(例如，SiO2膜、SiO2/SiN膜层叠、SiN膜、SiON膜等)覆盖栅极电极2。
另外，如图1～图3所示，在栅极电极2的上侧的栅极绝缘膜3的表面，形成有多晶硅层5(也称为p-Si膜。另外，多晶硅层中不仅含有多晶，还含有结晶粒径比多晶还小的微晶，或结晶性更高的单晶)。另外，形成有第一非晶硅层4(也称为a-Si膜)和第二非晶硅层6(也称为a-Si膜)覆盖多晶硅层5。将第一非晶硅层4和第二非晶硅层6统称为非晶硅层。
在第二非晶硅层6表面的所需位置上，形成有n+硅层7(n+Si膜)。n+硅层7是源极电极8和漏极电极9的接触层，是磷、砷等杂质的浓度高的半导体层。
在n+硅层7的表面、第二非晶硅层6和第一非晶硅层4的侧面、栅极绝缘膜3的表面，形成有具有所需图案的源极电极8和漏极电极9。
第一非晶硅层4和第二非晶硅层6，其电阻大且截止电流(泄漏电流)小。另外，多晶硅层5与非晶硅层相比，电子迁移率格外大。并且，源极电极8和漏极电极9之间的沟道区域，由多晶硅层5和覆盖多晶硅层5而形成的第一非晶硅层4和第二非晶硅层6构成。
为了覆盖源极电极8和漏极电极9，在整个TFT基板上例如形成有由SiN构成的钝化膜10，且钝化膜10的表面上形成有有机膜11，使表面平坦。在钝化膜10和有机膜11的所需位置上形成有通孔，使像素电极12和漏极电极9(及源极电极8)通过上述通孔导通。像素电极12由透明导电薄膜(例如，ITO)形成。
图1中示意性示出了将第一非晶硅层4、多晶硅层5、源极电极8及漏极电极9向基板1的表面投影的投影状态。另外，在图1中为了简便没有图示出第二非晶硅层6及其它结构。如图1所示，多晶硅层5的一部分能够分别与源极电极8和漏极电极9的一部分重叠。另外，在图1中，将与源极电极8和漏极电极9之间的长度方向，即，与沟道区域的长度方向垂直的方向称为宽度方向。在图1的例中，将源极电极8和漏极电极9的宽度方向上的尺寸表示为W。
如图1所示，在前述投影状态下位于源极电极8和漏极电极9之间的多晶硅层5的宽度方向上的最小尺寸(在图1中以符号d所表示的尺寸)，小于源极电极8和漏极电极9的宽度方向上的尺寸W。
通过使沟道区域的多晶硅层5的宽度方向上的最小尺寸d，小于源极电极8或漏极电极9的宽度方向上的尺寸W，作为沟道区域，电阻大的非晶硅层4的区域增加，因此，相比多晶硅层的宽度方向上的尺寸与源极电极或漏极电极的宽度方向上的尺寸相同程度的情况，能够使截止电流变小。另外，如图1所示，多晶硅层5的一部分分别与源极电极8和漏极电极9的一部分重叠，因此能够抑制电子的迁移率或导通电流的降低。
另外，如图1所示，多晶硅层5与源极电极8和漏极电极9的至少一方能够经由一个或多个宽度方向上的分界线重叠。在图1的例中，多晶硅层5和源极电极8的宽度方向上的分界线的全长与源极电极8的宽度方向上的尺寸W相等。另一方面，多晶硅层5和漏极电极9的宽度方向上的分界线的全长(图1中以符号d所示)小于漏极电极9的宽度方向上的尺寸W。另外，分界线的全长，在存在有一个分界线时，是指分界线的宽度方向上的尺寸，而存在有多个分界线时，是指各分界线的宽度方向上的尺寸的总和。
即，在前述投影状态观察时，多晶硅层5的源极电极8侧的大致一半形成为宽度方向上的尺寸大于源极电极8的宽度方向上的尺寸W的矩形。另一方面，多晶硅层5的漏极电极9侧的大致一半形成为宽度方向上的尺寸d小于漏极电极9的宽度方向上的尺寸W的矩形。
通过使分界线的全长小于源极电极8或漏极电极9的宽度方向上的尺寸W，在沟道区域内，使与源极电极8或漏极电极9相邻的区域或附近的区域为非晶硅层4，因此能够在抑制导通电流降低的同时使截止电流变小。
另外，在图1的例中，使多晶硅层5的漏极电极9侧的大致一半形成为宽度方向上的尺寸d小于漏极电极9的宽度方向上的尺寸W的矩形，但并不限定于此，也可以使多晶硅层5的源极电极8侧的大致一半形成为宽度方向上的尺寸小于源极电极8的宽度方向上的尺寸W的矩形。
另外，如图2、图3所示，非晶硅层包括：第一非晶硅层4，形成于多晶硅层5的周围，具有与多晶硅层5相同程度的厚度；以及第二非晶硅层6，形成于多晶硅层5和第一非晶硅层4的表面。
即，可以了解到，多晶硅层5是在形成于栅极电极2的上侧的第一非晶硅层4中，将沟道区域的一部分区域变成多晶态的多晶硅层5，为了形成沟道区域，没有进行曝光、显影及蚀刻处理等各项处理。另外，第二非晶硅层6是用于使源极电极8和漏极电极9与沟道区域不直接接触，利用了截止电流(泄漏电流)小的特性。由此，能够降低截止电流。
图4是表示本实施方式的薄膜晶体管的制造方法的一例的制造工序图。以下，对本实施方式的薄膜晶体管的制造工序进行说明。如图4所示，在玻璃基板1上形成栅极电极2(S11)，在玻璃基板1的表面形成栅极绝缘膜3覆盖栅极电极2(S12)。
在形成有栅极绝缘膜3的玻璃基板1的表面，形成作为第一非晶硅层的a-Si膜4(S13)。为了将a-Si膜4激光退火，进行脱氢退火处理(S14)及激光前清洗(S15)。
接下来，进行基于部分照射型激光的a-Si膜4的结晶化(S16)。结晶化工序是指退火工序(也称为激光退火工序)，例如，经由多透镜阵列向a-Si膜4的所需位置照射能量射束，从而将上述所需位置变成多晶硅层5(p-Si膜)。所需位置是指，栅极电极2上侧的源极电极和漏极电极之间的沟道区域。此时，多晶硅层5的俯视形状例如可以是图1所示的形状。能量射束例如可以使用对非晶硅层(a-Si膜)吸收大的紫外光的准分子激光。
图5是表示部分照射型激光的结构的一例的示意图。如图5所示，表面上形成有a-Si膜4的玻璃基板1被放置于未图示的放置台，使其能够沿着图5中的箭头方向以所需速度平移。在玻璃基板1的上方，沿着与玻璃基板1的移动方向交差的方向，配置有各个透镜隔开适当距离排列的多透镜阵列。使来自激光光源(未图示)的激光向多透镜阵列入射，从而使激光按照各个透镜经由不同的光路向隔开的多个所需位置进行部分照射。即，能够进行部分激光退火。由此，仅将a-Si膜4中沟道区域的所需区域选择性地变成多晶硅层5(p-Si膜)。
接下来，进行成膜前清洗(S17)，并形成作为第二非晶硅层的a-Si膜6覆盖通过退火工序变成多晶态的多晶硅层5和第一a-Si膜4(S18)。在a-Si膜6的表面上形成n+Si膜(n+硅层)7(S19)。n+Si膜7是源极电极8和漏极电极9的接触层，是磷、砷等杂质的浓度高的半导体层。
接下来，进行曝光处理、显影处理(S20)，并在n+Si膜(n+硅层)7上形成所需的图形。所需的图形可根据源极电极8、漏极电极9及半导体层的配置或结构适当决定。并且，为了使半导体层成为所需的结构，蚀刻a-Si膜4、6及n+Si膜7(S21)，并在蚀刻后的n+Si膜7上形成源极电极8和漏极电极9(S22)。
根据本实施方式的制造方法，并非向整面基板照射能量射束(例如激光)，而是在第一非晶硅层4中沟道区域的所需位置(例如图1例示的非晶硅层4)的第一非晶硅层4原封不动，而仅向其它位置的第一非晶硅层4即多晶硅层5(例如图1例示的多晶硅层5)区域部分地照射能量射束，因此，仅实施退火工序即可形成沟道区域。由此，为了形成沟道区域，不需要对结晶化于整个基板表面的多晶硅层进行曝光处理、显影处理及蚀刻处理的各项工序，能够缩短制造工序。
图6是表示本实施方式的薄膜晶体管的结构的第二实施例的主要部分的俯视示意图。另外，在图6中，从II-II线观察的主要部分的剖视示意图与图2相同，从III-III线观察的主要部分的剖视示意图与图3相同。如图6所示，在第二实施例中，多晶硅层5的源极电极8侧的大致一半形成为宽度方向上的尺寸大于源极电极8的宽度方向上的尺寸W的矩形。另一方面，多晶硅层5的漏极电极9侧的大致一半，其宽度方向上的尺寸d1小于漏极电极9的宽度方向上的尺寸W的一方的矩形和宽度方向上的尺寸d2小于漏极电极9的宽度方向上的尺寸W的另一方的矩形隔开设置。此时，多晶硅层5和漏极电极9的宽度方向上的分界线的全长为(d1+d2)，(d1+d2)<W的关系成立。
第二实施例也与第一实施例相同，通过使分界线的全长(d1+d2)小于源极电极8或漏极电极9的宽度方向上的尺寸W，以沟道区域中与源极电极8或漏极电极9相邻的区域或附近的区域为非晶硅层4，因此，能够抑制导通电流降低，并使截止电流变小。
另外，在图6的例中，多晶硅层5的漏极电极9侧的大致一半形成为宽度方向上的尺寸(d1+d2)小于漏极电极9的宽度方向上的尺寸W的两个矩形，但并不限定于此，也可以使多晶硅层5的源极电极8侧的大致一半形成为宽度方向上的尺寸小于源极电极8的宽度方向上的尺寸W的两个矩形。另外，在图6中，形成为宽度方向上的尺寸为d1、d2的两个矩形区域隔开配置的结构，但也可以使其配置有三个以上的矩形区域，另外，其形状并不限定于矩形，可以设置为椭圆形、三角形、梯形等所需的形状。
图7A和图7B是表示本实施方式的薄膜晶体管的结构的第三实施例的主要部分的俯视示意图，图8是表示从图7A的IIX-IIX线观察的主要部分的剖视示意图。另外，在图7A中，从II-II线观察的主要部分的剖视示意图与图2相同。如图7A所示，在第三实施例中，多晶硅层5的中央部分形成为宽度方向上的尺寸大于源极电极8或漏极电极9的宽度方向上的尺寸W的矩形。另一方面，多晶硅层5的漏极电极9侧的部分和多晶硅层5的源极电极8侧的部分形成为宽度方向上的尺寸d小于源极电极8或漏极电极9的宽度方向上的尺寸W的矩形。另外，如图7B所示，也可以使多晶硅层5的中央部分的宽度方向上的尺寸小于源极电极8或漏极电极9的宽度方向上的尺寸W。另外，在图7B的例中，多晶硅层5呈宽度方向上的尺寸d恒定的长方形，但并不限定于此，也可以使多晶硅层5的中央部分的宽度尺寸大于多晶硅层5的漏极电极9侧和源极电极8侧的部分的宽度方向上的尺寸，并使多晶硅层5的中央部分的宽度方向上的尺寸小于源极电极8或漏极电极9的宽度方向上的尺寸W。
通过使多晶硅层5与源极电极8的分界线的全长d小于源极电极8的宽度方向上的尺寸W，并且，使多晶硅层5与漏极电极9的分界线的全长d小于漏极电极9的宽度方向上的尺寸W，以沟道区域中与源极电极8和漏极电极9相邻的区域或附近的区域为非晶硅层4，因此，能够使截止电流进一步变小。
图9是表示本实施方式的薄膜晶体管的结构的第四实施例的主要部分的俯视示意图。与图7中例示的第三实施例的不同之处在于，使多晶硅层5的漏极电极9侧的部分的俯视形状和多晶硅层5的源极电极8侧的部分的俯视形状为梯形，并且，使从多晶硅层5的中央部分朝向各电极的方向，其宽度方向上的尺寸变小。由此，使多晶硅层5与源极电极8和漏极电极9的分界线的长度变短，从而减少截止电流，并使多晶硅层5的俯视面积变大，从而能够进一步抑制导通电流的降低。
图10是表示本实施方式的薄膜晶体管的结构的第五实施例的主要部分的俯视示意图。图11是表示从图10的XI-XI线观察的主要部分的剖视示意图。如图10所示，在第五实施例中，多晶硅层5的中央部分形成为宽度方向上的尺寸d小于源极电极8或漏极电极9的宽度方向上的尺寸W的矩形。另一方面，多晶硅层5的漏极电极9侧的部分和多晶硅层5的源极电极8侧的部分形成为宽度方向上的尺寸大于源极电极8或漏极电极9的宽度方向上的尺寸W的矩形。
如上所述，通过使沟道区域的多晶硅层5的宽度方向上的最小尺寸d小于源极电极8或漏极电极9的宽度方向上的尺寸W，作为沟道区域，电阻大的非晶硅层4的区域增加，因此，相比多晶硅层的宽度方向上的尺寸与源极电极或漏极电极的宽度方向上的尺寸相同程度的情况，能够使泄漏电流变小。
图12是表示本实施方式的薄膜晶体管的结构的第六实施例的主要部分的俯视示意图。另外，在图12中，从XI-XI线观察的主要部分的剖视示意图与图11相同。第六实施例与第五实施例不同，其多晶硅层5的中央部分，其宽度方向上的尺寸d1小于源极电极8或漏极电极9的宽度方向上的尺寸W的一方的矩形和宽度方向上的尺寸d2小于源极电极8或漏极电极9的宽度方向上的尺寸W的另一方的矩形隔开设置。此时，多晶硅层5的宽度方向上的最小尺寸为(d1+d2)，(d1+d2)<W的关系成立。
第六实施例的情况也与第五实施例的情况同样地，其通过使沟道区域的多晶硅层5的宽度方向上的最小尺寸d小于源极电极8或漏极电极9的宽度方向上的尺寸W，作为沟道区域，电阻大的非晶硅层4的区域增加，因此，相比多晶硅层的宽度方向上的尺寸与源极电极或漏极电极的宽度方向上的尺寸相同程度的情况，能够使截止电流变小。
图13是表示本实施方式的薄膜晶体管的Vg-Id特性的一例的说明图。在图13中，横轴表示Vg(栅极电极电压)，纵轴表示Id(漏极电极电流)。另外，图13中以符号A表示的曲线，示出图1～图3例示的第一实施例的特性，以符号B表示的曲线，示出图6例示的第二实施例的特性。另一方面，以符号C表示的曲线，是指如后述图15和图16所示的现有的TFT，显示在使沟道区域为多晶硅层，并将源极电极、漏极电极及多晶硅层向玻璃基板的表面投影时，源极电极和漏极电极的一部分分别与多晶硅层的一部分重叠的情况下的特性。另外，以符号D表示的曲线，示出由非晶硅层构成沟道区域的现有的TFT的特性。另外，为了方便，使导通电流是栅极电极电压Vg为25V时的漏极电极电流Id，且截止电流是栅极电极电压Vg为-15V时的漏极电极电流Id。
如图13的符号C所表示，图15和图16所示的现有的TFT，俯视时其整个沟道区域由多晶硅层构成，因此，存在虽导通电流大，但截止电流也变大的缺点。另外，符号D所示的现有的TFT，俯视时其整个沟道区域由非晶硅层构成，因此，存在虽能够使截止电流变小，但导通电流也变小的缺点。
另一方面，符号A和B所示的本实施方式的薄膜晶体管，能够抑制导通电流降低，并使截止电流变小。另外，符号A所示的第一实施例相比符号B所示的第二实施例，能够使截止电流进一步变小。
图14是表示本实施方式的薄膜晶体管的迁移率和截止电流的一例的示意图。在图14中，横轴表示多晶硅层5的宽度方向上的尺寸相对于源极电极8或漏极电极9的宽度方向上的尺寸W的比率r，纵轴表示迁移率和截止电流。如图14所示，薄膜晶体管的迁移率具有随着比率r増加而増加的特性。另外，薄膜晶体管的截止电流也具有随着比率r増加而増加的特性。另外，图14中的表示迁移率和截止电流的直线是为了简便而示意性表示的直线，有时存在与实际的特性不同的情况。
本实施方式的薄膜晶体管，其多晶硅层5和源极电极8的分界线的全长相对于源极电极8的宽度方向上的尺寸的比率r，或多晶硅层5和漏极电极9的分界线的全长相对于漏极电极9的宽度方向上的尺寸的比率r，大于0.1且小于0.7。使上述比率r为0.1以下，则随着沟道区域中的多晶硅层5的区域減少，非晶硅层4的区域增加，因此，沟道区域的电子的迁移率降低。在图14的例中，例如，电子的迁移率降至小于容许值。
另外，使上述比率r为0.7以上，则随着沟道区域中的多晶硅层5的区域増加，非晶硅层4的区域減少，因此，截止电流増加。在图14的例中，例如，截止电流增至大于容许值。
使上述比率r大于0.1且小于0.7，则能够抑制沟道区域中的电子的迁移率降低(即，无需降低导通电流)，并降低截止电流。
接下来，作为比較例对现有的TFT进行说明。图15是表示现有的薄膜晶体管的结构的主要部分的剖视示意图，图16是表示现有的薄膜晶体管的结构的主要部分的俯视示意图。现有的薄膜晶体管，在玻璃基板101的表面上形成有栅极电极102，形成有栅极绝缘膜103覆盖栅极电极102。在栅极绝缘膜103的表面的栅极电极102的上侧，形成有多晶硅层(poly-Si膜)104。
形成有非晶硅层(a-Si膜)105覆盖多晶硅层104。在非晶硅层105的表面的所需位置，形成有n+硅层(n+Si膜)106。在n+硅层106的表面、非晶硅层105的侧面、栅极绝缘膜103的表面，形成有具有所需图形的源极电极107和漏极电极108。另外，如图16所示，整个沟道区域由多晶硅层104形成。因此，存在虽电子的迁移率大，但截止电流也变大的问题。
图17是表示现有的薄膜晶体管的制造方法的制造工序图。如图17所示，在玻璃基板101上形成栅极电极102(S101)，并在玻璃基板101的表面形成栅极绝缘膜103覆盖栅极电极102(S102)。
在形成有栅极绝缘膜103的玻璃基板101的表面形成a-Si膜(S103)。为了将a-Si膜激光退火，进行脱氢退火处理(S104)、激光前清洗(S105)。
接下来，进行基于全面照射型激光的a-Si膜的结晶化(S106)。
图18是表示现有的全面照射型激光的结构的一例的示意图。如图18所示，表面形成有a-Si膜的玻璃基板101被放置于未图示的放置台，使其能够沿着图15中的箭头方向以所需速度平移。在玻璃基板101的上方，配置有具有与玻璃基板101的宽度方向(与平移方向相交差的方向)相同程度尺寸的长度的反射镜。使来自激光光源(未图示)的激光向反射镜入射，从而激光被照射到整个玻璃基板101表面。由此，a-Si膜全部变成多晶硅层(p-Si膜)。
接下来，对形成于玻璃基板101的整个表面的多晶硅层(p-Si膜)进行曝光处理和显影处理(S107)，进一步进行蚀刻处理(S108)。由此，形成作为沟道区域的多晶硅层104。
接下来，进行成膜前清洗(S109)，并形成a-Si膜105覆盖多晶硅层104(S110)。在a-Si膜105的表面上形成n+Si膜(n+硅层)106(S111)。
接下来，进行曝光处理、显影处理(S112)，为了使半导体层成为所需的结构，将a-Si膜105和n+Si膜106进行蚀刻(S113)，并在蚀刻后的n+Si膜106上形成源极电极107和漏极电极108(S114)。
如图18所示，相比对形成于整个基板表面上的非晶硅层，将能量射束(例如，激光)照射至整面基板而使其变成多晶硅层之后，对多晶硅层进行曝光、显影及蚀刻处理等各项工序，从而形成沟道区域的现有技术，根据本实施方式的制造方法，并非向整面基板照射能量射束(例如激光)，而仅向第一非晶硅层中的沟道区域的所需区域部分地照射能量射束，因此，仅实施退火工序即可形成沟道区域内的多晶硅层。因此，不需要进行为了形成沟道区域的曝光、显影及蚀刻处理等各项工序(图18所示的步骤S107和S108工序)，从而能够缩短制造工序。
本实施方式的薄膜晶体管能够应用于显示面板。即，通过将本实施方式的薄膜晶体管(TFT基板)和具有R(红)、G(绿)、B(蓝)色的滤色器基板设置成所需的间隙而粘合，并向TFT基板和滤色器基板之间注入液晶，从而能够制造出TFT方式的液晶显示面板(液晶显示器)。由此，能够提供一种截止电流小的显示面板。
附图标记说明
1 玻璃基板(基板)
2 栅极电极
3 栅极绝缘膜
4 第一非晶硅层
5 多晶硅层
6 第二非晶硅层
7 n+硅层
8 源极电极
9 漏极电极

Claims (5)

1.一种薄膜晶体管，其特征在于，包括：
栅极电极，形成于基板的表面；
多晶硅层，形成于上述栅极电极的上侧；
非晶硅层，形成为覆盖上述多晶硅层；
n+硅层，形成于上述非晶硅层的上侧；以及
源极电极和漏极电极，形成在上述n+硅层上；
将上述多晶硅层、上述源极电极及上述漏极电极投影在上述基板表面的投影状态下，上述多晶硅层的一部分与上述源极电极的一部分和上述漏极电极的一部分重叠，
在上述投影状态下位于上述源极电极和上述漏极电极之间的上述多晶硅层的、与上述源极电极和上述漏极电极之间的长度方向正交的宽度方向上的最小尺寸小于上述源极电极和上述漏极电极的上述宽度方向上的尺寸，
上述多晶硅层在上述源极电极和上述漏极电极中的一个电极侧具有上述宽度方向上的尺寸小于上述一个电极的上述宽度方向上的尺寸的矩形的区域，上述多晶硅层在上述源极电极和上述漏极电极中的另一个电极侧具有上述宽度方向上的尺寸大于上述另一个电极的上述宽度方向上的尺寸的矩形的区域。
2.根据权利要求1所述的薄膜晶体管，其特征在于，
在上述投影状态下，上述多晶硅层与上述源极电极和上述漏极电极分别经由一个或多个上述宽度方向上的分界线重叠，
上述多晶硅层和上述一个电极的分界线的全长小于上述一个电极的上述宽度方向上的尺寸，
上述多晶硅层和上述另一个电极的分界线的全长等于上述一个电极的上述宽度方向上的尺寸。
3.根据权利要求2所述的薄膜晶体管，其特征在于，
上述多晶硅层和上述源极电极的分界线的全长相对于上述源极电极的上述宽度方向上的尺寸的比率，或者上述多晶硅层和上述漏极电极的分界线的全长相对于上述漏极电极的上述宽度方向上的尺寸的比率，大于0.1且小于0.7。
4.根据权利要求1至3中任一项所述的薄膜晶体管，其特征在于，
上述非晶硅层，包括：
第一非晶硅层，形成于上述多晶硅层的周围，具有与上述多晶硅层相同程度的厚度；以及
第二非晶硅层，形成于上述多晶硅层和上述第一非晶硅层的表面。
5.一种显示面板，其特征在于，
包括权利要求1至4中任一项所述的薄膜晶体管。
CN201580040872.3A 2015-03-27 2015-03-27 薄膜晶体管及显示面板 Expired - Fee Related CN106663697B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/059702 WO2016157313A1 (ja) 2015-03-27 2015-03-27 薄膜トランジスタ及び表示パネル

Publications (2)

Publication Number Publication Date
CN106663697A CN106663697A (zh) 2017-05-10
CN106663697B true CN106663697B (zh) 2019-11-12

Family

ID=57005717

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580040872.3A Expired - Fee Related CN106663697B (zh) 2015-03-27 2015-03-27 薄膜晶体管及显示面板

Country Status (4)

Country Link
US (1) US10243003B2 (zh)
JP (1) JP6334057B2 (zh)
CN (1) CN106663697B (zh)
WO (1) WO2016157313A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6086394B2 (ja) * 2015-03-11 2017-03-01 株式会社ブイ・テクノロジー 薄膜トランジスタ基板、表示パネル、レーザーアニール方法
CN106711155B (zh) * 2017-01-16 2020-04-21 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
US11121262B2 (en) 2017-07-12 2021-09-14 Sakai Display Products Corporation Semiconductor device including thin film transistor and method for manufacturing the same
WO2019012630A1 (ja) * 2017-07-12 2019-01-17 堺ディスプレイプロダクト株式会社 半導体装置およびその製造方法
CN107634011A (zh) * 2017-09-20 2018-01-26 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制造方法
CN111788663A (zh) * 2018-03-09 2020-10-16 堺显示器制品株式会社 薄膜晶体管及其制造方法
JP2020004859A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN110137261A (zh) * 2018-10-29 2019-08-16 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN115942739B (zh) * 2023-01-19 2023-07-14 合肥晶合集成电路股份有限公司 Sram器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009289874A (ja) * 2008-05-28 2009-12-10 Sony Corp 薄膜トランジスタおよび表示装置
CN102576733A (zh) * 2009-07-24 2012-07-11 株式会社V技术 薄膜晶体管、其制造方法及液晶显示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3028718C2 (de) * 1979-07-31 1982-08-19 Sharp K.K., Osaka Dünnfilmtransistor in Verbindung mit einer Anzeigevorrichtung
JPH08195495A (ja) * 1994-05-31 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
JPH1050607A (ja) * 1996-07-31 1998-02-20 Sony Corp 半導体装置の製造方法
JP4436469B2 (ja) * 1998-09-30 2010-03-24 三洋電機株式会社 半導体装置
KR100936908B1 (ko) * 2003-07-18 2010-01-18 삼성전자주식회사 전계발광 디바이스의 박막 트랜지스터, 이를 이용한전계발광 디바이스 및 이의 제조 방법
KR100975523B1 (ko) * 2003-12-30 2010-08-13 삼성전자주식회사 조절된 이동도를 가지는 반도체 소자 및 이를 적용한 ｔｆｔ
TWI256515B (en) * 2004-04-06 2006-06-11 Quanta Display Inc Structure of LTPS-TFT and fabricating method thereof
KR100624314B1 (ko) * 2005-06-22 2006-09-19 삼성에스디아이 주식회사 발광표시장치 및 박막트랜지스터
JP5303119B2 (ja) * 2007-06-05 2013-10-02 株式会社ジャパンディスプレイ 半導体装置
JP5226259B2 (ja) 2007-08-21 2013-07-03 株式会社ジャパンディスプレイイースト 液晶表示装置
JP2009099636A (ja) * 2007-10-15 2009-05-07 Hitachi Displays Ltd 表示装置および表示装置の製造方法
JP5111167B2 (ja) * 2008-03-06 2012-12-26 株式会社ジャパンディスプレイイースト 液晶表示装置
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
WO2012096208A1 (ja) * 2011-01-13 2012-07-19 シャープ株式会社 半導体装置
KR102295477B1 (ko) * 2014-02-17 2021-08-30 삼성디스플레이 주식회사 박막 트랜지스터 표시판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009289874A (ja) * 2008-05-28 2009-12-10 Sony Corp 薄膜トランジスタおよび表示装置
CN102576733A (zh) * 2009-07-24 2012-07-11 株式会社V技术 薄膜晶体管、其制造方法及液晶显示装置

Also Published As

Publication number Publication date
CN106663697A (zh) 2017-05-10
US10243003B2 (en) 2019-03-26
US20170154901A1 (en) 2017-06-01
JPWO2016157313A1 (ja) 2017-06-22
WO2016157313A1 (ja) 2016-10-06
JP6334057B2 (ja) 2018-05-30

Similar Documents

Publication Publication Date Title
CN106663697B (zh) 薄膜晶体管及显示面板
US9929277B2 (en) Thin film transistor and fabrication method thereof, array substrate and display
CN107408578B (zh) 薄膜晶体管以及显示面板
KR101226974B1 (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
CN107533979B (zh) 薄膜晶体管的制造方法和显示面板
JP5323604B2 (ja) 表示装置及びその製造方法
US8258510B2 (en) Thin film transistor, display device including the same, and method of manufacturing the display device
US10038098B2 (en) Method for manufacturing thin film transistor, thin film transistor and display panel
US8476123B2 (en) Method for manufacturing thin film transistor array panel
TWI447916B (zh) 顯示裝置
US10263121B2 (en) Thin film transistor and method of manufacturing thin film transistor
JP6471237B2 (ja) 表示装置及び表示装置の製造方法
KR20120007764A (ko) 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법
US20060065894A1 (en) Thin film transistor array panel and manufacturing method thereof
JP5371377B2 (ja) 表示装置
WO2022001468A1 (zh) 薄膜晶体管、显示基板及显示装置
JP5405770B2 (ja) 表示装置およびその製造方法
JP2009206434A (ja) 表示装置およびその製造方法
CN108363252A (zh) 液晶显示装置及tft阵列基板的制造方法
JP4056988B2 (ja) バッファ回路および表示装置
WO2017168594A1 (ja) 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
JP2009170477A (ja) 薄膜トランジスタ及び表示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20191112

CF01 Termination of patent right due to non-payment of annual fee