JP4436469B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは、トランジスタの能動層となる半導体膜を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ：Liquid Crystal Display）は、マトリックスに配列された表示画素部と、その表示画素部を駆動する駆動回路部とを備えている。ここで、ＬＣＤの表示特性を向上させるために、駆動回路部を構成するトランジスタには、表示画素部を構成するトランジスタに比べて動作に高速性が要求されることから、当該トランジスタの電界効果移動度を高めることが求められている。
【０００３】
近年では、駆動回路部を構成する薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）の能動層として、多結晶シリコン膜を用いることにより、ある程度高い電界効果移動度を実現できるようになってきた。
このため、表示画素部を構成するトランジスタのみならず、駆動回路部を構成するトランジスタにも、多結晶シリコン膜を能動層として用いるＴＦＴ（多結晶シリコンＴＦＴ）が使用されるようになってきた。そして、表示画素部と駆動回路部の両方を多結晶シリコンＴＦＴによって構成し、表示画素部と駆動回路部とを同一の絶縁基板上に形成した駆動回路一体型のＬＣＤが開発されている。
【０００４】
【発明が解決しようとする課題】
多結晶シリコンＴＦＴにより表示画素部および駆動回路部が構成されるＬＣＤでは、画素の高精細化に伴って、多結晶シリコンＴＦＴのさらなる高移動度化（高速化）が要求されている。
【０００５】
ところで、多結晶シリコン膜は単結晶の結晶粒が多数個集まって形成されており、それら各結晶粒の間には結晶粒界が形成されている。また、多結晶シリコン膜には結晶欠陥も含まれている。従って、多結晶シリコン膜をＴＦＴの能動層として用いる場合、多結晶シリコン膜を通過しようとする電子は、結晶粒界や結晶欠陥により散乱され、能動層に形成されるチャネル領域内をスムーズに通過することができない。そのため、多結晶シリコンＴＦＴは、単結晶シリコン膜を能動層として用いるＴＦＴほどには、電界効果移動度を高くできないという問題があった。
【０００６】
そして、多結晶シリコンＴＦＴによりＬＣＤの表示画素部および駆動回路部を構成した場合、ＬＣＤの表示特性の向上には限界があるという問題があった。
本発明は上記問題点を解決するためになされたものであって、その目的は、高い電界効果移動度を有するトランジスタの能動層となる半導体膜を備えた半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載の発明は、トランジスタの能動層となる非単結晶の半導体膜中に単結晶半導体または多結晶半導体からなる領域が形成された半導体装置をその要旨とする。
【０００８】
次に、請求項２に記載の発明は、絶縁性基板上に形成されたトランジスタの能動層となる多結晶半導体膜と、その多結晶半導体膜におけるソース・ドレイン領域間のチャネル領域中に形成された単結晶半導体からなる単結晶領域とを備えた半導体装置をその要旨とする。
【０００９】
従って、本発明によれば、多結晶半導体膜のチャネル領域中には結晶粒界や結晶欠陥があるため電子はスムーズに通過できないが、単結晶領域を設けることで、電子は主に単結晶領域を通過するようになるため、電界効果移動度を高くすることができる。
【００１０】
次に、請求項３に記載の発明は、絶縁性基板上に形成されたトランジスタの能動層となる非晶質半導体膜と、その非晶質半導体膜におけるソース・ドレイン領域間のチャネル領域中に形成された単結晶半導体からなる単結晶領域とを備えた半導体装置をその要旨とする。
【００１１】
従って、本発明によれば、非晶質半導体膜のチャネル領域中を電子はスムーズに通過できないが、単結晶領域を設けることで、電子は主に単結晶領域を通過するようになるため、電界効果移動度を高くすることができる。
次に、請求項４に記載の発明は、絶縁性基板上に形成されたトランジスタの能動層となる非晶質半導体膜と、その非晶質半導体膜におけるソース・ドレイン領域間のチャネル領域中に形成された多結晶半導体からなる多結晶領域とを備えた半導体装置をその要旨とする。
【００１２】
従って、本発明によれば、非晶質半導体膜のチャネル領域中を電子はスムーズに通過できないが、多結晶領域を設けることで、電子は主に多結晶領域を通過するようになるため、電界効果移動度を高くすることができる。
ところで、請求項５に記載の発明のように、請求項２〜４のいずれか１項に記載の半導体装置において、前記単結晶領域または前記多結晶領域は、ソース・ドレイン領域間を繋ぎ、絶縁性基板に対して垂直に少なくとも１つ形成されるようにしてもよい。
【００１３】
また、請求項６に記載の発明のように、請求項２〜４のいずれか１項に記載の半導体装置において、前記単結晶領域または前記多結晶領域は、ソース・ドレイン領域間を繋ぎ、絶縁性基板に対して水平に少なくとも１つ形成されるようにしてもよい。
【００１４】
また、請求項７に記載の発明のように、請求項２〜６のいずれか１項に記載の半導体装置において、前記単結晶領域または前記多結晶領域とソース・ドレイン領域とに間隙が形成され、その間隙を電子が十分にトンネリング可能なように当該間隙の幅が設定されるようにしてもよい。
【００１５】
また、請求項８に記載の発明のように、請求項２〜４のいずれか１項に記載の半導体装置において、前記単結晶領域または前記多結晶領域は、ソース・ドレイン領域に対して平行に少なくとも１つ形成されると共に、絶縁性基板に対して垂直に少なくとも１つ形成されるようにしてもよい。
【００１６】
また、請求項９に記載の発明のように、請求項２〜８のいずれか１項に記載の半導体装置において、前記複数の単結晶領域間または前記複数の多結晶領域間に間隙が形成され、その間隙を電子が十分にトンネリング可能なように当該間隙の幅が設定されるようにしてもよい。
【００１７】
また、請求項１０に記載の発明のように、請求項１〜９のいずれか１項に記載の半導体装置において、前記トランジスタの能動層における絶縁性基板とは反対側にゲート電極が形成されてトップゲート型のトランジスタが構成されるようにしてもよい。
【００１８】
また、請求項１１に記載の発明のように、請求項１〜９のいずれか１項に記載の半導体装置において、前記トランジスタの能動層と絶縁性基板との間にゲート電極が形成されてボトムゲート型のトランジスタが構成されるようにしてもよい。
【００１９】
尚、以下に述べる発明の実施の形態において、特許請求の範囲または課題を解決するための手段に記載の「非単結晶の半導体膜」は多結晶シリコン膜３または非晶質シリコン膜３に相当し、同じく「多結晶半導体膜」は多結晶シリコン膜３に相当し、同じく「非晶質半導体膜」は非晶質シリコン膜２に相当し、同じく「絶縁性基板」は半導体基板上に絶縁膜が形成されたものをも含むものである。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。尚、以下の各実施形態において、同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００２１】
［第１実施形態］
図１〜図１２を参照して、本発明を具体化した第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスについて説明する。
（工程１：図１参照）
ガラスまたは石英ガラスからなる透明絶縁性基板１上に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、Ｓｉ2Ｈ6（ジシランガス）を材料ガスとして非晶質シリコン膜（非晶質半導体膜）２を形成する。この非晶質シリコン膜２は、約４５０℃の温度条件下で１００ｎｍ程度の膜厚を有するように形成する。
【００２２】
（工程２：図２参照）
固相成長法（ＳＰＣ：Solid Phase Crystalization）を用いて、約６００℃の温度条件下で約２０時間のアニールを行う。これにより、非晶質シリコン膜２を多結晶化して多結晶シリコン膜（多結晶半導体膜）３に改質する。この際、多結晶シリコン膜３の膜厚は、９０ｎｍ程度に減少する。
【００２３】
（工程３：図３参照）
約１０５０℃の酸素雰囲気中で約３０分間のドライ酸化を行うことによって、多結晶シリコン膜３の表面を酸化する。これにより、多結晶シリコン膜３の表面上に２０ｎｍ程度の膜厚を有する二酸化シリコン（ＳｉＯ2）膜４を形成する。
【００２４】
（工程４：図４参照）
弗酸系のエッチャントを用いて二酸化シリコン膜４をウエットエッチングにより除去することにより、多結晶シリコン膜３の表面を露出させる。このように多結晶シリコン膜３の表面を酸化して二酸化シリコン膜４を形成した後、その二酸化シリコン膜４を除去すれば、多結晶シリコン膜３の結晶性を向上させることができる。この多結晶シリコン膜３が多結晶シリコンＴＦＴの能動層となる。
【００２５】
（工程５：図５参照）
多結晶シリコン膜３において、ソース・ドレイン領域間のチャネル領域となる部分に単結晶シリコンからなる単結晶領域を形成する。
（工程６：図６参照）
フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）法によるドライエッチング技術とを用いて、単結晶領域が形成された多結晶シリコン膜３をパターニングする。これにより、多結晶シリコンＴＦＴの形成位置にのみ多結晶シリコン膜３が残るようにする。
【００２６】
（工程７：図７参照）
パターニングされた多結晶シリコン膜３の上に、ＬＰＣＶＤ法を用いて、ゲート絶縁膜６となるＨＴＯ膜（High Temparature Oxide：シリコン酸化膜）を形成する。
【００２７】
次に、熱処理を施す。
この熱処理は、電気炉内に透明絶縁性基板１を挿入して、窒素（Ｎ2）雰囲気中で約１０５０℃の温度条件下で約２時間行う。
尚、この熱処理は、ＲＴＡ（Rapid Thermal Annealing ）法による急速熱処理を用いてもよい。このときの熱処理の条件は、熱源がキセノン（Ｘｅ）アークランプ、温度が約９００〜約１１００℃（好ましくは、９５０〜１１００℃）、雰囲気がＮ2、時間が約１〜約１０秒である。ＲＴＡ法による加熱は、高温を用いるが極めて短時間で終えることができるので、高温熱処理により多結晶シリコン膜３の結晶内の欠陥などを減少させながら、透明絶縁性基板１が変形するのを有効に防止することができる。
【００２８】
（工程８：図８参照）
ゲート絶縁膜６の上に、ＬＰＣＶＤ法を用いて、ゲート電極８となる燐がドープされた多結晶シリコン膜７を形成する。尚、多結晶シリコン膜７への燐のドープは必ずしも必要ではない。
【００２９】
（工程９：図９参照）
フォトリソグラフィ技術とＲＩＥ法によるドライエッチング技術とを用いて、多結晶シリコン膜７およびその下のゲート絶縁膜６をパターニングする。これにより、多結晶シリコン膜３のチャネル領域上にのみ多結晶シリコン膜７およびゲート絶縁膜６が残るようにして、多結晶シリコン膜７からゲート電極８を形成する。
【００３０】
（工程１０：図１０参照）
多結晶シリコン膜３の露出した上面およびゲート電極８の上面に不純物を注入する。さらに、熱処理を施すことによってその注入した不純物を活性化させる。
このときの不純物は、ｎ型の場合はヒ素（Ａｓ）や燐（Ｐ）を用い、その注入条件は、約８０ｋｅＶ、約３×１０13／ｃｍ2である。また、ｐ型の場合はボロン（Ｂ）を用い、その注入条件は、約３０ｋｅＶ、約１．５×１０13/ｃｍ2である。そして、熱処理には電気炉を用い、その熱処理条件は、約８５０℃、約３０分間、Ｎ2ガス流量が約５リットル／分である。
【００３１】
上記のような不純物の注入および熱処理によって、多結晶シリコン膜３におけるゲート電極８から露出した部分に低濃度不純物領域１０，１１を形成する。
尚、熱処理には、ＲＴＡ法による急速熱処理を用いてもよい。このときの熱処理条件は、熱源がＸｅアークランプ、温度が約７００〜約９５０℃、雰囲気がＮ2、時間が約１〜約３秒である。
【００３２】
（工程１１：図１１参照）
多結晶シリコン膜３およびゲート電極８を覆うように、透明絶縁性基板１上にＡＰＣＶＤ（常圧ＣＶＤ）法により絶縁膜を堆積した後、この絶縁膜を異方性の全面エッチバックを用いてエッチングする。これにより、ゲート電極８とゲート絶縁膜６との側面に、当該絶縁膜からなるサイドウォール１２を形成する。
【００３３】
（工程１２：図１２参照）
サイドウォール１２およびゲート電極８をマスクとして多結晶シリコン膜３に不純物を注入する。さらに、熱処理を施すことによってその注入した不純物を活性化させる。
【００３４】
このときの不純物は、ｎ型の場合は燐を用い、その注入条件は、約８０ｋｅＶ、約３×１０15／ｃｍ2である。また、ｐ型の場合はボロン（Ｂ）を用い、その注入条件は、約３０ｋｅＶ、約１．５×１０15/ｃｍ2である。そして、熱処理には前記工程１０と同様に電気炉またはＲＴＡ法を用い、その熱処理条件は前記工程１０と同じである。
【００３５】
上記のような不純物の注入および熱処理によって、多結晶シリコン膜３におけるサイドウォール１２およびゲート電極８から露出した部分に高濃度不純物領域１４，１５を自己整合的に形成する。
以上の工程によって、単結晶領域が形成された多結晶シリコン膜３を能動層として用い、低濃度不純物領域１０，１１および高濃度不純物領域１４，１５からなるＬＤＤ（Lightly Doped Drain ）構造のソース・ドレイン領域１０１を備えたトップゲート型の多結晶シリコンＴＦＴが形成される。
【００３６】
次に、前記工程５において、多結晶シリコン膜３のチャネル領域となる部分に単結晶領域を形成する具体的な方法について説明する。
《方法１》
多結晶シリコン膜３の表面にレーザビームを線状に照射してレーザアニールを施すことにより、そのレーザビームの照射領域近傍に単結晶シリコンからなる単結晶領域１０２を形成する。
【００３７】
図１３に、完成した多結晶シリコンＴＦＴの概略断面図を示す。
図１４（ａ）〜図１４（ｃ）に、図１３における多結晶シリコン膜３のＸ−Ｘ線断面図を示す。
図１４（ａ）に示す例では、レーザビームを各ソース・ドレイン領域１０１を繋ぐようにして照射走査し、その照射領域が平行になるように照射走査を繰り返す。その結果、多結晶シリコン膜３のチャネル領域中において、各ソース・ドレイン領域１０１間（低濃度不純物領域１０，１１間）を繋ぐ単結晶領域１０２が、透明絶縁性基板１に対して垂直に複数形成される。ここで、単結晶領域１０２は多結晶シリコン膜３の上面側（ゲート絶縁膜６側）から下面側（透明絶縁性基板１側）まで均一に形成されている。
【００３８】
図１５に、図１３における多結晶シリコン膜３のＹ−Ｙ線断面（縦断面）において単結晶領域１０２が占める面積の割合と、多結晶シリコンＴＦＴの電界効果移動度との関係を示す。
単結晶領域１０２がチャネル領域断面の約３０％程度になると、多結晶シリコンＴＦＴの電界効果移動度は、多結晶シリコン膜３を単結晶シリコン膜に置き代えたＴＦＴ（単結晶シリコン膜を能動層として用いるＴＦＴ）の電界効果移動度の約６０％の値となる。
【００３９】
つまり、多結晶シリコン膜３は単結晶の結晶粒が多数個集まって形成されており、それら各結晶粒の間には結晶粒界が形成されている。また、多結晶シリコン膜３には結晶欠陥も含まれている。そのため、多結晶シリコン膜３を通過しようとする電子は、結晶粒界や結晶欠陥により散乱され、チャネル領域内をスムーズに通過することができない。しかし、図１４（ａ）に示すように多結晶シリコン膜３のチャネル領域中に単結晶領域１０２を形成すれば、電子は主に単結晶領域１０２を通過するため、電界効果移動度を高くすることができる。
【００４０】
ここで、トランジスタサイズ（Ｗ／Ｌ）を５／５μｍとすると、多結晶シリコン膜３に単結晶領域１０２が形成されていない場合（従来例）は、電界効果移動度（μFE）が１００ｃｍ2／Ｖｓ以下、しきい値電圧（Ｖｔｈ）が２〜３Ｖ、サブスレッシュホールド値（Ｓ値）が０．３〜０．４Ｖ／ｄｅｃ．になる。それに対して、トランジスタサイズ（Ｗ／Ｌ）を５／５μｍとし、図１４（ａ）に示すように、多結晶シリコン膜３に単結晶領域１０２が形成され、単結晶領域１０２がチャネル領域断面の約３０％の場合は、電界効果移動度（μFE）が３２０ｃｍ2／Ｖｓ、しきい値電圧（Ｖｔｈ）が０．５Ｖ、サブスレッショルド値（Ｓ）が０．１Ｖ／ｄｅｃ．になり、従来例に比べて、μFE，Ｖｔｈ，Ｓ値がそれぞれ約３倍，約１／１０，約１／２．５になる。
【００４１】
ところで、レーザ照射の照射エネルギ密度の範囲は約２５０〜約６００ｍＪ／ｃｍ2が適当であり、望ましくは約３００〜約４５０ｍＪ／ｃｍ2、特に望ましくは約３３０〜約４００ｍＪ／ｃｍ2である。照射エネルギ密度がこの範囲より高くなると多結晶シリコン膜３表面の凹凸が大きくなるという傾向があり、低くなると良好な単結晶を得にくくなる上に面均一性が低下するという傾向がある。
【００４２】
また、レーザ照射の走査速度の範囲は約１μｍ／ｓｅｃ〜約１００ｍｍ／ｓｅｃが適当であり、望ましくは約１ｍｍ／ｓｅｃ〜約１００ｍｍ／ｓｅｃ、特に望ましくは約１〜約２０ｍｍ／ｓｅｃである。走査速度がこの範囲より速くなると結晶欠陥の少ない単結晶領域１０２を得にくくなるという傾向があり、遅くなると生産効率が低下する上に多結晶シリコン膜３表面の凹凸が増加するという傾向がある。
【００４３】
また、レーザビームのエネルギー分布は均一で広いことが望ましいが、レーザの光出力には限界があるため、レーザビームの線幅は０．５〜１ｍｍが適当である。そして、レーザビームの形状は照射条件により異なるが、その断面はガウス分布に近似している方が均一な単結晶を得られやすくなる。
【００４４】
尚、透明絶縁性基板１の温度については室温以上であればよく、特に加熱する必要はない。
ここで、レーザビームとしては各種エキシマレーザビーム（ＫｒＦレーザ（波長２４８ｎｍ）、ＸｅＣｌレーザ（波長３０８ｎｍ）、ＡｒＦレーザ（波長１９３ｎｍ）、Ｆ2レーザ（波長１５７ｎｍ）、ＫｒＣｌレーザ（波長２２２ｎｍ）、ＸｅＢｒレーザ（波長２８２ｎｍ）、ＸｅＣｌレーザ（波長３０８ｎｍ）、ＸｅＦレーザ（波長３５１ｎｍ）など）を用いればよい。
【００４５】
また、エキシマレーザ以外にも、Ａｒ+レーザ（波長４８８ｎｍ）、ルビーレーザ（波長６９４ｎｍ）、ＹＡＧレーザ（波長１．０６μｍ）、ＣＯ2レーザ（波長１０．６μｍ）などを用いることも可能である。但し、レーザを多結晶シリコン膜３内に効率的に吸収させて単結晶領域１０２を形成するためには、エキシマレーザを用いるのが好ましい。
【００４６】
ここで、レーザビームの照射には高スループットレーザ照射法を用いればよい。高スループットレーザ照射法では、線状のレーザビームを複数パルスの重ね合わせにより照射する。この複数パルスの重ね合わせは、線状のレーザビームを短軸方向に０％〜９９％まで任意に重ね合わせることにより行われる。そして、ステージ走査とパルスレーザ照射とを完全に同期させ、高精度な重複状態でレーザを照射することにより、スループットを高めることができる。
【００４７】
図１４（ｂ）に示す例では、単結晶領域１０２の端部と各ソース・ドレイン領域１０１（低濃度不純物領域１０，１１）との間に間隙１０３が形成されている。
このような間隙１０３が形成されている場合でも、その間隙１０３を電子が十分にトンネリング可能なように間隙１０３の幅ｄが設定されているならば、図１４（ａ）に示す例と同様の作用・効果を得ることができる。尚、この幅ｄはドブロイの波長（シリコンでは２００Å）以下にすればよい。
【００４８】
図１６に、完成した多結晶シリコンＴＦＴの概略断面図を示す。また、図１７に、図１６における多結晶シリコン膜３のＸ−Ｘ線断面図を示す。
図１６および図１７に示す例では、レーザビームを各ソース・ドレイン領域１０１に対して平行に照射走査し、その照射操作を繰り返す。その結果、多結晶シリコン膜３のチャネル領域中において、単結晶領域１０２が各ソース・ドレイン領域１０１に対して平行に複数形成されると共に透明絶縁性基板１に対して垂直に複数形成される。ここで、単結晶領域１０２は多結晶シリコン膜３の上面側（ゲート絶縁膜６側）から下面側（透明絶縁性基板１側）まで均一に形成されている。
【００４９】
この図１６および図１７に示す例においても、各単結晶領域１０２の間隙を電子が十分にトンネリング可能なように当該間隙の幅ｄが設定されているならば、図１４（ａ）に示す例と同様の作用・効果を得ることができる。
《方法２》
多結晶シリコン膜３の表面全面に高エネルギービームを照射してアニールを施すことにより、その高エネルギービームの照射領域に単結晶領域１０２を形成する。すると、図１４（ｃ）に示すように、多結晶シリコン膜３のチャネル領域中で結晶化し易い部分から結晶化が進行してゆき、不規則な形状の単結晶領域１０２が形成される。
【００５０】
この図１４（ｃ）に示す例においても、各単結晶領域１０２の間隙を電子が十分にトンネリング可能なように当該間隙の幅が設定されているならば、図１４（ａ）に示す例と同様の作用・効果を得ることができる。
ここで、高エネルギービームとしては各種ランプ（Ｘｅアークランプ、超高圧水銀ランプ、低圧水銀ランプ、重水素ランプ、ハロゲンランプ、Ｆｅ／Ｈｇ金属ハロゲンランプなど）から照射されるエネルギービームを用いればよい。但し、高エネルギービームを多結晶シリコン膜３内に効率的に吸収させて単結晶領域１０２を形成するためには、波長が約６００ｎｍ以下のものを用いるのが好ましい。
【００５１】
また、高エネルギービームの照射時に透明絶縁性基板１を加熱すれば、高エネルギービームの照射と相まって単結晶領域１０２を効率的に形成することができる。ここで、透明絶縁性基板１の加熱温度の範囲は約１００〜約６００℃が適当であり、望ましくは約２００〜約４００℃、特に望ましくは約３００〜約４００℃である。加熱温度がこの範囲より低くなると加熱による効果が得られ難くなるという傾向があり、高くなると透明絶縁性基板１に反りが発生する可能性が高まるという傾向がある。
【００５２】
《方法３》
図１８に、完成した多結晶シリコンＴＦＴの概略断面図を示す。また、図１９に、図１８における多結晶シリコン膜３のＹ−Ｙ線断面図を示す。
前記工程１において、透明絶縁性基板１上に、まず、ＬＰＣＶＤ法を用いて非晶質シリコン膜（以下、ＬＰ非晶質シリコン膜という）を形成し、次に、そのＬＰ非晶質シリコン膜上にプラズマＣＶＤ法を用いて非晶質シリコン膜（以下、プラズマ非晶質シリコン膜という）を形成し、続いて、そのプラズマ非晶質シリコン膜上にＬＰ非晶質シリコン膜を形成する、といった操作を繰り返すことにより、ＬＰ非晶質シリコン膜とプラズマ非晶質シリコン膜とが交互に複数層形成された構造の非晶質シリコン膜２を作成する。そして、工程２から工程４までは前記と同様に行う。
【００５３】
その後、前記工程５において、多結晶シリコン膜３の表面全面に高エネルギービームを照射してアニールを施す。すると、結晶性の高いＬＰ非晶質シリコン膜から形成された多結晶シリコン膜は単結晶領域１０２に変化し、結晶性の低いプラズマ非晶質シリコン膜から形成された多結晶シリコン膜は変化しない。その結果、図１８および図１９に示すように、多結晶シリコン膜３のチャネル領域中において、各ソース・ドレイン領域１０１間（低濃度不純物領域１０，１１間）を繋ぐ単結晶領域１０２が、透明絶縁性基板１に対して水平に複数形成される。
【００５４】
この図１８および図１９に示す例においても、図１４（ａ）に示す例と同様の作用・効果を得ることができる。
尚、図１８および図１９に示す例を作成するには、上記の製造方法に限らず、以下のようにしてもよい。すなわち、まず、前記工程１から前記工程４を行って透明絶縁性基板１上に多結晶シリコン膜３を形成し、次に、前記工程１から前記工程４を行った後に前記工程５でデバイス表面全面に高エネルギービーム照射を行って単結晶シリコン膜３上に単結晶領域１０２を形成し、続いて、前記工程１から前記工程４を行って単結晶領域１０２上に多結晶シリコン膜３を形成する、といった操作を繰り返すことにより、多結晶シリコン膜３と単結晶領域１０２とを順次積層形成するようにしてもよい。
【００５５】
また、図１８および図１９に示す例においても、図１４（ｂ）に示す例と同様に、単結晶領域１０２の端部と各ソース・ドレイン領域１０１（低濃度不純物領域１０，１１）とに間隙が形成されている場合でも、その間隙を電子が十分にトンネリング可能なように間隙の幅が設定されているならば、図１４（ａ）に示す例と同様の作用・効果を得ることができる。
【００５６】
次に、図２０を参照して、第１実施形態の多結晶シリコンＴＦＴを画素駆動素子として用いた液晶表示装置（ＬＣＤ）の製造プロセスについて説明する。
まず、第１実施形態の多結晶シリコンＴＦＴを形成した後、スパッタ法を用いて、透明絶縁性基板１の表示画素部領域上に、ＩＴＯ（Indium Thin Oxide ）からなる補助容量を構成する蓄積電極１７を形成する。この蓄積電極１７は、多結晶シリコンＴＦＴの能動層となる燐がドープされた多結晶シリコン膜３と同時に形成してもよい。
【００５７】
次に、デバイスの全面に層間絶縁膜３３を形成する。層間絶縁膜３３の材質としては、シリコン酸化膜、シリケートガラス、シリコン窒化膜などが用いられ、これらの膜の形成にはＣＶＤ法またはＰＣＶＤ法が用いられる。この後、層間絶縁膜３３に、高濃度不純物領域１４，１５に達するコンタクトホール１９を形成する。そして、コンタクトホール１９を埋め込むと共に層間絶縁膜３３の上面上に沿って延びるＡｌＳｉ膜を形成した後、そのＡｌＳｉ膜をパターニングすることによりソース・ドレイン電極１８を形成する。
【００５８】
続いて、層間絶縁膜３３およびソース・ドレイン電極１８を覆うように層間絶縁膜１６を形成した後、その層間絶縁膜１６の一方のソース・ドレイン電極１８上に位置する領域にコンタクトホールを形成する。そのコンタクトホール内を埋込むとともに層間絶縁膜１６の上面に沿って延びるＩＴＯ膜を形成した後、そのＩＴＯ膜をパターニングすることにより表示電極２０を形成する。
【００５９】
次に、表示電極２０および層間絶縁膜１６上に配向膜２９を形成する。
そして、多結晶シリコンＴＦＴが形成された透明絶縁性基板１と、その表面に共通電極２１および配向膜２９が形成された透明絶縁性基板２２とを相対向させる。その状態で、透明絶縁性基板１と透明絶縁性基板２２との間に液晶を封入して液晶層２３を形成することにより、ＬＣＤの表示画素部を作成する。
【００６０】
図２１に、表示画素部と駆動回路部とを同一基板上に形成した液晶表示パネルを示す。
この液晶表示パネルでは、駆動回路部（ゲートドライバ２５およびドレインドライバ２６）の能動層と表示画素部の能動層とを多結晶シリコン膜３によって構成している。表示画素部には、複数の表示電極２０がマトリックス状に配置されている。
【００６１】
また、各表示電極２０間は信号配線４０によって接続され、ゲートドライバ２５およびドレインドライバ２６にもそれぞれ信号配線４０が接続されている。
図２２に、第１実施形態の多結晶シリコンＴＦＴを適用したアクティブマトリックス方式のＬＣＤのブロック構成図を示す。
【００６２】
表示画素部２３には、各走査線（ゲート配線）Ｇ１…Ｇｎ，Ｇｎ＋１…Ｇｍと、各データ配線（ドレイン配線）Ｄ１…Ｄｎ，Ｄｎ＋１…Ｇｍとが配置されている。各ゲート配線と各ドレイン配線とはそれぞれ互いに直交し、その直交部分に画素部２４が設けられている。そして、各ゲート配線は、ゲートドライバ２５に接続され、ゲート信号（走査信号）が印加される。
【００６３】
また、各ドレイン配線は、ドレインドライバ（データドライバ）２６に接続され、データ信号（ビデオ信号）が印加される。
このゲートドライバ２５とドレインドライバ２６とによって駆動回路部２８が構成される。
【００６４】
ゲートドライバ２５およびドレインドライバ２６のうち少なくとも一方を表示画素部２３と同一基板上に形成したＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）ＬＣＤと呼ばれている。尚、ゲートドライバ２５が表示画素部２３の両側に設けられている場合もあり、また、ドレインドライバ２７が表示画素部２３の両側に設けられている場合もある。
【００６５】
図２２に示したＬＣＤでは、画素部２４の画素駆動用素子のみならず、駆動回路部２８を構成するトランジスタにも、第１実施形態の多結晶シリコンＴＦＴを用いる。この場合、ＬＣＤの製造時に、画素部２４に用いる多結晶シリコンＴＦＴと駆動回路部２８に用いる多結晶シリコンＴＦＴとを同一の透明絶縁性基板１上に並行して形成する。
【００６６】
図２３に、ゲート配線Ｇｎとドレイン配線Ｄｎとの直交部分に設けられている画素部の等価回路を示す。
画素部２４は、画素駆動素子としてのＴＦＴと、液晶セルＬＣと、補助容量Ｃｓとから構成される。ゲート配線ＧｎにはＴＦＴのゲートが接続されており、ドレイン配線ＤｎにはＴＦＴのドレインが接続されている。ＴＦＴのソースには、液晶セルＬＣの表示電極（画素電極）２０と、補助容量電極（蓄積電極または負荷容量電極）１７とが接続されている。
【００６７】
この液晶セルＬＣと補助容量Ｃｓとにより、信号蓄積素子が構成される。液晶セルＬＣの共通電極（表示電極２０の反対側の電極）２１には電圧Ｖｃｏｍが印加される。一方、補助容量Ｃｓにおいて、ＴＦＴのソースと接続される側の反対側の電極（対向電極）５０には定電圧ＶR が印加される。この液晶セルＬＣの共通電極２１は、すべての画素部２４に対して共通する電極となっている。液晶セルＬＣの表示電極２０と共通電極２１との間には静電容量が形成されている。尚、補助容量Ｃｓにおいて、対向電極５０は、隣のゲート配線Ｇｎ＋１と接続されている場合もある。
【００６８】
上記のように構成された画素部２４において、ゲート配線Ｇｎを正電圧にしてＴＦＴのゲートに静電圧を印加すると、ＴＦＴがＯＮ状態となる。
この状態で、ドレイン配線Ｄｎに印加されたデータ信号に対応した電荷が、液晶セルＬＣの静電容量と補助容量Ｃｓとに充電される。その一方、ゲート配線Ｇｎを負電圧にしてＴＦＴのゲートに負電圧を印加すると、ＴＦＴがオフ状態となる。
【００６９】
この状態で、ドレイン配線Ｄｎに印加されていた電圧が液晶セルＬＣの静電容量と補助容量Ｃｓとによって保持される。このように、画素部２４へ書込むべきデータ信号をドレイン配線に与えてゲート配線の電圧を制御することによって、画素部２４に任意のデータ信号を保持させることができる。その画素部２４の保持しているデータ信号に応じて液晶セルＬＣの透過率が変化し、それにより画像が表示される。
【００７０】
以上詳述したように、能動層として用いる多結晶シリコン膜３のチャネル領域中に単結晶領域１０２を設けることにより、電界効果移動度の高い多結晶シリコンＴＦＴを得ることができる。そして、多結晶シリコン膜３の一部のみを単結晶領域１０２に改質することにより、多結晶シリコン膜３全部を単結晶化する場合に比べて、製造ＴＡＴ（Turn Around Time）を短縮することが可能になり、製造コストを低減することができる。
【００７１】
また、このような電界効果移動度の高い多結晶シリコンＴＦＴをＬＣＤに用いれば、表示画素部２３の高精細化および高密度化を得ることが可能になると共に、駆動回路部２８の高速動作が可能になるため、ＬＣＤの表示特性を向上させることができる。
【００７２】
ここで、図１５に示すように、多結晶シリコン膜３のＹ−Ｙ線断面（縦断面）において単結晶領域１０２が占める面積の割合を適宜設定することにより、表示画素部２３および駆動回路部２８にてそれぞれ必要とされる電界効果移動度を容易に得ることができる。
【００７３】
［第２実施形態］
図２４および図２５を参照して、本発明を具体化した第２実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスについて説明する。
第１実施形態の多結晶シリコンＴＦＴはＬＤＤ構造を採用しているが、本第２実施形態の多結晶シリコンＴＦＴはオフセット構造を採用している。
【００７４】
オフセット構造を形成する場合には、第１実施形態の前記工程１０（図１０参照）における不純物の注入を行わず、図２４に示すように、サイドウォール１２の形成後に不純物を注入することにより、低濃度不純物領域１０，１１を形成する。そして、図２５に示すように、サイドウォール１２およびゲート電極８を覆うようにレジスト膜３０を形成した後、そのレジスト膜３０をマスクとして不純物を注入することによって、高濃度不純物領域１４，１５を形成する。
【００７５】
従って、第１実施形態の製造プロセスを一部変更するだけで、本第２実施形態のように、オフセット構造の多結晶シリコンＴＦＴを容易に製造することができる。
［第３実施形態］
図２６〜図３６を参照して、本発明を具体化した第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスについて説明する。尚、本第３実施形態において、第１実施形態と同じ製造プロセスについては説明を簡略化する。
【００７６】
第１および第２実施形態の多結晶シリコンＴＦＴはゲート電極８が多結晶シリコン膜３の上に位置するトップゲート型を採用しているが、本第３実施形態の多結晶シリコンＴＦＴはゲート電極８が多結晶シリコン膜３の下に位置するボトムゲート型を採用している。
【００７７】
（工程１：図２６参照）
透明絶縁性基板１上にゲート電極８を形成する。次に、ゲート電極８を覆うように層間絶縁膜６を形成する。続いて、ＬＰＣＶＤ法を用い、層間絶縁膜６上に非晶質シリコン膜２を形成する。
【００７８】
（工程２：図２７参照）
固相成長法を用いて、非晶質シリコン膜２を多結晶化して多結晶シリコン膜３に改質する。
（工程３：図２８参照）
ウエット酸化法を用いて多結晶シリコン膜３の表面を酸化させ、二酸化シリコン膜４を形成する。
【００７９】
（工程４：図２９参照）
二酸化シリコン膜４をウエットエッチングにより除去して、多結晶シリコン膜３の表面を露出させる。
（工程５：図３０参照）
多結晶シリコン膜３において、ソース・ドレイン領域間のチャネル領域となる部分に単結晶領域を形成する。
【００８０】
（工程６：図３１参照）
ＲＴＡ法による急速熱処理を行う。このときの熱処理条件は、第１実施形態の前記工程７と同じである。
（工程７：図３２参照）
フォトリソグラフィ技術とＲＩＥ法によるドライエッチング技術とを用いて、単結晶領域が形成されて熱処理が施された多結晶シリコン膜３をパターニングする。これにより、多結晶シリコンＴＦＴの形成位置にのみ多結晶シリコン膜３が残るようにする。
【００８１】
（工程８：図３３参照）
多結晶シリコン膜３のチャネル領域上にレジスト膜３２を形成する。そして、レジスト膜３２をマスクとして多結晶シリコン膜３に不純物をイオン注入することにより、高濃度不純物領域１４，１５を形成する。この後、レジスト３２を除去する。
【００８２】
（工程９：図３４参照）
多結晶シリコン膜３および層間絶縁膜６を覆うように層間絶縁膜３３を形成する。
（工程９：図３５参照）
層間絶縁膜３３の高濃度不純物領域１４，１５上に位置する部分にコンタクトホールを形成した後、そのコンタクトホールを埋込むと共に層間絶縁膜３３の上に延びるように、ソース・ドレイン電極１８となるＡｌＳｉ膜を形成する。
【００８３】
（工程１０：図３６参照）
ＡｌＳｉ膜をパターニングすることにより、ソース・ドレイン電極１８を形成する。
以上の工程によって、単結晶領域が形成された多結晶シリコン膜３を能動層として用い、高濃度不純物領域１４，１５からなるＳＤ（Single Drain ）構造のソース・ドレイン領域を備えたボトムゲート型の多結晶シリコンＴＦＴが形成される。そして、本第３実施形態のボトムゲート型の多結晶シリコンＴＦＴにおいても、第１実施形態の前記方法１〜方法３を用いて、多結晶シリコン膜３のチャネル領域中に単結晶領域１０２を設けることで、第１実施形態と同様の作用・効果を得ることができる。
【００８４】
図３７は、第３実施形態の多結晶シリコンＴＦＴを画素駆動素子として用いたＬＣＤを示す概略断面図である。
図３７に示すＬＣＤにおいて、図２０に示すＬＣＤと異なるのは、ボトムゲート型の多結晶シリコンＴＦＴを用いている点だけである。
【００８５】
尚、本発明は上記各実施形態に限定されるものではなく、以下のように変更してもよく、その場合でも、上記各実施形態と同様の作用および効果を得ることができる。
（１）非晶質シリコン膜２を、シリコン以外の非晶質半導体（セレン（Ｓｅ）、ゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）など）膜に置き代えてもよい。
【００８６】
（２）非晶質シリコン膜２を多結晶化して多結晶シリコン膜３に改質する方法として、固相成長法ではなく、レーザーアニールやＲＴＡ法を使用する溶融再結晶化法を用いてもよい。
（３）前記工程３において多結晶シリコン膜３の表面に形成する二酸化シリコン膜４は、ドライ酸化法ではなく、ウエット酸化法で形成してもよい。
【００８７】
（４）多結晶シリコン膜３のチャネル領域中に単結晶領域１０２を形成するのではなく、多結晶シリコン膜３を非晶質シリコン膜２に置き代え、非晶質シリコン膜２のチャネル領域中に単結晶領域１０２を設けるようにしてもよい。つまり、多結晶シリコンＴＦＴではなく、非晶質シリコン膜２を能動層として用いるＴＦＴに本発明を適用し、非晶質シリコン膜２のチャネル領域中に単結晶領域１０２を設ける。
【００８８】
このような構造のＴＦＴを製造するには、前記工程２を省き、前記工程５では非晶質シリコン膜２のソース・ドレイン領域間のチャネル領域となる部分に単結晶領域１０２を形成すればよい。
この場合、非晶質シリコン膜２のチャネル領域中を電子はスムーズに通過できないが、単結晶領域１０２を設けることで、電子は主に単結晶領域１０２を通過するようになるため、電界効果移動度を高くすることができる。
【００８９】
（５）多結晶シリコン膜３のチャネル領域中に単結晶領域１０２を形成するのではなく、多結晶シリコン膜３を非晶質シリコン膜２に置き代え、非晶質シリコン膜２のチャネル領域中に多結晶領域を設けるようにしてもよい。つまり、多結晶シリコンＴＦＴではなく、非晶質シリコン膜２を能動層として用いるＴＦＴに本発明を適用し、単結晶領域１０２に相当する多結晶領域を非晶質シリコン膜２のチャネル領域中に設ける。
【００９０】
このような構造のＴＦＴを製造するには、前記工程２を省き、前記工程５では非晶質シリコン膜２のソース・ドレイン領域間のチャネル領域となる部分に多結晶領域を形成すればよい。ここで、多結晶領域の形成に際しては、レーザ照射条件または高エネルギービームの照射条件を適宜変更することにより、非晶質シリコン膜２が単結晶化する前で止めるようにすればよい。
【００９１】
この場合、非晶質シリコン膜２のチャネル領域中を電子はスムーズに通過できないが、多結晶領域を設けることで、電子は主に多結晶領域を通過するようになるため、電界効果移動度を高くすることができる。
（６）透明絶縁性基板１を、半導体基板上に形成された絶縁膜に置き代えてもよい。つまり、透明絶縁性基板１上に本発明によるＴＦＴを形成するのではなく、半導体基板上に形成された絶縁膜上に本発明によるＴＦＴを形成する。
【図面の簡単な説明】
【図１】本発明を具体化した第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図２】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図４】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図５】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図６】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図７】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図８】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図９】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図１０】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図１１】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図１２】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図１３】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図１４】図１３におけるＸ−Ｘ線断面図。
【図１５】第１実施形態の作用を説明するための特性図。
【図１６】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図１７】図１６におけるＸ−Ｘ線断面図。
【図１８】第１実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図１９】図１８におけるＹ−Ｙ線断面図。
【図２０】第１実施形態の多結晶シリコンＴＦＴを用いたＬＣＤを示す概略断面図。
【図２１】表示画素部と駆動回路部とを同一基板上に形成した液晶表示パネルを示す概略平面図。
【図２２】ＬＣＤの回路構成を示すブロック図。
【図２３】ＬＣＤの画素部の等価回路図。
【図２４】本発明を具体化した第２実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図２５】第２実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図２６】本発明を具体化した第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図２７】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図２８】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図２９】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３０】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３１】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３２】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３３】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３４】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３５】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３６】第３実施形態の半導体装置（多結晶シリコンＴＦＴ）の製造プロセスを説明するための概略断面図。
【図３７】第３実施形態の多結晶シリコンＴＦＴを用いたＬＣＤを示す概略断面図。
【符号の説明】
１…透明絶縁性基板
２…非晶質シリコン膜
３…多結晶シリコン膜
８…ゲート電極
ｄ…幅
１０１…ソース・ドレイン領域
１０２…単結晶領域
１０３…間隙

Claims (9)

  1. 絶縁性基板上に形成されたトランジスタの能動層となる多結晶半導体膜と、その多結晶半導体膜におけるソース・ドレイン領域間のチャネル領域中に形成された単結晶半導体からなる単結晶領域とを備えた半導体装置において、
    前記単結晶領域は、ソース・ドレイン領域間を繋ぎ、絶縁性基板に対して垂直に少なくとも１つ形成されていることを特徴とする半導体装置。
  2. 絶縁性基板上に形成されたトランジスタの能動層となる非晶質半導体膜と、その非晶質半導体膜におけるソース・ドレイン領域間のチャネル領域中に形成された単結晶半導体からなる単結晶領域とを備えた半導体装置において、
    前記単結晶領域は、ソース・ドレイン領域間を繋ぎ、絶縁性基板に対して垂直に少なくとも１つ形成されていることを特徴とする半導体装置。
  3. 絶縁性基板上に形成されたトランジスタの能動層となる非晶質半導体膜と、その非晶質半導体膜におけるソース・ドレイン領域間のチャネル領域中に形成された多結晶半導体からなる多結晶領域とを備えた半導体装置において、
    前記多結晶領域は、ソース・ドレイン領域間を繋ぎ、絶縁性基板に対して垂直に少なくとも１つ形成されていることを特徴とする半導体装置。
  4. 請求項１又は２に記載の半導体装置において、
    前記単結晶領域とソース・ドレイン領域とに間隙が形成され、その間隙を電子が十分にトンネリング可能なように当該間隙の幅が設定されていることを特徴とする半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記多結晶領域とソース・ドレイン領域とに間隙が形成され、その間隙を電子が十分にトンネリング可能なように当該間隙の幅が設定されていることを特徴とする半導体装置。
  6. 請求項１、２、４のいずれか１項に記載の半導体装置において、
    前記単結晶領域が複数形成され、前記複数の単結晶領域間に間隙が形成され、その間隙を電子が十分にトンネリング可能なように当該間隙の幅が設定されていることを特徴とする半導体装置。
  7. 請求項３又は５に記載の半導体装置において、
    前記多結晶領域が複数形成され、前記複数の多結晶領域間に間隙が形成され、その間隙を電子が十分にトンネリング可能なように当該間隙の幅が設定されていることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか１項に記載の半導体装置において、
    前記トランジスタの能動層における絶縁性基板とは反対側にゲート電極が形成されてトップゲート型のトランジスタが構成されることを特徴とする半導体装置。
  9. 請求項１〜７のいずれか１項に記載の半導体装置において、
    前記トランジスタの能動層と絶縁性基板との間にゲート電極が形成されてボトムゲート型のトランジスタが構成されることを特徴とする半導体装置。
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