CN106611792B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。半导体器件包括鳍型图案，鳍型图案包括在鳍型图案的上部中的第一和第二氧化物区。鳍型图案在第一方向上延伸。第一纳米线在第一方向上延伸并与鳍型图案间隔开。栅电极围绕第一纳米线的***并在交叉第一方向的第二方向上延伸。栅电极设置在鳍型图案的一区域上。该区域位于第一氧化物区和第二氧化物区之间。第一源/漏极设置在第一氧化物区上并与第一纳米线的端部分连接。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
多栅晶体管已经被提出以集成多个晶体管而没有降低其性能。多栅晶体管包括三维沟道。多栅晶体管的电流控制能力会增加而没有增大其栅极长度。此外，可以抑制短沟道效应(SCE)。
发明内容
根据本发明构思的示范实施方式，提供了一种半导体器件如下。鳍型图案包括在鳍型图案的上部中的第一和第二氧化物区。鳍型图案在第一方向上延伸。第一纳米线在第一方向上延伸并与鳍型图案间隔开。栅电极围绕第一纳米线的***并在交叉第一方向的第二方向上延伸。栅电极设置在鳍型图案的一区域上。该区域位于第一氧化物区和第二氧化物区之间。第一源/漏极设置在第一氧化物区上并与第一纳米线的端部分连接。
根据本发明构思的示范实施方式，提供了一种半导体器件如下。基板具有氧化物区。第一和第二纳米线与基板间隔开，在第一方向上延伸，并在第一方向上彼此间隔开。第一栅电极围绕第一纳米线的***并在交叉第一方向的第二方向上延伸。第二栅电极围绕第二纳米线的***并在第二方向上延伸。第一和第二栅间隔物分别设置在第一栅电极的侧壁和第二栅电极的侧壁上。沟槽设置在第一栅电极和第二栅电极之间。沟槽由第一和第二栅间隔物以及基板的氧化物区限定。氧化物区限定沟槽的底表面而不与至少部分的第一和第二栅电极交叠。源/漏极设置在氧化物区上并填充沟槽。
根据本发明构思的示范实施方式，提供了一种半导体器件如下。基板具有彼此间隔开的第一凹陷和第二凹陷。第一和第二氧化物区填充第一凹陷和第二凹陷。纳米线设置在基板上并与基板间隔开。栅电极围绕纳米线。栅电极设置在第一氧化物区和第二氧化物区之间。源极和漏极分别与第一氧化物区和第二氧化物区交叠。
根据本发明构思的示范实施方式，提供了一种半导体器件如下。第一纳米线与基板间隔开并在第一方向上延伸。栅电极围绕第一纳米线的***并在交叉第一方向的第二方向上延伸。源/漏极设置在栅电极的至少一侧上并与第一纳米线连接。接触形成在源/漏极中并在第一方向上与第一纳米线交叠。蚀刻停止层插置在接触和基板之间。
根据本发明构思的示范实施方式，提供了一种制造半导体器件的方法如下。在第一方向上延伸的鳍型结构形成在基板上。鳍型结构具有鳍型图案、纳米线前体、第一半导体图案和第二半导体图案。第一和第二半导体图案竖直地层叠在鳍型图案上，纳米线前体插置在第一半导体图案和第二半导体图案之间。虚设栅电极形成在鳍型结构上，该虚设栅电极交叉鳍型结构并在交叉第一方向的第二方向上延伸。第一间隔物形成在虚设栅电极的侧壁上。虚设栅电极和第一间隔物交叠鳍型图案的第一部分。鳍型结构的没有与虚设栅电极和第一间隔物交叠的第一和第二半导体图案被去除以暴露出鳍型图案的第二部分并且形成从该纳米线前体图案化得到的纳米线图案。氧化物区形成在鳍型图案的第二部分的上部中。
根据本发明构思的示范实施方式，提供了一种制造半导体器件的方法如下。形成从基板突出并在第一方向上延伸的鳍型图案。形成与鳍型图案的上表面间隔开并在第一方向上延伸的纳米线。蚀刻停止层形成在鳍型图案的上部区域中。源/漏极形成在蚀刻停止层和纳米线上。源/漏极从纳米线外延生长。通过使用蚀刻工艺在源/漏极中形成接触孔直到蚀刻停止层被暴露。接触形成在接触孔中。
附图说明
通过参考附图详细描述发明构思的示范实施方式，发明构思的这些及其他特征将变得更明显，其中∶
图1为根据本发明构思的示范实施方式的半导体器件的透视图；
图2为沿图1的线A-A获得的截面图；
图3为沿图1的线B-B获得的截面图；
图4是沿图1的线C-C获得的截面图；
图5示出图4的栅间隔物；
图6至8是根据本发明构思的示范实施方式的半导体器件的视图；
图9至11是根据本发明构思的示范实施方式的半导体器件的截面图；
图12为根据本发明构思的示范实施方式的半导体器件的截面图；
图13为根据本发明构思的示范实施方式的半导体器件的截面图；
图14为根据本发明构思的示范实施方式的半导体器件的透视图；
图15为沿图14的线D-D获得的截面图；
图16至33为示出根据本发明构思的示范实施方式的半导体器件的制造方法的视图；
图34为包括根据本发明构思的示范实施方式的半导体器件的电子***的框图；和
图35和36示出了包括根据本发明构思的示范实施方式的半导体器件的半导体***。
虽然一些截面图的对应平面图和/或透视图可能没有示出，但是在此示出的器件结构的截面图提供了对于如将在平面图中示出的沿着两个不同方向延伸的多个器件结构的支持，和/或对于如将在透视图中示出的在三个不同方向上延伸的多个器件结构的支持。两个不同的方向可以彼此正交或可以不彼此正交。三个不同的方向可包括可正交于两个不同方向的第三方向。多个器件结构可集成到同一电子器件中。例如，当器件结构(例如，存储单元结构或晶体管结构)在截面图中示出时，电子器件可包括多个器件结构(例如，存储单元结构或晶体管结构)，这将通过电子器件的平面图示出。多个器件结构可以布置成阵列和/或二维图案。
具体实施方式
下文将参考附图详细地描述发明构思的示范实施方式。然而，发明构思可以以不同的形式实现而不应该理解为限于在此阐述的实施方式。在附图中，为了清楚可以夸大层和区域的厚度。还将理解的是，当元件被称为在另一元件或基板“上”时，它可以直接在另一元件或基板上，或者也可以存在居间层。还将理解的是，当元件被称为“联接到”或“连接到”另一元件时，它可以直接联接到或直接连接到另一元件，或者也可以存在居间元件。在整个说明书和附图中，相同的附图标记可指代相同的元件。
在下文，将参考图1至5说明根据实施方式的半导体器件。
图1为根据示范实施方式的半导体器件的透视图，图2为沿图1的线A-A获得的截面图。图3为沿图1的线B-B获得的截面图，图4为沿图1的线C-C获得的截面图。图5仅示出图4的栅间隔物。为了便于解释，图1省略了图2的层间绝缘层180的图示。
参考图1至5，根据示范实施方式的半导体器件1可包括鳍型图案110、第一纳米线120、栅电极130、栅间隔物140、源/漏极150或接触190。
例如，基板100可以是体硅或绝缘体上硅(SOI)。替换地，基板100可以是硅基板，或可包括其他物质，诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。替换地，基板100可以是基础基板，外延层形成在该基础基板上。
鳍型图案110可以从基板100突出。场绝缘层105可至少部分地覆盖鳍型图案110的侧壁。鳍型图案110可以由场绝缘层105限定。场绝缘层105可包括例如氧化物、氮化物、氮氧化物或其组合中的至少一个。
如图1所示，鳍型图案110的侧壁可以被场绝缘层105完全围绕，但是需要注意，这仅出于说明的目的，示范实施方式不限于此。
鳍型图案110可以在第一方向X上伸长。例如，鳍型图案110可包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。
鳍型图案110可以通过部分地蚀刻基板100而形成。替换地，鳍型图案110可包括生长在基板100上的外延层。例如，鳍型图案110可包括元素半导体材料诸如硅或锗。此外，鳍型图案110可包括化合物半导体，例如，IV-IV族化合物半导体或III-V族化合物半导体。
例如，在IV-IV族化合物半导体中，鳍型图案110可以是包括例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中至少两个或更多个的二元化合物或三元化合物、或者掺杂有IV族元素的上述二元或三元化合物。
例如，在III-V族化合物半导体中，鳍型图案110可以是二元化合物、三元化合物或四元化合物，其形成为III族元素与V族元素结合，其中该III族元素可以是铝(Al)、镓(Ga)和铟(In)中至少一个，该V族元素可以是磷(P)、砷(As)和锑(Sb)中至少一个。
在下面的描述中，假定鳍型图案110可包括硅。
氧化物区115可以形成在鳍型图案110上。氧化物区115可以形成在基板100内并在基板100的鳍型图案110的上表面上。例如，氧化物区115可以形成为填充形成在基板100内的凹陷。氧化物区115可包括氧化物层。例如，氧化物区115可包括氧化硅(SiO2)。
氧化物区115可以与源/漏极150交叠，源/漏极150将在下文说明。氧化物区115可以与源/漏极150的下表面直接接触。氧化物区115可防止在栅电极130之上的源/漏极150与另一个源/漏极150之间通过基板100的上表面发生寄生平面晶体管。氧化物区115可以与栅间隔物140交叠，栅间隔物140将在下文说明。氧化物区115可以与栅间隔物140的下表面直接接触。例如，栅间隔物140可以与内部间隔物142的下表面直接接触，内部间隔物142将在下文说明。
氧化物区115可以是凹入形状。因此，氧化物区115可在源/漏极的中心处具有最大深度W1并且具有随着在第一方向X上离开源/漏极150的中心的距离增大而逐渐减小的深度W2、W3，而不是具有均匀的深度。氧化物区115的凹入形状可以由于等离子体氧化工艺或离子注入工艺中的氧分布而产生。
第一纳米线120可以形成在基板100上，并与基板100间隔开。第一纳米线120可在第一方向X上延伸。
第一纳米线120可以形成在鳍型图案110上，并与鳍型图案110间隔开。第一纳米线120可以与鳍型图案110交叠。第一纳米线120可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
如图3所示，第一纳米线120在第二方向Y上的宽度可以与鳍型图案110在第二方向Y上的宽度相同，但是需要注意这仅是为了说明方便而假定的，示范实施方式不限于此。此外，虽然图示出第一纳米线120具有方形横截面，但是示范实施方式不限于此。第一纳米线120的拐角可以通过诸如修整的工艺而被圆化。
第一纳米线120可以用作晶体管的沟道区。第一纳米线120可根据半导体器件1是p型金属氧化物半导体(PMOS)还是n型金属氧化物半导体(NMOS)而改变，但是本发明构思不限于此。
此外，第一纳米线120可包括与鳍型图案110相同的材料，或包括不同于鳍型图案110的材料。然而，为了便于说明，此处将假定半导体器件的第一纳米线120可包括硅。
栅电极130可以形成在场绝缘层105和鳍型图案110上。栅电极130可在第二方向Y上延伸。
栅电极130可以形成为围绕与鳍型图案110的上表面间隔开的第一纳米线120的***。栅电极130也可形成在限定在第一纳米线120和鳍型图案110之间的空间中。
栅电极130可包括导电材料。如示出的，栅电极130可以是单层，但是不限于此。例如，栅电极130可包括调节功函数的功函数导电层和填充由用于功函数调节的功函数导电层形成的空间的填充导电层。
例如，栅电极130可包括以下中的至少一个：TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al。替换地，栅电极130每个可由非金属元素诸如Si或SiGe形成。例如，如上所述的栅电极130可以由替换工艺形成，但是本发明构思不限于此。
栅间隔物140可以形成在沿第二方向Y延伸的栅电极130的两个侧壁上。栅间隔物140可以形成在第一纳米线120的两侧上，彼此面对。栅间隔物140每个可包括通孔140h。
第一纳米线120可穿过栅间隔物140。第一纳米线120可穿过通孔140h。栅间隔物140可以与第一纳米线120的一部分侧面的***完全接触。
当被栅电极130围绕的第一纳米线120的拐角通过诸如修整的工艺而被圆化时，第一纳米线120的侧面的与栅间隔物140接触的部分可具有与被栅电极130围绕的第一纳米线120的截面不同的截面。
栅间隔物140可包括外部间隔物141和内部间隔物142。外部间隔物141可以与内部间隔物142直接接触。内部间隔物142可以设置在鳍型图案110的上表面与第一纳米线120之间并且与鳍型图案110的上表面表面接触。在YZ截面上，内部间隔物142可以被第一纳米线120、和外部间隔物141围绕。
栅间隔物140的通孔140h可以由外部间隔物141和内部间隔物142限定。第一纳米线120的端部可以与外部间隔物141和内部间隔物142接触。
参考图5，通孔140h可包括在第二方向Y上彼此面对的第一侧面140h-1和在第三方向Z上彼此面对的第二侧面140h-2。通孔140h的第二侧面140h-2可连接通孔140h的彼此面对的第一侧面140h-1。
在根据实施方式的半导体器件中，通孔140h的至少一个第二侧面140h-2可以由内部间隔物142限定。然而，通孔140h的第一侧面140h-1可以由外部间隔物141限定。
例如，通孔140h可包括由外部间隔物141限定的三个侧面140h-1、140h-2和由内部间隔物142限定的一个侧面140h-2。
此处，通孔140h的第一侧面140h-1可以由外部间隔物141限定。此外，通孔140h的一个第二侧面140h-2可以由外部间隔物141限定，但是通孔140h的另一个第二侧面140h-2可以由内部间隔物142限定。
外部间隔物141和内部间隔物142可包括彼此不同的材料。当包括在外部间隔物141中的材料具有第一介电常数并且包括在内部间隔物142中的材料具有第二介电常数时，第一介电常数和第二介电常数可以彼此不同。
包括在外部间隔物141中的材料可具有比包括在内部间隔物142中的材料的第二介电常数大的第一介电常数。通过使得第二介电常数低于第一介电常数，能够减小栅电极130和源/漏极150之间的边缘电容。
例如，外部间隔物141可包括以下中的至少一个：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)和其组合。例如，内部间隔物142可包括以下中的至少一个：低k介电材料、氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)和其组合。低k介电材料可以是具有比氧化硅低的介电常数的材料。
栅间隔物140可包括第一区140a和第二区140b。栅间隔物的第二区140b可以相对于栅间隔物的在中间处的第一区140a设置在第二方向Y上的两侧上。
栅间隔物的第一区140a可以是第一纳米线120从其穿过的区域。栅间隔物的第二区140b可以是第一纳米线120不需要从其穿过的区域。例如，栅间隔物140的通孔140h可以包括在栅间隔物的第一区140a中。
栅间隔物的第二区140b可仅包括外部间隔物141。同时，栅间隔物的第一区140a可包括鳍型图案110的外部间隔物141和内部间隔物142。栅间隔物的第一区140a可包括上部140a-1和下部140a-2。
例如，栅间隔物的第一区140a的上部140a-1可包括部分的外部间隔物141，栅间隔物的第一区140a的下部140a-2可包括内部间隔物142。例如，栅间隔物的第一区的下部140a-2可仅包括内部间隔物142。
从基板100的上表面到栅间隔物的第一区140a的上部140a-1的高度大于从基板100的上表面到栅间隔物的第一区140a的下部140a-2的高度。
通孔140h的至少一个第二侧面140h-2可以由栅间隔物的第二区的下部140a-2(即，内部间隔物142)限定。然而，通孔140h的第一侧面140h-1可以由栅间隔物的第一区的上部140a-1(即，外部间隔物141)限定。
栅间隔物的第一区的下部140a-2可以与栅间隔物的第二区140b直接接触。此外，栅间隔物的第二区140b和栅间隔物的第一区的上部140a-1被包括在外部间隔物141中。因此，栅间隔物的第二区140b和栅间隔物的第一区的上部140a-1可以是整体结构。
第一纳米线120的最上面部分可以例如在栅间隔物140与第一纳米线120之间的交叠部处与外部间隔物141接触。换句话说，第一纳米线120的最上面部分可以与栅间隔物的第一区的上部140a-1接触。
因此，在栅间隔物的第一区140a处，第一纳米线120的最下面部分可以与栅间隔物的第一区的下部140a-2接触，第一纳米线120的最上面部分可以与栅间隔物的第一区的上部140a-1接触。
例如，在栅间隔物的第一区140a处，第一纳米线120的最下面部分可以与内部间隔物142接触，第一纳米线120的最上面部分可以与外部间隔物141接触。
栅绝缘层147可以形成在第一纳米线120和栅电极130之间。此外，栅绝缘层147可以形成在场绝缘层105和栅电极130之间、在鳍型图案110和栅电极130之间、以及在栅间隔物140和栅电极130之间。
例如，栅绝缘层147可包括中间层146和高k绝缘层145，但是不限于此。例如，根据第一纳米线120的材料，栅绝缘层147的中间层146可以被省略。
由于中间层146可以形成在第一纳米线120的***上，所以中间层146可以形成在第一纳米线120和栅电极130之间以及在鳍型图案110和栅电极130之间。同时，高k绝缘层145可以形成在第一纳米线120和栅电极130之间、在鳍型图案110和栅电极130之间、在场绝缘层105和栅电极130之间、以及在栅间隔物140和栅电极130之间。
栅绝缘层147可以沿着第一纳米线120的***形成。栅电极147可以沿着场绝缘层105的上表面和鳍型图案110的上表面形成。另外，栅绝缘层147可以沿着栅间隔物140的侧壁形成。例如，栅绝缘层147可以沿着外部间隔物141的侧壁和内部间隔物142的侧壁形成。
当第一纳米线120包括硅时，中间层146可包括氧化硅层。此时，中间层146可以形成在第一纳米线120的***和鳍型图案110的上表面上，但是不需要沿着栅间隔物140的侧壁形成。
高k绝缘层145可包括具有比氧化硅层高的介电常数的高k介电材料。例如，高k介电材料可包括以下中的至少一个：铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、和铌锌酸铅，但是本发明构思不限于此。
如上所述，当中间层146被省略时，高k绝缘层145可不仅包括高k介电材料而且包括氧化硅层、氮氧化硅层或氮化硅层。
参考图1和2，第一纳米线120可以在第一方向X上突出超过形成在栅电极130的侧壁上的栅绝缘层147(即，高k绝缘层145)。如所述，第一纳米线120的突出端可经由通孔140h穿过栅间隔物140。
源/漏极150可以形成在栅电极130的两侧上。源/漏极150可以形成在鳍型图案110上。源/漏极150可包括形成在鳍型图案110的上表面上的外延层。
源/漏极150的外周可采用各种形状。例如，源/漏极150的外周可以是菱形、圆形、矩形和八边形形状中的至少一个。图1示出菱形(或五边形或六边形形状)，用于示例。
源/漏极150可以与用作沟道区的第一纳米线120直接连接。例如，源/漏极150可以与穿过栅间隔物140的通孔140h的第一纳米线120直接连接。
然而，源/漏极150不需要与栅绝缘层147直接接触。栅间隔物140可以位于源/漏极150和栅绝缘层147之间。例如，内部间隔物142的一个侧壁可以与栅绝缘层147接触，而内部间隔物142的另一个侧壁可以与源/漏极150接触，在这样的情况下，源/漏极150和栅绝缘层147不需要在第一纳米线120和基板100之间彼此接触。此外，由于外部间隔物141与第一纳米线120的最上面部分接触，所以源/漏极150和栅绝缘层147在第一纳米线120之上不需要彼此接触。
层间绝缘层180可以形成在源/漏极150上。层间绝缘层180可包括低k介电材料、氧化物、氮化物和氮氧化物中至少一个。例如，低k介电材料可包括可流动氧化物(FOX)、Tonen硅氮烷(Tonen Silazen，TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(fluoride silicate glass，FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物、或其组合。
接触190可以形成在层间绝缘层180和源/漏极150中。接触190可穿过层间绝缘层180。接触190可以形成在源/漏极150中。例如，接触190的侧表面可以与层间绝缘层180和源/漏极150接触，接触190的下表面可以与源/漏极150接触。
接触190的下表面可以低于第一纳米线120的下表面。将接触190的下表面形成得低于第一纳米线120的下表面可以提高半导体器件1的性能，因为这缩短了在第一纳米线120和接触190之间形成的电路径。
接触190可包括导电材料。例如，接触190可包括多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一个，但是不限于此。
根据实施方式的半导体器件1具有在源/漏极150和基板100之间的界面处的氧化物区115。因此，通过氧化物区115的存在，基板100和源/漏极150彼此绝缘。源/漏极150可以形成在栅电极130的两侧上并通过第一纳米线120连接到彼此。然而，源/漏极150可通过基板100的上表面额外形成寄生平面晶体管。因此，寄生平面晶体管结构会被增加到初始晶体管结构，这将导致半导体器件具有与期望的晶体管性能不同的性能。根据实施方式的半导体器件1可以通过在基板100上形成氧化物区115来防止形成寄生平面晶体管结构的可能性，该氧化物区115将使得源/漏极150与基板100电隔离。
在下文，将参考图1和图6至8说明根据另一个实施方式的半导体器件。为了便于解释，下文将主要说明上文参考图1至5没有说明的差异。
图6至8是提供来说明根据示范实施方式的半导体器件的视图。
作为参考，图6是沿图1的线A-A获得的截面图。图7是沿图1的线C-C获得的截面图。图8仅示出图7的栅间隔物。
参考图6至8，在根据另一实施方式的半导体器件2中，栅间隔物的第一区的下部140a-2可包括在第三方向Z上间隔开的多个绝缘图案。
因此，第一纳米线120的最上面部分和第一纳米线120的最下面部分可以与栅间隔物的第一区的下部140a-2接触。
第一纳米线120的最上面部分和第一纳米线120的最下面部分可以与内部间隔物142接触。在栅间隔物的第一区140a中，内部间隔物142的材料具有比外部间隔物141低的介电常数，该内部间隔物142设置在第一纳米线120的上面和下面。
例如，通孔140h可包括由外部间隔物141限定的两个侧面140h-1和由内部间隔物142限定的两个侧面140h-2。
通孔140h的在第二方向Y上彼此面对的第一侧面140h-1可以由外部间隔物141限定，通孔140h的在第三方向Z上彼此面对的第二侧面140h-2可以由内部间隔物142限定。
在下文，将参考图1和图9至11说明根据示范实施方式的半导体器件。为了便于解释，下文将主要说明上文参考图1至5没有说明的差异。
图9至11是根据示范实施方式的半导体器件的截面图。
图9为沿图1的线A-A获得的截面图。图10为沿图1的线B-B获得的截面图。图11是沿图1的线C-C获得的截面图。
参考图9至11，根据示范实施方式的半导体器件3可包括第二纳米线125。
第二纳米线125可以形成在基板100上，同时与基板100间隔开。第二纳米线125可在第一方向X上延伸。
第二纳米线125可以比第一纳米线120与基板100间隔得更远。例如，从鳍型图案110的上表面到第二纳米线125的高度大于从鳍型图案110的上表面到第一纳米线120的高度。
第二纳米线125可以与鳍型图案110交叠。第二纳米线125可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
第二纳米线125可以用作晶体管的沟道区。因此，第二纳米线125可包括与第一纳米线120相同的材料。
栅电极130可以形成为围绕第一纳米线125的***。栅电极130可以形成在限定在第一纳米线120和第二纳米线125之间的空间中。
栅间隔物140可以设置在第一纳米线120的两端上以及在第二纳米线125的两端上。每个栅间隔物140可包括多个通孔140h。
第二纳米线125可穿过栅间隔物140。第二纳米线125可穿过多个通孔140h中的一个。第二纳米线125的端部的***可以与栅间隔物140完全接触。
类似于第一纳米线120，当被栅电极130围绕的第二纳米线125的拐角通过诸如修整的工艺而圆化时，第二纳米线125的与栅间隔物140接触的端部可具有与被栅电极130围绕的第二纳米线125的截面不同的截面。
第二纳米线125可以与第一纳米线120对准。第二纳米线125可以在第三方向Z上与第一纳米线120交叠。第一和第二纳米线120、125可具有彼此相等的长度。然而，示范实施方式不限于上文给出的示例。
内部间隔物142可以设置在鳍型图案110的上表面和第一纳米线120之间以及在第一纳米线120和第二纳米线125之间。例如，内部间隔物142可包括在第三方向Z上彼此间隔开的多个绝缘图案。
参考图9，第二纳米线125的最上面的表面可以与外部间隔物141接触，第二纳米线125的最下面的表面可以与内部间隔物142接触，虽然示范实施方式不限于此。例如，第二纳米线125的最上面的表面和第二纳米线125的最下面的表面可以如图6所示地分别与内部间隔物142接触。
栅绝缘层147可以形成在第二纳米线125和栅电极130之间。栅绝缘层147可以沿着第二纳米线125的***形成。
源/漏极150可以与用作沟道区的第二纳米线125直接连接。例如，源/漏极150可以与穿过栅间隔物140的通孔140h的第一纳米线120和第二纳米线125直接连接。
接触190可以距离第一纳米线120第一距离G1和距离第二纳米线125第二距离G2。接触190可以在第一方向X上与第一纳米线120和第二纳米线125交叠。例如，接触190的下表面可以形成为低于第一纳米线120的下表面和第二纳米线125的下表面。因此，在接触190和第一纳米线120之间的电路径以及在接触190和第二纳米线125之间的电路径可以分别缩短到第一距离G1和第二距离G2。第一距离G1和第二距离G2可以是相同的，但是本发明构思不限于此。
在下文，将参考1至12说明根据示范实施方式的半导体器件4。为了便于解释，下文将主要说明上文参考图1至5没有说明的差异。
图12是根据示范实施方式的半导体器件的截面图。图12为沿图1的线A-A获得的截面图。
参考图12，氧化物区115-1可以与栅电极130交叠。然而，氧化物区115-1不需要与部分的栅电极130交叠。例如，氧化物区115-1可以仅与部分的栅电极130交叠。氧化物区115-1可以形成在栅电极130的两侧上并且彼此隔离。氧化物区115-1可以与部分的栅电极130、栅间隔物140和部分的源/漏极150交叠。
例如，考虑到氧化物区115-1被提供为防止在位于栅电极130两侧的两个源/漏极150之间形成寄生平面晶体管，其与栅间隔物140和栅电极130交叠是可能的。例如，当氧化物区115-1在第一方向X上延伸以与栅电极130交叠时，这可以防止形成寄生平面晶体管，并因此半导体器件可变得更可靠。
氧化物区115-1可以仅与部分的源/漏极150交叠，而不是与源/漏极150完全地交叠。由于氧化物区115-1在源/漏极150之间绝缘，所以至少在源/漏极150邻近栅电极130处形成的氧化物区115-1的存在可以提供足够的寄生平面晶体管防止作用。本发明构思不限于此。例如，氧化物区115-1可以与源/漏极150完全交叠。
在下文，将参考1至13说明根据示范实施方式的半导体器件5。为了便于解释，下文将主要说明上文参考图1至5没有说明的差异。
图13是根据示范实施方式的半导体器件的截面图。图13为沿图1的线A-A获得的截面图。
参考图13，接触190-1可以完全地穿过层间绝缘层180和源/漏极150以与氧化物区115接触。接触190-1的下表面可以与形成在基板100的上表面上的氧化物区115直接接触。接触190-1的下表面可以通过氧化物区115与基板100绝缘。由于氧化物区115可以在形成接触190-1的工艺中用作蚀刻停止层，所以根据实施方式的器件可以提高工艺效率。
为了形成接触190-1，接触孔190-H可以通过利用蚀刻工艺形成。这样做时，氧化物区115可以用作蚀刻停止层以防止发生鳍型图案110的进一步蚀刻。
在下文，将参考图14和15说明根据示范实施方式的半导体器件。为了便于解释，下文将主要说明上文参考图1至5没有说明的差异。
图14是根据示范实施方式的半导体器件的透视图，图15是沿图14的线A-A获得的截面图。
参考图14和15，根据又一实施方式的半导体器件6可以另外包括第二栅电极130、第二栅间隔物240、第二栅绝缘层247和第三纳米线220。
第三纳米线220可以形成在基板100上并与基板100间隔开。第三纳米线220可在第一方向X上延伸。
例如，第三纳米线220可以形成在鳍型图案110上并与鳍型图案110间隔开。第三纳米线220可以与鳍型图案110交叠。第三纳米线220可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
第三纳米线220可以在第一方向X上与第一纳米线120交叠。例如，第三纳米线220可以是从第一纳米线120的延伸部，其可以通过分离工艺与第一纳米线120间隔开。
此外，第三纳米线220可包括与鳍型图案110相同的材料，或包括不同于鳍型图案110的材料。然而，为了便于解释，假定半导体器件的第三纳米线220可以包括硅。
第二栅电极230可以形成在场绝缘层105和鳍型图案110上。第二栅电极230可以在第二方向Y上延伸。
第二栅电极230可以形成为围绕与鳍型图案110的上表面间隔开的第三纳米线220的***。第二栅电极230可以形成在限定在第三纳米线220和鳍型图案110之间的空间中。
第二栅电极230可以包括导电材料。如示出的，第二栅电极230可以是单层，但是不限于此。例如，第二栅电极230可包括调节功函数的功函数导电层和填充由用于功函数调节的功函数导电层形成的空间的填充导电层。
例如，第二栅电极230可包括以下中的至少一个：TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al。替换地，每个第二栅电极230可由非金属元素诸如Si或SiGe形成。例如，如上所述的第二栅电极230可以通过替换工艺形成，但是不限于此。
第二栅间隔物240可以形成在沿第二方向Y延伸的第二栅电极230的两个侧壁上。第二栅间隔物240可以形成在第三纳米线220的彼此面对的两侧上。
第三纳米线220可以仅穿过两个第二栅间隔物240中的一个。然而，示范实施方式不限于上文提供的示例。因此，类似于第一纳米线120，第三纳米线220可以穿过两个第二栅间隔物240。仅为了便于说明，在此假定第三纳米线220可以仅穿过第二栅间隔物240中的一个。第三纳米线220具有两个端部，在该两个端部当中仅例如邻近于第一纳米线120的端部可以穿过第二栅间隔物240。被穿过的第二栅间隔物240是两个第二栅间隔物240中邻近于第一纳米线120的一个第二栅间隔物240。
第二栅间隔物240中邻近于第一纳米线120的一个第二栅间隔物240可以包括第二外部间隔物241和第二内部间隔物242。第二外部间隔物241可以与第二内部间隔物242直接接触。第二内部间隔物242可以设置在鳍型图案110的上表面与第三纳米线220之间并且与鳍型图案110的上表面表面接触。在YZ截面上，第二内部间隔物242可以被第三纳米线220和第二外部间隔物241围绕。
第二外部间隔物241和第二内部间隔物242可以包括彼此不同的材料。当包括在第二外部间隔物141中的材料具有第一介电常数并且包括在第二内部间隔物242中的材料具有第二介电常数时，第一介电常数和第二介电常数可以彼此不同。
在根据实施方式的半导体器件中，包括在第二外部间隔物241中的材料可具有第一介电常数，该第一介电常数大于包括在第二内部间隔物242中的材料的第二介电常数。
例如，第二外部间隔物241可包括以下中的至少一个：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)和其组合。例如，第二内部间隔物242可包括以下中的至少一个：低k介电材料、氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氧碳氮化硅(SiOCN)和其组合。低k介电材料可以是具有比氧化硅低的介电常数的材料。
第二栅间隔物240中邻近于第一纳米线120的一个第二栅间隔物240不需要被第三纳米线220穿过，并可以包括第二外部间隔物241，而不包括第二内部间隔物242。
第二栅绝缘层247可以形成在第三纳米线220和第二栅电极230之间。此外，第二栅绝缘层247可以形成在场绝缘层105和第二栅电极230之间、在鳍型图案110和第二栅电极230之间、以及在第二栅间隔物240和第二栅电极230之间。
例如，第二栅绝缘层247可以包括第二中间层246和第二高k绝缘层245，但是不限于此。例如，第二栅绝缘层247的第二中间层246可以根据第三纳米线220的材料而被省略。
由于第二中间层246可以形成在第三纳米线220的***上，所以第二中间层146可以形成在第三纳米线220和第二栅电极230之间以及在鳍型图案110和第二栅电极230之间。同时，第二高k绝缘层245可以形成在第三纳米线220和第二栅电极230之间、在鳍型图案110和第二栅电极230之间、在场绝缘层105和第二栅电极230之间、以及在第二栅间隔物240和第二栅电极230之间。
第二栅绝缘层247可以沿着第三纳米线220的***形成。第二栅绝缘层247可以沿着场绝缘层105的上表面以及鳍型图案110的上表面形成。另外，第二栅绝缘层247可以沿着第二栅间隔物240的侧壁形成。例如，第二栅绝缘层247可以沿着第二外部间隔物241的侧壁和第二内部间隔物242的侧壁形成。
当第三纳米线220包括硅时，第二中间层246可以包括氧化硅层。此时，第二中间层246可以形成在第三纳米线220的***和鳍型图案110的上表面上，但是不需要沿着第二栅间隔物240的侧壁形成。
第二高k绝缘层245可包括具有比氧化硅层高的介电常数的高k介电材料。例如，高k介电材料可包括以下中的一个或多个：铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、和铌锌酸铅，但是不限于此。
如上所述，当第二中间层246被省略时，第二高k绝缘层245可不仅包括高k介电材料而且包括氧化硅层、氮氧化硅层或氮化硅层。
在下文，将参考图16至33说明根据实施方式的用于制造半导体器件的方法。基于图16至33制造的半导体器件对应于上文参考图13描述的半导体器件5。
图16至33为示出根据示范实施方式的半导体器件的制造方法的视图。图30是沿图29的线E-E获得的截面图，图31是沿图29的线F-F获得的截面图。
参考图16，第一牺牲层2001、有源层2002和第二牺牲层2003顺序地形成在基板100上。
第一牺牲层2001和第二牺牲层2003可以包括相同的材料，第一牺牲层2001和有源层2002可以包括不同的材料。在说明根据实施方式的用于制造半导体器件的方法时，假定第一牺牲层2001和第二牺牲层2003包括相同的材料。此外，有源层2002可以包括相对于第一牺牲层2001具有蚀刻选择性的材料。
例如，基板100和有源层2002可以包括将被用作晶体管的沟道区的材料。例如，在PMOS情况下，有源层2002可以包括具有高空穴迁移率的材料，而在NMOS情况下，有源层2002可以包括具有高电子迁移率的材料。
第一牺牲层2001和第二牺牲层2003可以包括具有与有源层2002相似的晶格常数和晶格结构的材料。例如，第一牺牲层2001和第二牺牲层2003可以是半导体材料或结晶的金属材料。
在说明根据实施方式的用于制造半导体器件的方法时，假定有源层2002包括硅，第一牺牲层2001和第二牺牲层2003的每个包括硅锗。
图16仅示出一个有源层2002，但是这只是出于说明的目的，并且示范实施方式不限于此。因此，可以具有交替形成的多个成对的第一牺牲层2001和有源层2002，并且第二牺牲层2003形成在最上面的有源层2002上。
此外，虽然图16示出了位于堆叠层结构的最上面部分上的第二牺牲层2003，但是示范实施方式不限于此。因此，有源层2002可以在堆叠层结构的最上面部分上。
然后，第一掩模图案2103形成在第二牺牲层2003上。第一掩模图案2103可以在第一方向X上伸长。
例如，第一掩模图案2103可以由包含氧化硅、氮化硅和氮氧化硅中至少一个的材料形成。
参考图17，以第一掩模图案2103作为掩模而执行蚀刻工艺，由此形成鳍型结构110P。
鳍型结构110P可以通过图案化部分的第二牺牲层2003、有源层2002、第一牺牲层2001和基板100而形成。
鳍型结构110P可以形成在基板100上并从基板100突出。鳍型结构110P可以在第一方向X上延伸，如同第一掩模图案2103的情况一样。
在鳍型结构110P中，鳍型图案110、第一牺牲图案121、纳米线前体(pre-nanowire)122和第二牺牲图案123顺序地层叠在基板100上。
参考图18，覆盖鳍型结构110P的至少部分侧壁的场绝缘层105可以形成在基板100上。
例如，覆盖鳍型结构110P的场绝缘层105形成在基板100上。由于场绝缘层105的平坦化工艺，鳍型结构110P的上表面和场绝缘层105的上表面可以处于相同的平面。
第一掩模图案2103可以在平坦化工艺中被去除，但是不限于此。
然后场绝缘层105的上部被凹进，由此暴露出部分的鳍型结构110P。凹进工艺可以包括蚀刻工艺。例如，鳍型结构110P可以形成为在场绝缘层105上突出。
参考图18，第二牺牲图案123、纳米线前体122和第一牺牲图案121可以在场绝缘层105的上表面上突出，鳍型图案110的侧壁可以被场绝缘层105完全地围绕，但是示范实施方式不限于此。例如，鳍型图案110的侧壁的一部分可以通过场绝缘层105的上部的凹进工艺而在场绝缘层105的上表面上突出。
在导致鳍型结构110P的所述部分突出到场绝缘层105的上表面以外的该凹进工艺之前和/或之后，纳米线前体122可以被掺杂以调节将要形成的晶体管的阈值电压。当半导体器件1-6是NMOS晶体管时，杂质可以是硼(B)。当半导体器件1-6是PMOS晶体管时，杂质可以是磷(P)或砷(As)，但是不限于此。
参考图19，通过利用第二掩模图案2104执行蚀刻工艺，可以形成虚设栅极图案135，其在第二方向Y上延伸跨过鳍型结构110P。虚设栅极图案135可以形成在鳍型结构110P上。
虚设栅极图案135可以包括虚设栅绝缘层136和虚设栅电极137。例如，虚设栅极绝缘层136可以包括氧化硅层，虚设栅电极137可以包括多晶硅或非晶硅。
参考图20，外部间隔物141可以形成在虚设栅极图案135的侧壁上。例如，外部间隔物141可以形成在虚设栅绝缘层136的侧壁和虚设栅电极137的侧壁上。
例如，第一间隔物层形成在场绝缘层105上，覆盖虚设栅极图案135和鳍型结构110P。然后，第一间隔物层被回蚀刻，从而在虚设栅极图案135的侧壁上保留外部间隔物141。
参考图21，利用蚀刻工艺去除不与虚设栅电极137和外部间隔物141交叠的鳍型结构110P。在蚀刻工艺中，包括虚设栅电极137的虚设栅极图案135可以用作蚀刻掩模。通过这样做，凹陷150r可以形成在鳍型结构110P内。凹陷150r的底表面可以是鳍型图案110。
形成外部间隔物141和形成凹陷150r可以同时进行，虽然示范实施方式不限于此。例如，凹陷150r可以在形成外部间隔物141之后通过去除部分的鳍型结构110P而形成。
虽然凹陷150r形成在鳍型结构110P中，但是可以去除没有与虚设栅电极137和外部间隔物141交叠的第一牺牲图案121和第二牺牲图案123。此外，当凹陷150r形成在鳍型结构110P中时，随着不与虚设栅电极137和外部间隔物141交叠的纳米线前体122被去除，可以形成第一纳米线120。
通过凹陷150r的存在，第一牺牲图案121的截面、第二牺牲图案的截面以及第一纳米线120的截面可以被暴露。
参考图22，氧化防止层143可以形成在外部间隔物141的侧壁上。氧化防止层143可以再次覆盖第一牺牲图案121、第二牺牲图案123和第一纳米线120的暴露的截面。
例如，氧化防止层143可以是碳聚合物或其他绝缘材料。在氧化工艺之后，氧化防止层143可以在后面的阶段被去除。为了能够利用灰化或湿蚀刻进行去除，可以包括可以利用灰化或湿蚀刻被处理的材料。如果氧化防止层143包括另一绝缘材料，则氧化防止层143可具有相对于栅间隔物140的蚀刻选择性，并可以通过利用该蚀刻选择性的湿蚀刻工艺被去除。
例如，氧化防止层前体(pre-oxidation preventing layer)形成在场绝缘层105上，覆盖虚设栅极图案135、鳍型结构110P和外部间隔物141。随着氧化防止层前体被回蚀刻，氧化防止层143可以形成在外部间隔物141的侧壁上。
形成氧化防止层143可以根据随后的氧化工艺的类型而被省略。例如，对于具有方向性的氧化工艺，可以进行该氧化工艺而不必要求形成氧化防止层143。
参考图23，氧化工艺114可以在通过凹陷150r被暴露出的鳍型图案100上进行。氧化工艺可以包括等离子体氧化工艺或氧离子注入工艺。在氧化工艺114中，鳍型图案110的上部可以被氧化，变为氧化物区115。因此，鳍型图案110可以包括氧化物区115，作为鳍型图案110的一部分。在此情况下，氧化物区115可以位于鳍型图案110的上部中。
等离子体氧化工艺通过在第三方向Z上施加O2等离子体而氧化。在提供到基板100的高偏压下，仅鳍型图案110的上部可以被氧化。在示范实施方式中，用于形成氧化防止层143的上述工艺可以被省略。
氧离子注入通过利用离子注入设备注入氧离子到鳍型图案110然后进行热处理使鳍型图案110的上部氧化。氧离子注入可以允许在竖直方向上的离子注入。在示范实施方式中，用于形成图22的氧化防止层143的工艺可以被省略。
参考图24，氧化物区115可以通过氧化工艺114形成。氧化物区115可以形成在鳍型图案110的上部中。例如，氧化物区115的厚度可以是大约10nm，但不限于此。氧化物区115的厚度可以根据氧化工艺114的特性而变化。在示范实施方式中，氧化物区115可具有沿着第一方向X逐渐增大然后减小的厚度。
参考图25，通过凹陷150r被暴露并且与外部间隔物141交叠的至少部分的第一牺牲图案121和至少部分的第二牺牲图案123可以被去除以形成凹坑142r，该凹坑142r可以形成在外部间隔物141和第一纳米线120之间。
第一纳米线120可以从保留在凹坑142r中的第一牺牲图案121和第二牺牲图案123突出。
例如，凹坑142r可以通过使用选择蚀刻工艺而形成。例如，凹坑142r可以使用具有第一牺牲图案121和第二牺牲图案123相对于第一纳米线120的蚀刻选择性的蚀刻剂通过蚀刻工艺形成。
参考图26，内部间隔物142可以通过用绝缘材料填充凹坑142r来形成。
例如，可以形成第二间隔物层，填充凹坑142r。第二间隔物层可以是具有优良的间隙填充能力的材料。第二间隔物层也可以形成在场绝缘层105、外部间隔物141的侧壁以及虚设栅极图案135上。
然后，蚀刻工艺可以被执行以去除第二间隔物层，直到没有与虚设栅极图案135和外部间隔物141交叠的鳍型图案110的上表面被暴露。结果，可以形成内部间隔物142。
此时，内部间隔物142的厚度可以被控制以使第一纳米线120从内部间隔物142突出。例如，内部间隔物142的厚度可以等于外部间隔物141的厚度。然而，本发明构思不限于此。例如，内部间隔物142的厚度可以不同于外部间隔物141的厚度。
因此，可以形成包括外部间隔物141和内部间隔物142的栅间隔物140。
参考图27，可以形成用于填充凹陷150r的源/漏极150。源/漏极150可以形成在虚设栅极图案135的两侧上。
源/漏极150可以形成在氧化物区115和第一纳米线120上，作为籽晶层。然而，本发明构思不限于此。例如，籽晶层另外形成在通过凹陷150r被暴露的第一纳米线120的截面和氧化物区115上。
源/漏极150可以形成为覆盖内部间隔物142。源/漏极150可以与内部间隔物142接触。
源/漏极150可以通过外延工艺形成。根据示范实施方式的半导体器件是n型晶体管还是p型晶体管，可以改变在源/漏极150的外延层中掺杂的杂质。在示范实施方式中，杂质可以在外延工艺期间被原位掺杂。
参考图28，层间绝缘层180可以形成在场绝缘层105上，覆盖源/漏极150、栅间隔物140、虚设栅极图案135等。
层间绝缘层180可包括低k介电材料、氧化物、氮化物和氮氧化物中至少一个。例如，低k介电材料可以是可流动氧化物(FOX)、Tonen硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物、或其组合。
然后，层间绝缘层180被平坦化直到虚设栅电极137的上表面被暴露。结果，第二掩模图案2104被去除，暴露出虚设栅电极137的上表面。
参考图29至31，能够去除虚设栅极图案135，即，去除虚设栅绝缘层136和虚设栅电极137。
由于去除了虚设栅绝缘层136和虚设栅电极137，与虚设栅极图案135交叠的场绝缘层105和鳍型结构110P可以被暴露。例如，与虚设栅极图案135交叠的第一牺牲图案121、第二牺牲图案123和第一纳米线120现在可以被暴露。
参考图32和33，第一牺牲图案121和第二牺牲图案123可以从鳍型结构110P被去除，第一纳米线120可以保留在鳍型结构110P中。
结果，在第一纳米线120和鳍型图案100之间可以形成空间，第一纳米线120可以形成在鳍型图案110上方。
去除在第一纳米线120上方和下方的第一牺牲图案121和第二牺牲图案123可以通过例如蚀刻工艺来执行。例如，可以利用第一牺牲图案121和第二牺牲图案123相对于第一纳米线120的蚀刻选择性。
另外，除去第一牺牲图案121和第二牺牲图案123可以允许栅间隔物140的内部间隔物142被暴露。
再参考图13，中间层146可以形成在第一纳米线120的***以及鳍型图案110的上表面上。
然后高k绝缘层145可以形成在栅间隔物140的侧壁上，即，在外部间隔物141和内部间隔物142的侧壁上以及沿着第一纳米线120的***。高k绝缘层145可以与内部间隔物142接触。因此，可以形成包括中间层146和高k绝缘层145的栅绝缘层147。
然后，可以形成栅电极130，围绕第一纳米线120并在第二方向Y上延伸。栅电极130可以是替换金属栅电极。
然后，可以形成接触190-1，穿过层间绝缘层180和源/漏极150。在形成接触190-1时，氧化物区115可以用作蚀刻停止层。例如，源/漏极150可以被蚀刻直到暴露氧化物区115。
图34是包括根据几个实施方式的半导体器件的电子***的框图。
参考图34，根据示范实施方式的电子***1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器件1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可经由总线1150彼此联接。总线1150对应于数据通过其传送的路径。
控制器1110可以包括以下中的至少一个：微处理器、数字信号处理器、微控制器、和能够执行与上述的那些相似的功能的逻辑器件。I/O器件1120可包括键区、键盘或显示器件。存储器件1130可以存储数据和/或命令。接口1140可以执行传输数据到通信网络或从通信网络接收数据的功能。接口1140可以是有线的或无线的。例如，接口1140可包括天线或有线/无线收发器。虽然未示出，电子***1100可另外包括配置为提高控制器1110的操作的操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。根据示范实施方式，根据示范实施方式制造的半导体器件可以被提供在存储器件1130内，或被提供作为控制器1110或I/O器件1120的一部分。
电子***1100可应用到个人数字助理(PDA)便携式计算机、上网平板、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境下传输和/或接收数据的几乎所有电子产品。
图35和36示出包括根据示范实施方式的半导体器件的示范性半导体***。图35示出平板PC，图36示出膝上型计算机。根据示范实施方式的半导体器件可以用于平板PC或膝上型计算机中。根据示范实施方式的半导体器件可以应用到在此未示出的集成电路器件。
虽然已经参考本发明构思的示范实施方式显示和描述了本发明构思，然而对于本领域的普通技术人员而言明显的是，在不脱离由权利要求所界定的发明构思的精神和范围的情况下，可以对其作出形式和细节上的不同变化。

Claims (18)

1.一种半导体器件，包括：
鳍型图案，从基板突起，其中所述鳍型图案在第一方向上延伸；
第一氧化物区和第二氧化物区，在所述鳍型图案的上部上，其中所述第一氧化物区和所述第二氧化物区彼此分离且分别具有凹入形状；
第一纳米线，在所述第一方向上延伸并与所述鳍型图案间隔开；
栅电极，围绕所述第一纳米线并在交叉所述第一方向的第二方向上延伸，其中所述栅电极设置在所述鳍型图案的一区域上，其中所述区域位于所述第一氧化物区和所述第二氧化物区之间；
栅间隔物，形成在所述栅电极的侧壁上；
第一源/漏极，设置在所述第一氧化物区上并与所述第一纳米线的端部分连接；和
第二源/漏极，设置在所述第二氧化物区上并与所述第一纳米线的另一端部分连接，
其中所述第一氧化物区和所述第二氧化物区分别与所述栅间隔物的下表面直接接触。
2.如权利要求1所述的半导体器件，还包括：
第二纳米线，设置在所述第一纳米线上并在所述第一方向上延伸，
其中所述第一纳米线插置在所述第二纳米线和所述鳍型图案的所述区域之间，和
其中所述栅电极围绕所述第二纳米线。
3.如权利要求1所述的半导体器件，
其中所述第一氧化物区包括：
与所述第一源/漏极交叠的第一区；和
与所述栅间隔物交叠的第二区。
4.如权利要求3所述的半导体器件，
其中所述第一区比所述第二区厚。
5.如权利要求3所述的半导体器件，
其中所述第一氧化物区还包括：
与所述栅电极交叠的第三区，
其中所述第二区比所述第三区厚。
6.如权利要求1所述的半导体器件，还包括：
设置在所述第一源/漏极上的层间绝缘层；和
设置在所述第一源/漏极和所述层间绝缘层中的接触，
其中所述接触的底表面低于所述第一纳米线的下表面。
7.如权利要求6所述的半导体器件，
其中所述接触与所述第一氧化物区直接接触。
8.如权利要求7所述的半导体器件，
其中所述接触的整个下表面与所述第一氧化物区接触。
9.如权利要求6所述的半导体器件，还包括：
设置在所述第一纳米线上的第二纳米线，其中所述第一纳米线插置在所述第二纳米线和所述鳍型图案的所述区域之间，其中所述第二纳米线在所述第一方向上延伸，其中所述栅电极围绕所述第二纳米线，以及
其中所述接触和所述第一纳米线之间的距离基本等于所述接触和所述第二纳米线之间的距离。
10.如权利要求1所述的半导体器件，
其中所述第一源/漏极与所述第一氧化物区交叠。
11.如权利要求10所述的半导体器件，
其中所述第一源/漏极与所述第一氧化物区完全交叠。
12.如权利要求10所述的半导体器件，
其中所述第一源/漏极包括：
彼此不同的第一区和第二区，所述第二区位于所述第一区和所述栅电极之间；
所述第一氧化物区与所述第二区交叠而不与所述第一区交叠。
13.一种半导体器件，包括：
具有氧化物区的基板，该氧化物区具有凹入形状；
第一纳米线和第二纳米线，与所述基板间隔开，在第一方向上延伸，并在所述第一方向上彼此间隔开；
第一栅电极，围绕所述第一纳米线并在交叉所述第一方向的第二方向上延伸；
第二栅电极，围绕所述第二纳米线并在所述第二方向上延伸；
第一栅间隔物和第二栅间隔物，分别设置在所述第一栅电极的侧壁和所述第二栅电极的侧壁上；
设置在所述第一栅电极和所述第二栅电极之间的沟槽，其中所述沟槽由所述第一栅间隔物和第二栅间隔物以及所述基板的所述氧化物区限定，其中所述氧化物区限定所述沟槽的底表面而不交叠至少部分的所述第一栅电极和第二栅电极，其中所述氧化物区分别与所述第一栅间隔物和所述第二栅间隔物的下表面直接接触；以及
源/漏极，设置在所述氧化物区上并填充所述沟槽。
14.如权利要求13所述的半导体器件，
其中所述氧化物区完全交叠所述源/漏极。
15.如权利要求13所述的半导体器件，
其中所述氧化物区包括第一区、第二区和第三区，
其中所述第一区邻近所述第一栅间隔物，所述第三区邻近所述第二栅间隔物，所述第二区设置在所述第一区和所述第三区之间，以及
其中所述第二区比所述第一区和所述第三区厚。
16.一种半导体器件，包括：
基板；
第一纳米线，与所述基板间隔开并在第一方向上延伸；
栅电极，围绕所述第一纳米线并在与所述第一方向交叉的第二方向上延伸；以及
源/漏极，设置在所述栅电极的至少一侧上并与所述第一纳米线连接；
接触，形成在所述源/漏极中并在所述第一方向上与所述第一纳米线交叠；以及
氧化物层，在形成所述接触期间作为蚀刻停止层，插置在所述接触和所述基板之间且在所述源/漏极下面。
17.如权利要求16所述的半导体器件，
其中所述蚀刻停止层与所述源/漏极的下表面接触。
18.如权利要求17所述的半导体器件，
其中所述蚀刻停止层包括：
与所述接触的下表面接触的第一区；以及
与所述源/漏极的下表面接触的第二区，
其中所述第一区比所述第二区厚。
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