KR20220009156A - 상부 채널 및 하부 채널을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20220009156A
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semiconductor pattern
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Abstract

반도체 소자는 기판의 상에 배치되며 하부 채널을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 수직 방향으로 이격되는 제2 반도체 패턴, 상기 제2 반도체 패턴은 상기 수직 방향으로 연장되는 상부 채널들을 포함하고, 상기 하부 채널을 덮으며 상기 상부 채널을 둘러싸는 게이트 전극, 및 상기 상부 채널의 양측에 배치되는 소스/드레인 패턴들을 포함한다. 상기 기판 및 상기 제1 반도체 패턴의 도핑 농도는 1019/cm3 이하이다.

Description

상부 채널 및 하부 채널을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having upper channels and lower channels and method of manufacturing the same}
본 개시의 기술적 사상은 상부 채널 및 하부 채널을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 트랜지스터의 크기 또한 미세화 되고 있다. 이에 따라, 트랜지스터의 채널의 거리가 짧아지고 소스/드레인 영역들 간의 거리가 작아지게 되었다. 채널과 기판 사이의 커패시턴스가 문제될 수 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 도핑되지 않은 기판, 제1 반도체 패턴, 및 상부 채널을 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판의 상에 배치되며 하부 채널을 포함하는 제1 반도체 패턴; 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 수직 방향으로 이격되는 제2 반도체 패턴, 상기 제2 반도체 패턴은 상기 수직 방향으로 연장되는 상부 채널들을 포함하고; 상기 하부 채널을 덮으며 상기 상부 채널을 둘러싸는 게이트 전극; 및 상기 상부 채널의 양측에 배치되는 소스/드레인 패턴들을 포함할 수 있다. 상기 기판 및 상기 제1 반도체 패턴의 도핑 농도는 1019/cm3 이하일 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판의 상에 배치되는 제1 반도체 패턴, 상기 제1 반도체 패턴은 상기 기판의 상면으로부터 돌출되는 연장 패턴 및 상기 연장 패턴 상의 하부 채널을 포함하고; 상기 기판을 덮으며 상기 연장 패턴 및 상기 하부 채널 사이를 채우는 소자 분리층; 상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 수직 방향으로 이격되는 제2 반도체 패턴, 상기 제2 반도체 패턴은 상기 수직 방향으로 연장되는 상부 채널들을 포함하고; 상기 하부 채널을 덮으며 상기 상부 채널을 둘러싸는 게이트 전극; 상기 게이트 전극을 덮는 게이트 캡핑층; 및 상기 상부 채널의 양측에 배치되는 소스/드레인 패턴들을 포함할 수 있다. 상기 기판 및 상기 제1 반도체 패턴의 도핑 농도는 1019/cm3 이하일 수 있다.
본 개시의 실시예들에 따른 반도체 소자 제조 방법은 기판상에 제1 반도체 패턴, 상기 제1 반도체 패턴 상의 희생 패턴, 및 상기 희생 패턴 상의 제2 반도체 패턴을 포함하며 제1 수평 방향으로 연장되는 활성 패턴을 형성하고; 상기 활성 패턴을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 예비 게이트 패턴을 형성하고; 상기 예비 게이트 패턴과 수직 방향으로 오버랩되지 않은 희생 패턴을 제거하여 캐비티를 형성하고; 상기 캐비티를 채우는 절연 패턴 및 상기 예비 게이트 패턴의 측벽을 덮는 게이트 스페이서들을 형성하고; 상기 제2 반도체 패턴 상에 소스/드레인 패턴들을 형성하고; 상기 예비 게이트 패턴을 게이트 전극으로 치환하는 것을 포함할 수 있다. 상기 기판 및 상기 제1 반도체 패턴의 도핑 농도는 1019/cm3 이하일 수 있다.
본 개시의 실시예들에 따르면, 반도체 소자는 도핑되지 않은 기판, 제1 반도체 패턴, 및 상부 채널을 포함하여, 커패시턴스 및 RC딜레이를 감소시켜 소자의 성능을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 4는 도 1에 도시된 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
도 5 내지 도 27은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 28은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 29는 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 30은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 31은 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 32는 본 개시의 일 실시예에 따른 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
도 33은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 34는 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 35은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 36은 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 37 내지 도 42는 도 35 및 도 36에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 43 및 도 44는 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도들이다.
도 45 및 도 46은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I' 및 II-II'을 따른 수직 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자를 도시한 평면도이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 3은 도 1에 도시된 반도체 소자의 선 II-II'을 따른 수직 단면도이다. 도 4는 도 1에 도시된 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
본 개시의 일 실시예에 따른 반도체 소자(100)는 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 반도체 소자(100)는 게이트 올-어라운드 전계 효과 트랜지스터(Gate All-Around Field Effect Transistor; GAAFET)일 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자(100)의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 실시예에서, 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
반면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 데이터를 저장하기 위한 메모리 셀 영역을 구성할 수 있다. 일 실시예에서, 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 메모리 셀 트랜지스터들 중 일부를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
도 1 내지 도 4를 참조하면, 반도체 소자(100)는 기판(102), 소자 분리층(ST), 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 소스/드레인 패턴(SD1), 제2 소스/드레인 패턴(SD2), 게이트 전극들(GE), 절연 패턴들(IP), 제1 층간 절연층(140), 제2 층간 절연층(150), 및 콘택(160)을 포함할 수 있다.
기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 또는 실리콘 게르마늄 기판일 수 있다. 일 실시예에서, 기판은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
소자 분리층(ST)은 기판(102)의 상면을 덮을 수 있다. PMOSFET 영역(PR)과 NMOSFET 영역(NR) 사이에서 소자 분리층(ST)은 상대적으로 더 깊게 형성될 수 있다. 소자 분리층(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 정의할 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(102) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 PMOSFET 영역(PR)에 배치되며, 제2 활성 패턴(AP2)은 NMOSFET 영역(NR)에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 수평 방향(D1)으로 연장될 수 있다. 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)은 서로 제2 수평 방향(D2)으로 이격될 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 기판(102)의 상면으로부터 돌출될 수 있으며, 기판(102)의 일부일 수 있다. 제1 반도체 패턴(SP1)은 PMOSFET 영역(PR) 내의 제1 연장 패턴(EP1), 제1 하부 채널(LC1) 및 NMOSFET 영역(NR) 내의 제2 연장 패턴(EP2) 및 제2 하부 채널(LC2)을 포함할 수 있다. 제1 연장 패턴(EP1) 및 제2 연장 패턴(EP2)은 각각 소자 분리층(ST)에 의해 덮인 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)의 일부를 의미할 수 있다. 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)은 각각 제1 연장 패턴(EP1) 및 제2 연장 패턴(EP2) 상에 위치할 수 있다. 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)의 상면들은 소자 분리층(ST)의 상면보다 높은 레벨에 위치할 수 있다.
제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1) 상에 배치될 수 있으며, 제1 반도체 패턴(SP1)과 수직 방향으로 이격될 수 있다. 제2 반도체 패턴(SP2)은 PMOSFET 영역(PR) 내의 제1 상부 채널(UC1) 및 NMOSFET 영역(NR) 내의 제2 상부 채널(UC2)을 포함할 수 있다. 제1 상부 채널(UC1) 및 제2 상부 채널(UC2)은 수직 방향으로 돌출할 수 있다. 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 기판(102)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
일 실시예에서, 기판(102), 제1 반도체 패턴(SP1), 및 상부 채널들(UC1, UC2) 중 적어도 하나는 인위적으로 도핑되지 않을 수 있다. 예를 들어, 기판(102), 제1 반도체 패턴(SP1), 및 상부 채널들(UC1, UC2) 중 적어도 하나는 도핑 농도가 1019/cm3 이하일 수 있다. 인위적인 도핑은 이온 주입 또는 이온 확산에 의한 도핑을 의미할 수 있다. 일 실시예에서, 기판(102) 및 제1 반도체 패턴(SP1)의 도핑 농도는 1019/cm3 이하일 수 있다. 일 실시예에서, 기판(102), 제1 반도체 패턴(SP1), 및 상부 채널들(UC1, UC2) 모두 도핑 농도가 1019/cm3 이하일 수 있다. 기판(102) 및 제1 반도체 패턴(SP1)이 도핑되지 않으므로, 소자의 동작 시 기생 커패시턴스가 발생하는 것을 방지 및 감소시킬 수 있다. 따라서, RC 딜레이를 감소시켜 소자의 성능을 향상시킬 수 있다.
제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)은 제2 반도체 패턴(SP2) 상에 배치될 수 있다. 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정에 의해 제2 반도체 패턴(SP2)으로부터 형성될 수 있다. 제1 소스/드레인 패턴(SD1)은 PMOSFET 영역(PR) 내에서 제1 상부 채널들(UC1) 사이에 배치될 수 있으며, p형 불순물을 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 NMOSFET 영역(NR) 내에서 제2 상부 채널들(UC2) 사이에 배치될 수 있으며, n형 불순물을 포함할 수 있다. 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)의 상면들은 각각 제1 상부 채널(UC1) 및 제2 상부 채널(UC2)의 상면보다 높을 레벨에 위치할 수 있다.
게이트 전극들(GE)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 가로지를 수 있으며, 제2 수평 방향(D2)을 따라 연장될 수 있다. 게이트 전극들(GE)은 제1 수평 방향(D1)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 상부 채널(UC1) 및 제2 상부 채널(UC2)을 둘러쌀 수 있으며, 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)의 상면을 덮을 수 있다. 평면도에서, 게이트 전극들(GE)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차할 수 있다. 게이트 전극들(GE)은 상부 교차부(GEa) 및 하부 교차부(GEb)를 포함할 수 있다. 상부 교차부(GEa) 및 하부 교차부(GEb)는 제1 활성 패턴(AP1) 또는 제2 활성 패턴(AP2)과 수직 방향으로 오버랩되는 게이트 전극들(GE)의 일부분을 지칭할 수 있다. 예를 들어, 상부 교차부(GEa)는 제1 상부 채널(UC1) 또는 제2 상부 채널(UC2)과 게이트 캡핑층(GP) 사이의 게이트 전극들(GE)의 일부분일 수 있다. 하부 교차부(GEb)는 제1 하부 채널(LC1)과 제1 상부 채널(UC1) 사이, 또는 제2 하부 채널(LC2)과 제2 상부 채널(UC2) 사이의 게이트 전극들(GE)의 일부분일 수 있다.
반도체 소자(100)는 게이트 스페이서들(GS), 게이트 절연층(GI), 및 게이트 캡핑층(GP)을 포함할 수 있다. 게이트 스페이서들(GS)은 각 게이트 전극(GE)의 양 측벽을 덮을 수 있으며, 제2 수평 방향(D2)을 따라 연장될 수 있다. 일 실시예에서, 게이트 스페이서(GS)는 하나 이상의 층으로 구성될 수 있다.
게이트 절연층(GI)은 제1 상부 채널(UC1) 및 제2 상부 채널(UC2)을 둘러쌀 수 있다. 또한, 게이트 절연층(GI)은 소자 분리층(ST), 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)을 덮을 수 있으며, 게이트 전극(GE)과 게이트 스페이서들(GS) 사이에 배치될 수 있다.
게이트 캡핑층(GP)은 게이트 전극(GE)의 상면을 덮을 수 있다. 게이트 캡핑층(GP)의 상면은 게이트 스페이서들(GS)의 상단과 동일한 레벨에 위치할 수 있다. 게이트 캡핑층(GP)의 하면은 제1 상부 채널(UC1) 및 제2 상부 채널(UC2)의 상면들보다 높은 레벨에 위치할 수 있다. 게이트 캡핑층(GP)과 제1 상부 채널(UC1) 사이의 게이트 전극(GE)의 높이(H1)(즉, 상부 교차부(GEa)의 높이))는 제1 상부 채널(UC1)과 제1 하부 채널(LC1) 사이의 게이트 전극(GE)의 높이(H2)(즉, 하부 교차부(GEb)의 높이)보다 작을 수 있다. 또는, 게이트 캡핑층(GP)과 제2 상부 채널(UC2) 사이의 게이트 전극(GE)의 높이는 제2 상부 채널(UC2)과 제2 하부 채널(LC2) 사이의 게이트 전극(GE)의 높이보다 작을 수 있다. 예를 들어, 게이트 캡핑층(GP)과 제1 상부 채널(UC1) 및 제2 상부 채널(UC2) 사이의 게이트 전극(GE)의 두께는 50nm이하일 수 있다. 게이트 전극(GE)의 높이를 제한함으로써, 게이트 전극(GE)과 콘택(160) 사이의 기생 커패시턴스를 줄여 소자의 동작 속도가 향상될 수 있다.
반도체 소자(100)는 절연 패턴들(IP)을 포함할 수 있다. 절연 패턴들(IP)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 배치될 수 있으며, 서로 제1 수평 방향(D1)으로 이격될 수 있다. 절연 패턴들(IP) 사이에는 게이트 전극(GE)이 배치될 수 있다. 예를 들어, 절연 패턴(IP)은 게이트 전극(GE)과 수직 방향으로 오버랩 되지 않을 수 있으며, 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)과 수직 방향으로 오버랩될 수 있다. 절연 패턴들(IP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)의 측면들 및 소자 분리층(ST)의 상면을 부분적으로 덮을 수 있다. 절연 패턴(IP)은 제1 반도체 패턴(SP1)을 제2 반도체 패턴(SP2)과 전기적으로 절연시킬 수 있다.
제1 층간 절연층(140)은 기판(102) 상에 배치될 수 있다. 제1 층간 절연층(140)은 절연 패턴(IP), 제1 소스/드레인 패턴(SD1), 및 제2 소스/드레인 패턴(SD2)을 덮을 수 있다. 제1 층간 절연층(140)의 상면은 게이트 캡핑층(GP)의 상면과 공면을 이룰 수 있다. 제2 층간 절연층(150)은 제1 층간 절연층(140) 상에 배치될 수 있다. 제2 층간 절연층(150)은 제1 층간 절연층(140) 및 게이트 캡핑층(GP)을 덮을 수 있다.
평면도에서, 콘택들(160)은 게이트 전극들(GE) 사이에 배치될 수 있으며, 제1 활성 패턴(AP1) 또는 제2 활성 패턴(AP2)과 오버랩될 수 있다. 예를 들어, 각 콘택(160)은 2개의 제1 활성 패턴(AP1) 또는 2개의 제2 활성 패턴(AP2)에 걸쳐 제2 수평 방향(D2)으로 연장될 수 있다. 종단면도에서, 콘택들(160)은 제1 층간 절연층(140) 및 제2 층간 절연층(150)을 수직으로 관통할 수 있다. 예를 들어, 콘택들(160)은 제2 층간 절연층(150)의 상면으로부터 수직 방향으로 연장되어 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)과 연결될 수 있다. 콘택들(160)의 상면은 제2 층간 절연층(150)의 상면과 공면을 이룰 수 있으며, 콘택들(160)의 하면은 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)의 상면들보다 낮은 레벨에 위치할 수 있다. 콘택들(160)은 배리어층(162)과 도전층(164)을 포함할 수 있다. 배리어층(162)은 콘택들(160)의 하면 및 측면을 덮을 수 있으며 도전층(164)은 배리어층(162) 상에 배치될 수 있다.
도 5 내지 도 27은 본 개시의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다. 도 6, 도 9, 도 12, 도 14, 도 17, 도 19, 도 21, 도 24, 및 도 26은 선I-I'을 따르는 수직 단면도들이다. 도 7, 도 10, 도 15, 도 22, 도 25, 및 도 27은 선II-II'을 따르는 수직 단면도들이다. 도 8, 도 11, 도 13, 도 16, 도 18, 도 20, 및 도 23은 선III-III'을 따르는 수직 단면도들이다.
도 5는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 도시하는 레이아웃이다.
도 5 내지 도 8을 참조하면, 기판(102), 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제1 마스크 패턴(M1), 및 소자 분리층(ST)이 형성될 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 또는 실리콘 게르마늄 기판일 수 있다. 일 실시예에서, 기판(102)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 수평 방향(D1)을 따라 연장될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 수평 방향(D2)으로 이격될 수 있다. 제1 활성 패턴(AP1)은 PMOSFET 영역(PR)에 위치하며, 제2 활성 패턴(AP2)은 NMOSFET 영역(NR)에 위치할 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(102)의 상면으로부터 돌출될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 순차적으로 적층되는 제1 반도체 패턴(SP1), 희생 패턴(SA), 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 마스크 패턴(M1)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 형성하는 것은 기판(102)을 시드로 하는 선택적 에피택셜 성장 공정을 수행하여 반도체층 및 희생층을 형성하는 것 및 제1 마스크 패턴(M1)을 식각 마스크로 하여 상기 에피택셜 성장된 반도체층 및 희생층을 패터닝하는 것을 포함할 수 있다. 일 실시예에서, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 기판(102)과 동일한 물질을 포함할 수 있다. 희생 패턴(SA)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생 패턴(SA)은 SiGe을 포함할 수 있다.
소자 분리층(ST)은 기판(102)의 상면을 덮을 수 있다. 도시되지는 않았으나 소자 분리층(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR) 사이에서 상대적으로 깊게 형성될 수 있다. 소자 분리층(ST)의 상면은 제1 반도체 패턴(SP1)의 상면 보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 소자 분리층(ST)은 실리콘 산화물을 포함할 수 있다.
도 9 내지 도 11을 참조하면, 제1 마스크 패턴(M1)이 제거될 수 있으며, 예비 게이트 패턴(PP) 및 제2 마스크 패턴(M2)이 형성될 수 있다. 예비 게이트 패턴(PP)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 가로질러 제2 수평 방향(D2)으로 연장될 수 있다. 제2 마스크 패턴(M2)은 예비 게이트 패턴(PP) 상에 배치될 수 있다. 예비 게이트 패턴(PP) 및 제2 마스크 패턴(M2)을 형성하는 것은 예비 게이트층을 형성하고 상기 예비 게이트층 상에 마스크층을 형성하고 상기 마스크층을 식각 마스크로 하여 상기 예비 게이트층을 패터닝하는 것을 포함할 수 있다. 예비 게이트 패턴(PP)은 폴리실리콘을 포함할 수 있다.
도 12 및 도 13을 참조하면, 희생 패턴(SA)이 부분적으로 제거될 수 있다. 희생 패턴(SA)은 이방성 식각 공정에 의해 제거될 수 있으며, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 제거되지 않을 수 있다. 희생 패턴(SA)이 제거되어 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제1 캐비티(C1)가 형성될 수 있다. 그러나, 예비 게이트 패턴(PP)과 수직 방향으로 오버랩되는 희생 패턴(SA)의 일부분은 제거되지 않을 수 있다. 일 실시예에서, 제거되지 않은 희생 패턴(SA)의 제1 수평 방향(D1)으로의 폭은 예비 게이트 패턴(PP)의 폭보다 작을 수 있다. 도 2에 도시된 바와 같이, 하부 교차부(GEb)의 제1 수평 방향(D1)으로의 폭은 희생 패턴(SA)의 제1 수평 방향(D1)으로의 폭에 따라 달라질 수 있다.
도 14 내지 도 16을 참조하면, 도 12 및 도 13의 결과물 상에 게이트 스페이서층(GSL)이 형성될 수 있다. 게이트 스페이서층(GSL)은 소자 분리층(ST), 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 예비 게이트 패턴(PP), 및 제2 마스크 패턴(M2)을 덮을 수 있다. 또한, 게이트 스페이서층(GSL)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이의 제1 캐비티(C1)를 채울 수 있다. 게이트 스페이서층(GSL)은 실리콘 질화물을 포함할 수 있다.
도 17 및 도 18을 참조하면, 게이트 스페이서(GS) 및 절연 패턴(IP)이 형성될 수 있다. 게이트 스페이서(GS) 및 절연 패턴(IP)은 게이트 스페이서층(GSL)을 이방성 식각하여 형성될 수 있다. 게이트 스페이서층(GSL)이 식각되어 소자 분리층(ST) 및 제2 반도체 패턴(SP2)이 노출될 수 있다. 게이트 스페이서들(GS)은 예비 게이트 패턴(PP) 및 제2 마스크 패턴(M2)의 양측면을 덮을 수 있으며 제2 수평 방향(D2)으로 연장될 수 있다. 절연 패턴(IP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이의 제1 캐비티(C1)를 채울 수 있으며, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)의 측면들을 부분적으로 덮을 수 있다.
도 19 및 도 20을 참조하면, 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)은 예비 게이트 패턴(PP)의 측면에 배치될 수 있다. 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)을 형성하는 것은 제2 반도체 패턴(SP2)의 상면을 부분적으로 제거하고 제2 반도체 패턴(SP2)을 시드로 하여 선택적 에피택셜 성장 공정을 수행하는 것을 포함할 수 있다. 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)은 상기 제2 반도체 패턴(SP2)의 제거된 부분을 채울 수 있다. 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)은 제2 반도체 패턴(SP2)의 상면보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)은 동시에 형성되지 않을 수 있다. 예를 들어, NMOSFET 영역(NR) 상에 하드마스크를 형성하고 PMOSFET 영역(PR) 내에 제1 소스/드레인 패턴(SD1)을 형성한 후, PMOSFET 영역(PR) 상에 하드마스크를 형성하고 NMOSFET 영역(NR) 내에 제2 소스/드레인 패턴(SD2)을 형성할 수 있다. 제1 소스/드레인 패턴(SD1)은 p형 불순물을 포함할 수 있으며, 제2 소스/드레인 패턴(SD2)은 n형 불순물을 포함할 수 있다.
제1 소스/드레인 패턴(SD1) 측면에 위치하는 제2 반도체 패턴(SP2)의 상부는 제1 상부 채널(UC1)로 정의될 수 있으며, 제2 소스/드레인 패턴(SD2) 측면에 위치하는 제2 반도체 패턴(SP2)의 상부는 제1 상부 채널(UC1)로 정의될 수 있다. 도시되지는 않았으나, 제2 소스/드레인 패턴(SD2) 측면에 위치하는 제2 반도체 패턴(SP2)의 상부는 제2 상부 채널(UC2)로 정의될 수 있다.
도 21 및 도 23을 참조하면, 제1 층간 절연층(140)이 형성되고 예비 게이트 패턴(PP)이 제거될 수 있다. 제1 층간 절연층(140)은 절연 패턴(IP), 제1 소스/드레인 패턴(SD1), 및 제2 소스/드레인 패턴(SD2)을 덮을 수 있다. 제1 층간 절연층(140)을 형성하는 것은 제2 마스크 패턴(M2)을 덮도록 절연물질을 형성하는 것 및 상기 절연물질을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 제2 마스크 패턴(M2)이 제거될 수 있으며, 게이트 캡핑층(GP)이 일부 식각될 수 있다. 제1 층간 절연층(140)의 상면은 게이트 캡핑층(GP)의 상면과 공면을 이룰 수 있다.
층간 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전물을 포함할 수 있으며 하나 이상의 층으로 구성될 수 있다. 저유전물은 예를 들어, USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide 또는 이들의 조합을 포함할 수 있다.
상기 평탄화 공정에 의해 노출되는 예비 게이트 패턴(PP)은 선택적으로 제거될 수 있다. 예비 게이트 패턴(PP)이 제거됨으로써 빈 공간(ES)이 생길 수 있으며, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이의 공간은 제2 캐비티(C2)로 지칭될 수 있다.
도 24 및 도 25를 참조하면, 게이트 절연층(GI) 및 게이트 전극(GE)이 형성될 수 있다. 게이트 절연층(GI)은 빈 공간(ES)에 컨포멀 하게 형성될 수 있으며, 게이트 전극(GE)은 게이트 절연층(GI) 상에 형성될 수 있으며 빈 공간(ES) 및 제2 캐비티(C2)를 채울 수 있다. 예를 들어, 게이트 절연층(GI)은 제1 상부 채널(UC1) 및 제2 상부 채널(UC2)을 둘러쌀 수 있다. 또한, 게이트 절연층(GI)은 소자 분리층(ST), 제1 하부 채널(LC1), 및 제2 하부 채널(LC2)을 덮을 수 있으며, 게이트 전극(GE)과 게이트 스페이서들(GS) 사이에 배치될 수 있다. 여기에서, 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)은 각각 소자 분리층(ST)에 덮이지 않은 제1 반도체 패턴(SP1)의 일부 및 제2 반도체 패턴(SP2)의 일부를 지칭할 수 있다. 소자 분리층(ST)에 덮인 제1 반도체 패턴(SP1)의 일부는 제1 연장 패턴(EP1)으로 지칭될 수 있으며, 소자 분리층(ST)에 덮인 제2 반도체 패턴(SP2)의 일부는 제2 연장 패턴(EP2)으로 지칭될 수 있다.
게이트 절연층(GI)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 고유전율을 갖는 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), BST(barium strontium titanate), 티탄산 바륨(barium titanate), 티탄산 스트론튬(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide) 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 게이트 절연층(GI)은 하프늄 산화물(HfO2)을 포함할 수 있다.
게이트 전극(GE)은 빈 공간(ES)을 채우도록 게이트 전극물질을 형성한 후 상기 게이트 전극물질을 평탄화하여 형성될 수 있다. 게이트 전극(GE)은 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 탄탈륨질화물, 니켈규화물, 코발트규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금 또는 이들의 조합을 포함할 수 있다.
도 26 및 도 27을 참조하면, 게이트 캡핑층(GP)이 형성될 수 있다. 게이트 캡핑층(GP)은 게이트 전극(GE)을 리세스한 후 게이트 캡핑물질을 증착하여 형성될 수 있다. 게이트 캡핑층(GP)은 게이트 스페이서들(GS) 사이에 배치되며 게이트 전극(GE)을 덮을 수 있다. 게이트 캡핑층(GP)의 상면은 제1 층간 절연층(140)의 상면과 공면을 이룰 수 있다. 일 실시예에서, 게이트 캡핑층(GP)은 실리콘 질화물을 포함할 수 있다.
다시 도 1 내지 도 4를 참조하면, 제2 층간 절연층(150) 및 콘택들(160)이 형성될 수 있다. 제2 층간 절연층(150)은 제1 층간 절연층(140) 및 게이트 캡핑층(GP)을 덮을 수 있다. 제2 층간 절연층(150)은 실리콘 산화물을 포함할 수 있다.
콘택들(160)을 형성하는 것은 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)이 노출되도록 제1 층간 절연층(140) 및 제2 층간 절연층(150)을 식각하는 것 및 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)과 연결되도록 배리어층(162) 및 도전층(164)을 형성하는 것을 포함할 수 있다. 배리어층(162)은 티타늄 질화물 탄탈럼 질화물 또는 텅스텐 질화물과 같은 금속질화물을 포함할 수 있다. 도전층(164)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 등과 같은 금속을 포함할 수 있다.
도 28은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 29는 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 28 및 도 29를 참조하면, 반도체 소자(200)는 PMOSFET 영역(PR)에 배치되는 제1 활성 패턴(AP1) 및 NMOSFET 영역(NR)에 배치되는 제2 활성 패턴(AP2)을 포함할 수 있다. 제1 활성 패턴(AP1)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있으며, PMOSFET 영역(PR) 내에서 제2 반도체 패턴(SP2)은 수직 방향으로 이격되는 복수의 제1 상부 채널(UC1a, UC1b)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있으며, NMOSFET 영역(NR) 내에서 제2 반도체 패턴(SP2)은 수직 방향으로 이격되는 복수의 제2 상부 채널(UC2a, UC2b)을 포함할 수 있다. 반도체 소자(200)는 복수의 제1 상부 채널(UC1a, UC1b)의 사이에 배치되는 내측 스페이서들(IS)을 포함할 수 있다. 내측 스페이서들(IS)은 제1 소스/드레인 패턴(SD1)에 접할 수 있으며 내측 스페이서들(IS)의 외측면은 복수의 제1 상부 채널(UC1a, UC1b)의 외측면과 공면을 이룰 수 있다. 내측 스페이서들(IS)은 게이트 전극(GE)을 제1 소스/드레인과 전기적으로 절연시킬 수 있다. 또한 복수의 제2 상부 채널(UC2a, UC2b)의 사이에도 내측 스페이서들(IS)이 배치될 수 있다. 내측 스페이서들(IS)은 실리콘 산화물, 실리콘 질화물, 저유전물질 또는 이들의 조합을 포함할 수 있다.
도 30은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 31은 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다. 도 32는 본 개시의 일 실시예에 따른 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
도 30 내지 도 32를 참조하면, 반도체 소자(300)는 기판(102)과 제1 반도체 패턴(SP1) 사이의 매립 절연층(302)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 매립 절연층(302) 상에 배치될 수 있다. PMOSFET 영역(PR) 내에서 제1 반도체 패턴(SP1)은 제1 하부 채널(LC1)로 지칭될 수 있으며, NMOSFET 영역(NR) 내에서 제1 반도체 패턴(SP1)은 제2 하부 채널(LC2)로 지칭될 수 있다. 일 실시예에서, 기판(102), 매립 절연층(302), 제1 하부 채널(LC1), 및 제2 하부 채널(LC2)은 SOI 기판(102)을 패터닝하여 형성될 수 있다.
도 33은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 34은 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 33 및 도 34를 참조하면, 반도체 소자(400)는 게이트 전극(GE)을 덮는 게이트 캡핑층(GP)을 포함할 수 있다. 일 실시예에서, 게이트 캡핑층(GP)의 하면은 제1 상부 채널(UC1) 또는 제2 상부 채널(UC2)을 덮는 게이트 절연층(GI)의 상면 보다 낮은 레벨에 위치할 수 있다. 게이트 전극(GE)의 상면은 제1 상부 채널(UC1) 또는 제2 상부 채널(UC2)을 덮는 게이트 절연층(GI)의 상면 보다 낮은 레벨에 위치할 수 있다. 게이트 전극(GE)의 상면으로부터 게이트 절연층(GI)의 상면까지의 높이(H3)는 10nm이하일 수 있다.
도 35은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 36은 본 개시의 일 실시예에 따른 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 35 및 도 36을 참조하면, 반도체 소자(500)는 기판(102) 상의 반도체 산화물층(504)을 포함할 수 있다. 일 실시예에서, 제1 하부 채널(LC1)은 제1 연장 패턴(EP1)과 수직 방향으로 이격될 수 있으며, 제2 하부 채널(LC2)은 제2 연장 패턴(EP2)과 수직 방향으로 이격될 수 있다. 예를 들어, 반도체 산화물층(504)은 제1 하부 채널(LC1)과 제1 연장 패턴(EP1) 사이, 및 제2 하부 채널(LC2)과 제2 연장 패턴(EP2) 사이에 배치될 수 있다. 반도체 산화물층(504)의 측면은 소자 분리층(ST)과 접할 수 있다. 소자 분리층(ST)의 상면은 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)의 상면들 및 하면들 사이에 위치할 수 있다. 반도체 산화물층(504)은 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)을 제1 연장 패턴(EP1) 및 제2 연장 패턴(EP2)으로부터 전기적으로 절연시킬 수 있다. 따라서, 소자의 동작 시 제1 하부 채널(LC1) 및 제2 하부 채널(LC2)에 의한 기생 커패시턴스가 방지 및 감소될 수 있다.
도 37 내지 도 42는 도 35 및 도 36에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 37 및 도 38을 참조하면, 기판(102) 상에 반도체 층(502), 제1 반도체 패턴(SP1), 희생 패턴(SA), 및 제2 반도체 패턴(SP2)이 형성될 수 있다. 반도체 층(502), 제1 반도체 패턴(SP1), 희생 패턴(SA), 및 제2 반도체 패턴(SP2)은 기판(102)을 시드로 하는 선택적 에피택셜 성장 공정을 수행하여 형성될 수 있다. 일 실시예에서, 반도체 층(502) 및 희생 패턴(SA)은 SiGe을 포함할 수 있다.
도 7을 참조하면, 제1 반도체 패턴(SP1), 희생 패턴(SA), 및 제2 반도체 패턴(SP2)은 패터닝될 수 있다. 반도체 층(502)은 패터닝되지 않을 수 있으며, 노출되지 않을 수 있다.
도 39 및 도 40을 참조하면, 도 37 및 도 38의 결과물 상에 스페이서층(SL)이 형성될 수 있다. 스페이서층(SL)은 희생 패턴(SA) 및 제2 반도체 패턴(SP2)을 덮을 수 있다. 스페이서층(SL) 형성 후 이방성 식각 공정에 의해 제1 반도체 패턴(SP1)의 상면은 부분적으로 노출될 수 있다. 일 실시예에서, 스페이서층(SL)은 실리콘 질화물을 포함할 수 있다.
도 41을 참조하면, 이방성 식각 공정이 수행될 수 있다. 상기 식각 공정에 의해 반도체 층(502)이 패터닝될 수 있다. 반도체 층(502)은 제1 반도체 패턴(SP1), 희생 패턴(SA), 및 제2 반도체 패턴(SP2)과 동일하게 패터닝될 수 있다. 스페이서층(SL)은 희생 패턴(SA) 및 제2 반도체 패턴(SP2)이 상기 식각 공정에 제거되는 것을 방지할 수 있다.
도 42를 참조하면, 반도체 산화물층(504)이 형성될 수 있다. 반도체 산화물층(504)을 형성하는 것은 반도체 층(502)을 산화하는 공정을 포함할 수 있다. 일 실시예에서, 반도체 산화물층(504)은 실리콘 게르마늄 산화물(SiGeO)을 포함할 수 있다.
이후, 스페이서층(SL)이 제거될 수 있으며, 소자 분리층(ST)이 형성될 수 있다. 소자 분리층(ST)은 기판(102)의 상면 및 반도체 산화물층(504)을 덮을 수 있다. 소자 분리층(ST)의 상면은 제1 반도체 패턴(SP1)의 상면보다 낮은 레벨에 위치할 수 있으며 반도체 산화물층(504)의 상면보다 높은 레벨에 위치할 수 있다. 이후, 도 9 내지 도 27에서 설명되었던 공정이 순서대로 진행될 수 있다.
도 43 및 도 44는 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I'을 따른 수직 단면도들이다.
도 43을 참조하면, 반도체 소자(600)는 제1 상부 채널(UC1)과 게이트 캡핑층(GP) 사이의 상부 교차부(GEa) 및 제1 상부 채널(UC1)과 제1 반도체 패턴(SP1) 사이의 하부 교차부(GEb)를 포함할 수 있다. 일 실시예에서, 하부 교차부(GEb)의 제1 수평 방향(D1)을 따르는 폭은 상부 교차부(GEa)의 제1 수평 방향(D1)을 따르는 폭보다 클 수 있다.
도 44를 참조하면, 반도체 소자(700)는 제1 상부 채널(UC1)과 게이트 캡핑층(GP) 사이의 상부 교차부(GEa) 및 제1 상부 채널(UC1)과 제1 반도체 패턴(SP1) 사이의 하부 교차부(GEb)를 포함할 수 있다. 일 실시예에서, 하부 교차부(GEb)의 제1 수평 방향(D1)을 따르는 폭은 상부 교차부(GEa)의 제1 수평 방향(D1)을 따르는 폭보다 작을 수 있다.
도 45 및 도 46은 본 개시의 일 실시예에 따른 반도체 소자의 선 I-I' 및 II-II'을 따른 수직 단면도들이다.
도 45 및 도 46을 참조하면, 반도체 소자(800)는 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이의 절연 패턴(IP)을 포함할 수 있다. 일 실시예에서, 절연 패턴(IP)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이를 완전히 채울 수 있다. 예를 들어, 게이트 전극(GE)의 일부분은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 배치되지 않을 수 있다. 게이트 절연층(GI)은 절연 패턴(IP)의 측면을 덮을 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 기판
ST : 소자 분리층 AP1 : 제1 활성 패턴
AP2 : 제2 활성 패턴 SP1 : 제1 반도체 패턴
SP2 : 제2 반도체 패턴 EP1 : 제1 연장 패턴
LC1 : 제1 하부 채널 UC1 : 제1 상부 채널
EP2 : 제2 연장 패턴 LC2 : 제2 하부 채널
UC2 : 제2 상부 채널 IP : 절연 패턴 GE : 게이트 전극 SD1 : 제1 소스/드레인 패턴
SD2 : 제2 소스/드레인 패턴 140 : 제1 층간 절연층
150 : 제2 층간 절연층 160 : 콘택

Claims (10)

  1. 기판의 상에 배치되며 하부 채널을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 수직 방향으로 이격되는 제2 반도체 패턴, 상기 제2 반도체 패턴은 상기 수직 방향으로 연장되는 상부 채널들을 포함하고;
    상기 하부 채널을 덮으며 상기 상부 채널을 둘러싸는 게이트 전극; 및
    상기 상부 채널의 양측에 배치되는 소스/드레인 패턴들을 포함하며,
    상기 기판 및 상기 제1 반도체 패턴의 도핑 농도는 1019/cm3 이하인 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 전극을 덮는 게이트 캡핑층을 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 게이트 전극은 상기 상부 채널과 상기 게이트 캡핑층 사이의 상부 교차부 및 상기 상부 채널과 상기 하부 채널 사이의 하부 교차부를 포함하며, 상기 상부 교차부의 높이는 상기 하부 교차부의 높이보다 작은 반도체 소자.
  4. 제3항에 있어서,
    상기 상부 채널과 상기 게이트 캡핑층 사이의 상기 게이트 전극의 높이는 50nm 이하인 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 반도체 패턴 및 제2 반도체 패턴 사이에 배치되며 상기 소스/드레인 패턴들과 수직 방향으로 오버랩되는 절연 패턴들을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 반도체 패턴은 상기 수직 방향으로 서로 이격되는 복수의 상부 채널들; 및
    상기 복수의 상부 채널들 사이에 배치되며 상기 소스/드레인 패턴들의 측면과 접하는 내측 스페이서를 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 전극의 상면은 상기 상부 채널의 상면보다 낮은 레벨에 위치하는 반도체 소자.
  8. 제7항에 있어서,
    상기 게이트 전극와 상기 상부 채널 사이에 상기 상부 채널을 둘러싸는 게이트 절연층을 더 포함하며, 상기 게이트 전극의 상면으로부터 상기 게이트 절연층의 상면까지의 높이는 10nm 이하인 반도체 소자.
  9. 기판의 상에 배치되는 제1 반도체 패턴, 상기 제1 반도체 패턴은 상기 기판의 상면으로부터 돌출되는 연장 패턴 및 상기 연장 패턴 상의 하부 채널을 포함하고;
    상기 연장 패턴과 상기 하부 채널 사이의 반도체 산화물층;
    상기 기판 및 상기 반도체 산화물층을 덮는 소자 분리층;
    상기 제1 반도체 패턴 상에 배치되며 상기 제1 반도체 패턴과 수직 방향으로 이격되는 제2 반도체 패턴, 상기 제2 반도체 패턴은 상기 수직 방향으로 연장되는 상부 채널들을 포함하고;
    상기 하부 채널을 덮으며 상기 상부 채널을 둘러싸는 게이트 전극;
    상기 게이트 전극을 덮는 게이트 캡핑층; 및
    상기 상부 채널의 양측에 배치되는 소스/드레인 패턴들을 포함하며,
    상기 기판 및 상기 제1 반도체 패턴의 도핑 농도는 1019/cm3 이하인 반도체 소자.
  10. 제9항에 있어서,
    상기 소자 분리층의 상면은 상기 하부 채널의 상면 및 하면 사이에 위치하는 반도체 소자.
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