CN103579236B - 横向半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及横向半导体器件及其制造方法，提供了一种方法来制造半导体器件，该半导体器件包括半导体主体、其上的电极和将电极与半导体主体绝缘的绝缘结构。该半导体主体包括第一导电型的第一接触区、第二导电型的主体区、第一导电型的漂移区和具有比漂移区更高的最大掺杂浓度的第二接触区。该绝缘结构包括与漂移区形成第一水平界面的栅极介电部分且具有第一最大垂直延伸部分。场介电部分与漂移区形成被设置在主表面之下的第二和第三水平界面。场介电部分的第二最大垂直延伸部分大于第一最大垂直延伸部分。场介电部分的第三最大垂直延伸部分大于第二最大垂直延伸部分。

Description

横向半导体器件及其制造方法
技术领域
本发明的实施方式涉及横向半导体器件，具体地，涉及具有绝缘场板的横向功率半导体晶体管，且涉及用于制造半导体器件的相关方法。
背景技术
半导体晶体管（尤其是场效应控制开关器件，诸如金属氧化物半导体场效应晶体管（MOSFET）和绝缘栅双极型晶体管（IGBT））已被用于各种应用，包括但不限于用作电源和功率转换器中的开关、电车、空调以及甚至立体声***。尤其对于能够切换大电流和/或以较高电压进行操作的功率器件而言，通常需要低导通状态电阻Ron和高击穿电压。
为提高横向场效应晶体管的击穿电压，例如，使用双扩散工艺并通过延伸到主表面的漏极区、漂移区以及源极区制造的LDMOS（横向扩散金属氧化物半导体器件）的击穿电压，场电极可被设置在沿着接近主表面的漂移区延伸的场氧化物上。使用LOCOS工艺（硅的局部氧化），可形成场氧化物。具有这种场重新分布结构的半导体器件的击穿电压主要由场氧化物的介电属性和垂直厚度决定。
然而，更厚的场氧化物可增大导通状态电阻Ron。具体地，在不同的额定击穿电压的半导体结构被集成在单个集成半导体器件内时，例如，通过CMOS技术（互补型MOS）或BiCMOS技术（结合的双极结型晶体管和CMOS晶体管）（诸如BCD技术（双极型CMOS-DMOS））形成的功率晶体管和测量电路和/或逻辑电路，在普通LOCOS工艺中形成相应的场氧化物时，额定阻塞电压较低的半导体晶体管的导通状态电阻Ron可大幅增大。
因此，有需要改进横向半导体器件的场重新分布结构及其制造方法。
发明内容
根据半导体器件的一种实施方式，所述半导体器件包括半导体主体，具有主表面，所述主表面具有限定垂直方向的法线方向；电极，被设置在所述主表面上；以及绝缘结构，其将所述电极与所述半导体主体绝缘。所述半导体主体在垂直横截面内包括：第一导电型的第一接触区，其延伸到所述主表面；第二导电型的主体区，其与所述第一接触区邻接并延伸至所述主表面；所述第一导电型的漂移区，其与所述主体区邻接并延伸至所述主表面；以及第二接触区，其包括比所述漂移区更高的最大掺杂浓度并延伸至所述主表面。所述绝缘结构在所述垂直横截面内包括：栅极介电部分，其至少与所述漂移区形成第一水平界面且在所述第一水平界面与所述电极之间具有第一最大垂直延伸部分；以及场介电部分，其与所述漂移区形成在所述垂直方向上被设置在所述主表面之下的第二水平界面和第三水平界面。在所述垂直方向上，所述第二水平界面与所述电极之间的所述场介电部分的第二最大垂直延伸部分大于所述第一最大垂直延伸部分。在所述垂直方向上，所述第三水平界面与所述电极之间的所述场介电部分的第三最大垂直延伸部分大于所述第二最大垂直延伸部分。
根据半导体器件的一种实施方式，所述半导体器件包括半导体主体，具有主表面，所述主表面具有限定垂直方向的法线方向；电极，被设置在所述主表面上；以及绝缘结构，其将所述电极与所述半导体主体绝缘。所述半导体主体包括：第一导电型的第一接触区，被设置为靠近所述主表面；第二导电型的主体区，其与所述第一接触区形成延伸至所述主表面的第一pn结；所述第一导电型的漂移区，其与所述主体区形成延伸至所述主表面的第二pn结；以及第二接触区，其具有比所述漂移区更高的最大掺杂浓度并被设置为靠近所述主表面。所述绝缘结构至少与所述漂移区形成半导体-绝缘体界面。所述半导体-绝缘体界面包括第一水平界面部分、被垂直设置在所述主表面和所述第一水平界面部分之下的第二水平界面部分、以及被垂直设置在所述第二水平界面部分之下的第三水平界面部分。
根据一种用于制造横向场效应半导体器件的方法的实施方式，所述方法包括：提供半导体主体，所述半导体主体包括第一导电型的第一半导体区，所述第一半导体区延伸至具有限定垂直方向的法线方向的主表面；在所述第一半导体区上形成具有第一开口的第一掩模，所述第一开口在垂直横截面内具有第一水平延伸部分；使用所述第一掩模在所述第一半导体区内形成第一沟槽；在所述第一半导体区上形成具有第二开口的第二掩模，所述第二开口在所述垂直横截面内具有大于所述第一水平延伸部分的第二水平延伸部分；使用所述第一掩模在所述第一半导体区内形成第一沟槽；通过所述第二掩模各向异性刻蚀所述第一半导体区，以形成加宽的第一沟槽；沉积介电材料，以填充所述加宽的第一沟槽；以及使所述介电材料平坦化，以形成绝缘结构。形成所述第一掩模和所述第二掩模，使得当从上方观看时，所述第一开口和所述第一沟槽中的至少一个被设置在所述第二开口内。
根据一种用于制造半导体器件的方法的实施方式，所述方法包括：提供半导体主体，所述半导体主体包括第一导电型的漂移区，所述漂移区延伸至具有限定垂直方向的法线方向的主表面；以及形成横向场效应结构。形成横向场效应结构包括：在所述漂移区内形成第二导电型的主体区；在所述主体区内形成第一导电型的第一接触区；在所述漂移区内，靠近所述主表面形成第二接触区，所述第二接触区包括比所述漂移区更高的最大掺杂浓度；形成介电结构；以及在所述主表面上形成电极，使得所述绝缘结构包括：栅极介电部分，其至少与所述漂移区形成第一水平界面且在所述第一水平界面与所述电极之间具有第一最大垂直延伸部分；以及场介电部分，其与所述漂移区形成在所述垂直方向上被设置在所述主表面之下的第二水平界面和第三水平界面。在所述第二水平界面与所述电极之间的所述场介电部分的第二最大垂直延伸部分大于所述第一最大垂直延伸部分。在所述第三水平界面与所述电极之间的所述场介电部分的第三最大垂直延伸部分大于所述第二最大垂直延伸部分。
在阅读以下详细描述后，并在查看附图之后，本领域技术人员将认识到额外的特征和优点。
附图说明
附图中的元件不一定按比例绘制，而是将重点放在示出本发明的原理上。此外，在附图中，相似的附图标记表示相应的部件。在附图中：
图1示出了穿过根据一种实施方式的半导体器件的半导体主体的垂直横截面；
图2示出了穿过根据一种实施方式的图1中所示的半导体器件的垂直横截面的子截面；
图3示出了穿过根据一种实施方式的半导体器件的垂直横截面；
图4A至图7示出了在根据实施方式的一种方法的方法步骤期间穿过半导体主体的垂直横截面；以及
图8A至图9B示出了在根据实施方式的一种方法的方法步骤期间穿过半导体主体的垂直横截面。
具体实施方式
在以下详细描述中，对形成其一部分的附图进行参照，且在该附图中，通过说明的方式来示出可以实践本发明的具体实施方式。在这方面，方向术语，诸如“顶部”、“底部”、“前侧”、“后侧”、“前部”、“尾部”等，参照所描述的附图的取向来使用。由于实施方式的部件可被定位在多个不同取向上，所以方向术语被用于说明的目的且不以任何方式限定。将理解，其他实施方式可被利用，且结构或逻辑改变可在不背离本发明的范围的情况下做出。因此，以下详细描述并不在限定意义上被考虑，且本发明的范围由所附权利要求来限定。
现将详细参照各种实施方式，其一个或多个实例在附图中被示出。每个实例均通过说明的方式来提供，且不意味着对本发明的限定。例如，被示出或描述为一种实施方式的一部分的特征可在其他实施方式上被使用或与其他实施方式结合来使用，以产生另一的实施方式。这旨在使本发明包括这种修改和变形。使用不应被解释为限定所附权利要求的范围的具体语言来描述实例。附图未按比例绘制且仅用于说明的目的。为清晰起见，若不以其他方式表述，则相同元件或制造步骤在不同附图中由相同附图标记来指示。
如本说明书中所用的术语“水平的”旨在描述基本平行于半导体衬底或主体的第一或主表面的取向。这可以是例如晶圆或芯片的表面。
如本说明书中所用的术语“垂直的”旨在描述被布置为基本垂直于第一表面的取向，即与半导体衬底或主体的第一表面的法线方向平行的取向。
在本说明书中，半导体主体的半导体衬底的第二表面被视为由下表面或背面形成，而第一表面被视为由半导体衬底的上表面、前表面或主表面形成。因此，如本说明书中使用的术语“在…之上”和“在…之下”在考虑该取向时描述一结构特征相对于另一结构特征的相对位置。
在本说明书中，n掺杂被称为第一导电类型，而p掺杂被称为第二导电类型。可替代地，半导体器件可利用相反的掺杂关系来形成，使得第一导电类型可以是p掺杂且第二导电类型可以是n掺杂。此外，一些附图通过在掺杂类型之后标注“-”或“+”来示出相对掺杂浓度。例如，“n-”是指小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有大于“n”掺杂区的掺杂浓度。然而，指示相对掺杂浓度不意味着相同相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非以其他方式表述。例如，两个不同的n+掺杂区可具有不同的绝对掺杂浓度。这也适用于例如n+掺杂或p+掺杂区。
在本说明书中描述的具体实施方式涉及而不限于半导体器件，具体地，涉及场效应半导体晶体管及其制造方法。在本说明书内，术语“半导体器件”和“半导体元件”被同义使用。半导体器件通常包括场效应结构，诸如IGBT结构或MOSFET，其具有在第一导电型漂移区与第二导电型主体区之间形成主体二极管的pn结。场效应结构通常为横向场效应结构，例如，两个接触区被设置为靠近半导体主体的第一表面的DMOS结构。两个负载金属化层以及绝缘栅电极通常被设置在第一表面上，这两个负载金属化层中的每一个均与这两个接触区中的一个处于低电阻电接触。第一表面在下文中也被称为主表面。
如本说明书中使用的术语“转换”旨在描述半导体器件的电流从正方向或导电方向的切换，其中，在与反向偏置pn负载结的方向相反或反向的方向上，正向偏置pn负载结，例如在主体区与漂移区之间的pn结。采用反向偏置的pn负载结操作半导体器件在下文中也被称为在阻断模式下操作半导体器件。同样，采用正向偏置的pn负载结操作半导体器件在下文中也被称为在正向模式下操作半导体器件。如本说明书中使用的术语“硬转换”旨在描述通过至少约1010V/s的速度（更通常地，通过至少约2×1010V/s的速度）进行转换。
通常，半导体器件为具有有源区的功率半导体器件，该功率半导体器件具有多个IGBT单元或MOSFET单元，用于执行和/或控制在这两个负载金属化层之间的负载电流。此外，功率半导体器件通常具有***区域，当从上方观看时，该***区域具有至少部分包围有源区的至少一个边缘终止结构。
如本说明书中所使用的术语“功率半导体器件”旨在描述在具有高电压和/或高电流切换能力的单芯片上的半导体器件。换言之，功率半导体器件旨在用于通常在安培范围内的高电流。在本说明书中，术语“功率半导体器件”和“功率半导体元件”被同义使用。
如本说明书中使用的术语“场效应”旨在描述第一导电型的导电“沟道”的电场介导形成和/或在第二导电型的半导体区（通常为第二导电型的主体区）内控制该沟道的导电性和/或形状。由于场效应，在第一导电型的源极区或发射极区与第一导电型的漂移区之间形成和/或控制通过沟道区的单极性电流路径。漂移区可分别与漏极区或集电极区接触。漏极区或集电极区与漏极或集电极处于低电阻电接触。源极区或发射极区与源极或发射极处于低电阻电接触。
在本说明书的上下文中，术语“处于电阻电接触”和“处于电阻电连接”旨在描述至少在未将任何电压施加给半导体器件和/或在该器件上未施加任何电压时，在半导体器件的相应元件或部分之间具有电阻电流路径。同样，术语“处于低电阻电接触”和“处于低电阻电连接”旨在描述至少在未将任何电压施加给半导体器件和/或在该器件上未施加任何电压时，在半导体器件的相应元件或部分之间具有低电阻电流路径。在本说明书中，术语“处于低电阻电接触”、“电耦接”以及“处于低电阻电连接”被同义使用。在某些实施方式中，在将低电压施加给半导体器件和/或在该器件上施加低电压（例如，小于1或几伏特的探头电压）时，在半导体器件的相应元件或部分之间的低电阻电流路径的较低电阻率，例如由于耗尽形成至少一部分电流路径的半导体区而变得高于阈值电压。
在本说明书的上下文中，术语“MOS”（金属-氧化物-半导体）应被理解为包括更通用的术语“MIS”（金属-绝缘体-半导体）。例如，术语MOSFET（金属氧化物半导体场效应晶体管）应被理解为包括FET，其具有氧化物以外的栅极绝缘体，即，术语MOSFET被用作分别比IGFET（绝缘栅场效应晶体管）和MISFET（金属绝缘体半导体场效应晶体管）更通用的术语。
在本说明书的上下文中，术语“栅电极”旨在描述一种电极，该电极靠近主体区而被定位并与该主体区绝缘且被配置为形成和/或控制通过该主体区的沟道区。
在本说明书的上下文中，术语“场电极”旨在描述一种电极，该电极被设置为靠近半导体区（通常为漂移区），分别与该半导体区和半导体主体绝缘，且被配置为通过对周围的半导体区充电至适当电压（即，通常为用于n型半导体区的负电压）来扩大在半导体区中的耗尽部分。
通常，场电极由导电区构成，被设置在半导体主体内或之上，且通过形成场介电区的绝缘区与半导体主体绝缘。在阻断模式期间，电荷（通常为用于n型半导体区的负电荷）与绝缘区相邻接，使得一部分半导体区由电荷耗尽。导电区域可由具有足够高的导电性的材料制成，从而在器件操作期间，导电区域形成等电位区。例如，导电区域可由具有金属性或接近金属性的导电性的材料制成，诸如金属（例如，钨）、高度掺杂的多晶硅、硅化物等。通常，导电区域与半导体器件的栅极金属化层处于电阻电连接。此外，仅一部分导电区域可形成场电极，而另一部分可形成场效应结构的栅电极。绝缘区域可由任何合适的介电材料制成，诸如氧化硅，例如，热氧化硅、氮化硅、氧氮化硅等。
在本说明书的上下文中，术语“台面”或“台面区域”旨在描述在垂直横截面中延伸到半导体衬底或主体内的两个相邻沟槽之间的半导体区。
在下文中，属于半导体器件和用于形成半导体器件的制造方法的实施方式主要针对硅（Si）半导体器件来说明。因此，单晶半导体区或层通常是单晶Si区或Si层。然而，应理解，半导体主体可由适于制造半导体器件的任何半导体材料制成。这些材料的实例包括但不限于示例性半导体材料，诸如硅（Si）或锗（Ge）、IV族化合物半导体材料（诸如碳化硅（SiC）或硅锗（SiGe））、二元、三元或四元III-V族半导体材料（诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、铟镓磷化物（InGaP）、铝镓氮化物（AlGaN）、铝铟氮化物（AlInN）、铟镓氮化物（InGaN）、铝镓铟氮化物（AlGaInN）或铟镓砷磷化物（InGaAsP））、以及二元或三元II-VI族半导体材料（诸如碲化镉（CdTe）和碲镉汞化物（HgCdTe）），仅举几例。上述提到的半导体材料也被称为同质结半导体材料。当结合两种不同半导体材料时，形成异质结半导体材料。异质结半导体材料的实例包括但不限于，铝镓氮化物（AlGaN）-铝镓铟氮化物（AlGaInN）、铟镓氮化物（InGaN）-铝镓铟氮化物（AlGaInN）、铟镓氮化物（InGaN）-氮化镓（GaN）、铝镓氮化物（AlGaN）-氮化镓（GaN）、铟镓氮化物（InGaN）-铝镓氮化物（AlGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC、GaAs和GaN材料。若半导体主体分别包括具有高击穿电压和高临界雪崩场强的宽带隙材料，诸如SiC或GaN，则相应的半导体区的掺杂可被选择为更高，这减小了导通状态电阻Ron，其在下文中也被称为导通电阻Ron。
参照图1，说明半导体器件100的第一实施方式。图1示出了穿过半导体器件100的半导体主体40的垂直横截面。半导体主体40在主表面101与第二表面102之间延伸，主表面101具有限定垂直方向en的法线方向，第二表面102被设置为与主表面101相反。在下文中，主表面101也被称为主水平表面。在一种实施方式中，半导体器件100作为横向MOSFET来实施。在该实施方式中，形成源极金属化层的第一负载金属化层10、形成漏极金属化层的第二负载金属化层11、以及栅极金属化层12通常被设置在主表面101上且彼此绝缘。
在另一实施方式中，半导体器件100形成IGBT。在该实施方式中，第一负载金属化层10形成发射极金属化层，以及第二负载金属化层11形成集电极金属化层。
注意，在图1中所示的横截面可仅与更复杂的半导体器件的截面相对应，例如，包括其他半导体结构（诸如模拟或数字测量或控制结构，例如，CMOS或BiCMOS结构，诸如BCD结构）的集成半导体器件。
第一负载金属化层10与第一导电型的第一接触区1进行低电阻接触，第一接触区1被设置为靠近主表面101。第二导电型的主体区2与第一接触区1邻接，并与第一接触区1形成延伸至主表面101的第一pn结。第一导电型的漂移区3与主体区2邻接，并与主体区2形成延伸至主表面101的第二pn结。第二负载金属化层11与第二导电型的第二接触区4进行低电阻接触，第二接触区4被设置为靠近主表面101，并具有高于漂移区3的最大掺杂浓度。
在示例性实施方式中，第一接触区1、第二接触区4、主体区2以及漂移区3延伸至主表面101。
第二接触区4可以是第一导电型，并形成横向MOSFET结构的漏极区域。在该实施方式中，第一接触区1形成源极区域。
可选地，第二接触区4为第二导电型，并形成横向IGBT结构的集电极区域。在该实施方式中，第一接触区1形成发射极区域。
注意，半导体器件100可包括如图1中所示的多个单元电池，这些单元电池被连接至共同的负载金属化层10、11和共同的栅极金属化层12。
此外，第一导电型的场停止区具有比漂移区3更高的最大掺杂浓度，并可被设置在第二接触区4与漂移区3之间。
电极13被设置在主表面101上，并通过绝缘结构9与半导体主体40绝缘。电极13与栅极金属化层12进行低电阻电接触。在示例性实施方式中，第一负载电极10、第二负载电极11、以及电极13通过相应的穿通式触点10a、11a、12a与相应金属化层10、11、12电连接，这些穿通式触点10a、11a、12a穿过设置在主表面101上的层间介电层15延伸。层间介电层15可由任何合适的介电材料制成，诸如二氧化硅（SiO2）、氮化硅（SiN）以及氧氮化硅（SiOxNy）、TEOS（正硅酸乙酯）、USG（未掺杂的硅酸盐玻璃）、HDP氧化物（高密度等离子体氧化物）或掺杂的氧化物，例如PSG（磷硅酸盐玻璃）、BPSG（硼磷硅酸盐玻璃）或BSG（硼硅酸盐玻璃）。
电极13具有第一部分和第二部分，第一部分在水平方向上沿着主体区2从第一接触区1延伸并至少延伸至漂移区3，第二部分与第一部分邻接，被设置在漂移区3之上并与主体区2隔开。绝缘结构9具有栅极介电部分9a和场介电部分9b，栅极介电部分9a被设置在半导体主体与形成栅电极的电极13的第一部分之间，场介电部分9b与栅极介电部分9a邻接且被设置在漂移区3与形成场电极的电极13的第二部分之间。
栅极介电部分9a被设置在主表面101上，并在水平方向上至少在第一和第二pn结之间延伸。因此，通过在栅极金属化层12与第一负载金属化层10之间施加合适的电压差，可在主体区2的邻接部分内形成沟道区（由图1中的水平虚线表示）。
场介电部分9b沿着漂移区3延伸并进入该漂移区3内，且与栅极介电部分9a相比，具有更高的垂直延伸部分。因此，半导体器件100的击穿电压通常被增大。
通常，绝缘结构9a、9b由连续的介电区9形成。介电区9可由任何合适的介电材料制成，诸如氧化硅（SiO2）、氮化硅（SiN）以及氧氮化硅（SiOxNy），但也可由高介电常数材料（诸如氧化铪（HfO）等）制成。
根据一种实施方式，栅极介电部分9a与漂移区3、主体区2以及源极区1形成第一水平界面91，以及场介电部分9b与漂移区形成二者均被设置在主表面101之下的第二水平界面92和第三水平界面93。在第二水平界面92与电极13之间的场介电部分9b的第二最大垂直延伸部分d2大于在第一水平界面91与电极13之间的第一最大垂直延伸部分d1。在第三水平界面93与电极13之间的场介电部分9b的第三最大垂直延伸部分d3大于第二最大垂直延伸部分d2。这在图2中更详细示出，图2示出了图1中所示的横截面的放大子截面。因此，场介电部分可被适当加厚，使得击穿电压进一步被增大，而不明显减小导通电阻。第三最大垂直延伸部分d3可例如比第二最大垂直延伸部分d2大至少约1.2倍。
根据一种实施方式，绝缘结构9与漂移区3、主体区2以及第一接触区1形成半导体-绝缘体界面。该半导体-绝缘体界面包括第一水平界面部分91、垂直设置在主表面101和第一水平界面部分91之下的第二水平界面部分92、以及垂直设置在第二水平界面部分92之下的第三水平界面部分93。
通常，场介电部分9b与漂移区3形成在垂直方向上被设置在第一水平界面91之下的第四水平界面94。当从上方观看时，第三水平界面93被设置在第二水平界面92与第四水平界面94之间。在下文中，第四水平界面94也被称为形成在绝缘结构9与半导体主体40之间的半导体-绝缘体界面的第四水平界面部分。
此外，场介电部分9b通常延伸至第二接触区4，以确保较大的击穿电压。
在图1中所示的示例性实施方式中，漂移区3分别形成并嵌入在第一导电型的衬底8内。衬底8可形成集成半导体器件的共同衬底，该集成半导体器件包括其他半导体结构，诸如横向隔开并形成图1中所示的三端场效应结构的CMOS或BiCMOS结构。绝缘层19通常被设置在衬底8上且可具有与第二最大垂直延伸部分d2基本匹配的垂直延伸部分。绝缘层19的一部分可形成至少一个其他半导体结构的场氧化物。因此，可根据低于图1中所示的场效应结构的额定击穿电压的其他半导体结构的至少一个的额定击穿电压，选择第二最大垂直延伸部分d2。这有利于制造具有额定击穿电压不同的半导体结构的集成半导体器件，而不明显影响导通电阻。
通常，主体区2也与第一负载金属化层10处于低电阻电接触，以避免闩锁效应。在图1中所示的示例性实施方式中，这经由第二导电型的高度掺杂的主体接触区5以及第二导电型的深主体连接区域6来提供，该深主体连接区域6可具有在主体区4的最大掺杂浓度与主体接触区5的最大掺杂浓度之间的最大掺杂浓度。此外，深主体区7具有比主体区4更高的最大掺杂浓度，并可与主体区2和深主体连接区域6邻接并设置在主体区2和深主体连接区域6之下。
在从上方观看时，电极13通常与第一接触区1、主体区2、漂移区3、栅极介电部分9a、场介电部分9b、第一水平界面91、第二水平界面92、第三水平界面93以及深主体连接区域6重叠。更通常地，在从上方观看时，电极13仅与第三水平界面93局部重叠，而不与第四水平界面94重叠。这确保了场介电部分9b具有其最大垂直延伸部分，其中，电极13在漂移区3之上结束。因此，利用在垂直横截面内基本为条形的相结合的栅极和场电极13，通常实现特别低的导通电阻和特别高的击穿电压。此外，这通常节省了制造半导体器件100时的成本。
再次参照图2，说明了其他实施方式。为清晰起见，在图2中仅示出了半导体器件100的电极13和绝缘结构9。在从上方观看时，电极13通常靠近第三水平界面93的中心延伸。这意味着，如在漂移区3之上并从位置xp处测量的电极13的水平延伸部分xe通常等于或略微大于第二水平界面92的水平延伸部分x2和一半的第三水平界面93的水平延伸部分x3的总和，在该位置xp处，当从上方观看时，第一水平界面91和第二水平界面92邻接。此外，可选择使水平延伸部分x2大于第四水平界面94的水平延伸部分x4，例如，超过约2倍或者甚至超过约5倍，以确保特别低的导通电阻。在其他实施方式中，可选择使水平延伸部分x2小于水平延伸部分x4，以确保特别高的击穿电压。根据电压等级，设置在下面的绝缘结构9的一部分的总水平延伸部分x的范围可从约1μm到约15μm。
通常，第二水平界面92和第四水平界面94共面，且分别基本被设置在共同的水平面内。例如，场介电部分9b的最大垂直延伸部分d4基本与第二最大垂直延伸部分d2相匹配。
在示例性实施方式中，延伸到第三水平界面93的绝缘结构9的最低部分成锥形。因此，在从上方观看时，第二水平界面92、第三水平界面93、以及第四水平界面94彼此隔开。在其他实施方式中，当从上方观看时，第三水平界面93与第二水平界面92和第四水平界面94邻接。
图3示出了穿过半导体器件200的垂直横截面。半导体器件200与上述参照图1、图2所示的半导体器件100相似。然而，第二水平界面92的水平延伸部分x2小于第三水平界面93的水平延伸部分x3，且基本等于第四水平界面94的水平延伸部分x4。
图4A至图7示出了根据几种实施方式的用于形成半导体器件100的方法。这些图示出了在特定方法步骤期间或之后穿过半导体主体的垂直横截面。在第一工艺中，提供了一种半导体主体（通常是Si晶片或Si衬底），其具有主表面101以及被设置为与主表面101相反的背面。主表面101的法线方向限定了垂直方向en。如图4A中所示，半导体主体通常包括延伸到主表面101的第一导电型（在示例性实施方式中为n型）的第一半导体区3。通常，第一半导体区3或第一半导体区3的一部分在待制造的半导体器件内形成漂移区。例如，通过注入以及热驱动进入，在主表面101与背面（在图4A中未示出）之间延伸的共同衬底中，第一半导体区3可被形成为阱。此外，半导体主体通常在主表面101上覆盖有屏蔽氧化层17。
随后，掩模18分别形成在主表面101和屏蔽氧化层17上。形成掩模18可包括沉积树脂和光刻构造该树脂。随后，可穿过掩模18来刻蚀屏蔽氧化层17，以形成具有第一开口的第一掩模17，该第一开口具有第一水平延伸部分w1。
随后，使用第一掩模17将第一沟槽50从主表面101形成到第一半导体区3中。在图4B中示出了所获得的半导体结构100。
通常使用各向同性刻蚀工艺，将第一沟槽50刻蚀到第一半导体区3中。因此，第一沟槽50在垂直横截面中具有第一水平延伸部分w1。通常，第一沟槽50的垂直延伸部分在从约50nm到约1μm的范围内，更通常地，在从约100nm到约500nm的范围内。此外，在所示出的垂直横截面内，第一沟槽50的水平延伸部分w1通常在从约300nm到约50μm的范围内，更通常地，在从约500nm到约10μm的范围内。
在示例性实施方式中，垂直沟槽50具有基本水平的底壁和基本垂直的侧壁。注意，半导体器件100通常以晶片级制造。因此，可并行制造多个半导体器件100。此外，待制造的每个半导体器件100可包括几个场氧化物。因此，可并行形成多个垂直沟槽50。这也可适用于以下所说明的工艺。
还要注意，在刻蚀第一沟槽50之前或之后，可去除掩模18。
随后，可去除第一掩模17。第一半导体区3可被进行热氧化，从而形成热氧化层17’。通常，热氧化层17’具有的最大垂直延伸部分大于第一沟槽50的垂直深度。例如，对于垂直延伸部分约为150nm的第一垂直沟槽50而言，热氧化层17’可具有约200nm的垂直延伸部分。在图5A中示出了所获得的半导体结构100。
随后，通常去除热氧化层17’。在图5B中示出了所获得的半导体结构100。根据该工艺顺序，形成第一沟槽50的锥形和/或圆形侧壁。在其他实施方式中，省略形成和剥离热氧化层17’。
随后，在第一半导体区3上形成第二掩模，该第一半导体区3具有开口，该开口在垂直横截面内具有第二水平延伸部分w2，该第二水平延伸部分w2大于第一沟槽50的第一水平延伸部分w1，且因此，当从上方观看时，第一沟槽50被设置在开口内。在此之后，通过第二掩模来各向异性刻蚀第一半导体区3，以形成加宽的第一沟槽51。这些工艺通常作为STI工艺（浅沟槽隔离）来进行。在示例性实施方式中，如图6A中所示，在第一半导体区3上形成硬掩模层9a。该硬掩模层9a通常被形成为介电层的堆叠。例如，二氧化硅/氮化硅/二氧化硅的堆叠可被形成在第一半导体区3上，作为硬掩模层9a。随后，抗蚀剂掩模18a可被形成在硬掩模层9a上，并被用于使硬掩模层9a在第一垂直沟槽50之上凹入，使得当从上方观看时，第一沟槽50分别完全被设置在硬掩模9a的凹槽和开口内。在示例性实施方式中，当从上方观看时，第一沟槽50基本相对于硬掩模9a的开口为中心。在其他实施方式中，当从上方观看时，第一沟槽50的中心相对于硬掩模9a的开口的中心被偏移。在所示出的垂直横截面内，硬掩模9a的开口的第二水平延伸部分w2通常在从约500nm到约200μm的范围内，更通常地，在从约1μm到约15μm的范围内。随后，通过形成第二掩模的硬掩模9a来各向异性刻蚀第一半导体区3，形成加宽的第一沟槽51。在图6B中示出了所获得的半导体结构100。
由于各向异性刻蚀第一半导体区3，所以加宽的第一沟槽51在所示出的垂直横截面内具有三个基本水平的底壁部分92’、93’和94’以及基本垂直的外侧壁。在主表面101与水平底壁部分92’和94’之间的垂直距离D2与通过第二掩模9a的各向异性刻蚀工艺的刻蚀深度相对应。垂直距离D2可在从约100nm到约1μm的范围内，更通常地，在从约200nm到约800nm的范围内。主表面101与中心的水平底壁部分92’和94’之间的垂直距离D3大于垂直距离D2，且与这两个各向异性刻蚀工艺的刻蚀深度的总和相对应。
随后，沉积介电材料，例如氧化硅，以填充加宽的第一沟槽51。这可使用CVD工艺（化学气相沉积）来实现。
随后，至少使沉积的介电材料平坦化，以形成具有平坦的和基本水平的顶面的绝缘结构9，电极将被形成在该顶面上。在图7中示出了所获得的半导体结构。
平坦化通常包括CMP工艺（化学机械抛光）。硬掩模9a在该工艺中可被用作停止区。
分别根据在硬掩模9a之上突出的沉积的介电材料的一部分的量和高度，可在CMP工艺之前，在加宽的沟槽51之上和/或附近部分回刻沉积的介电材料。为此，可在主表面101上形成第三掩模层；可至少在加宽的第一沟槽51之上使第三掩模层凹入，以形成第三掩模；并可通过第三掩模来刻蚀沉积的介电材料。
随后，在绝缘结构9上形成电极，例如，通过沉积导电材料和掩蔽式回刻来形成。因此，该电极与半导体主体绝缘，且在垂直横截面内通常基本为条形。该电极通常形成相结合的栅极和场电极。
根据一种实施方式，形成绝缘结构9和电极，使得该绝缘结构包括栅极介电部分9a和场介电部分9b。栅极介电部分9a至少与形成漂移区3的第一半导体区1的一部分形成第一水平界面91，且分别在第一水平界面91之上以及在第一水平界面91与电极之间具有第一最大垂直延伸部分d1。场介电部分9b在垂直横截面内与漂移区3形成第二水平界面92、第三水平界面93和第四水平界面94，这些界面在垂直方向上被设置在主表面101之下。分别在第二水平界面92之上和在第二水平界面92与电极13之间的场介电部分9b的第二最大垂直延伸部分d2大于第一最大垂直延伸部分d1。分别在第三水平界面93之上和在第三水平界面93与电极13之间的场介电部分9b的第三最大垂直延伸部分d3大于第二最大垂直延伸部分d2。
在形成绝缘结构9之前或之后，通常执行以下工艺。第二导电型的主体区可被形成在主表面101附近的第一半导体区3内。在主表面101附近，可在主体区内形成第一导电型和具有比主体区更高的最大掺杂浓度的源极区或发射极区。在第一半导体区中，可形成第一导电型的场停止区，该场停止区包括比第一半导体区更高的最大掺杂浓度。在主表面101附近，可在第一半导体区3内形成具有比第一半导体区3更高的最大掺杂浓度的第一导电型的漂移区或者具有比第一半导体区3更高的最大掺杂浓度的第二导电型的集电极区。这可通过相应的注入工艺和驱动进入来进行。此外，可在主表面101上形成层间介电层、第一和第二负载金属化层、栅极金属化层以及相应的穿通式触点。因此，可形成上述参照图1至图3所说明的场效应半导体器件。通常形成半导体器件，使得该器件包括横向功率MOSFET结构或横向功率IGBT结构。
根据一种实施方式，用于制造横向场效应半导体器件100的方法包括：提供半导体主体，所述半导体主体包括第一导电型的第一半导体区1，所述第一半导体区延伸至具有限定垂直方向的法线方向的主表面101；在主表面101上形成第一掩模17；使用所述第一掩模17在第一半导体区3内形成第一沟槽50，使得第一沟槽50在垂直横截面内具有第一水平延伸部分w1；在第一半导体区3上形成具有开口的第二掩模9a，该开口具有大于第一水平延伸部分w1的第二水平延伸部分w2，使得当从上方观看时，第一沟槽50被设置在开口内；穿过第二掩模9a各向异性刻蚀第一半导体区3，以形成加宽的第一沟槽51；沉积介电材料，以填充所述加宽的第一沟槽51；以及使介电材料平坦化，以形成绝缘结构9。
图8A至图9B示出了根据几种实施方式的用于形成半导体器件101的方法。这些图示出了在特定的方法步骤期间或之后穿过半导体主体的垂直横截面。在第一工艺中，提供半导体主体（通常为Si晶片或Si衬底），其具有主表面101和被设置为与主表面101相反的背面。主表面101的法线方向en限定了垂直方向en。如上述参照图4A所述，半导体主体通常包括延伸到主表面101的第一导电型的第一半导体区3，且第一半导体区3的至少一部分在待制造的半导体器件内形成漂移区。此外，半导体主体在主表面101上可由屏蔽氧化层覆盖。可去除屏蔽氧化层，且通常在第一半导体区3上形成硬掩模层9a。这可通过与上述参照图6a所述的相似的方式进行。然而，在该实施方式中，在平坦的主表面101上形成硬掩模层9a。随后，使用例如抗蚀剂掩模18，使硬掩模层9a凹入以露出第一半导体区3，从而形成具有第二开口的第二掩模9a，该第二开口具有第二水平延伸部分w2。在图8A中示出了所获得的半导体结构110。
随后，分别在第一半导体区3和第二掩模9a上形成第一掩模18a（通常为抗蚀剂掩模），该第一掩模18a具有第一开口，该第一开口在垂直横截面内具有比第二水平延伸部分w2更小的第一水平延伸部分w1，使得在从上方观看时，第一开口被设置在第二开口内。
随后，使用第一掩模18a，通常通过各向异性刻蚀工艺，将第一沟槽50形成到第一半导体区3内。在图8B中示出了所获得的半导体结构110。可如上述参照图4B、图6B所述来选择第一水平延伸部分w1和第二水平延伸部分w2。
随后，去除第一掩模18a以露出第二掩模9a。
随后，通过第二掩模9a的对第一半导体区3的各向异性刻蚀工艺被用于形成加宽的第一沟槽51；沉积介电材料，以填充加宽的第一沟槽51；以及至少使介电材料平坦化，以形成绝缘结构9。通常如上述参照图7所述来执行这些工艺。在图9B中示出了所获得的半导体结构110。
半导体结构110与图7中所示的半导体结构100相似。然而，在从上方观看半导体结构110时，第三水平界面93与第二水平界面92和第四水平界面94邻接。
此外，如上述参照图7所述，可至少另外形成主体区、主体接触区、源极或发射极区、可选的场停止区和漏极区或集电极区。另外，可在半导体器件110的主表面101上形成层间介电层、第一和第二负载金属化层和栅极金属化层以及相应的穿通式触点。
上述参照图4A至图7和图8A至图9B所说明的方法的共同之处在于，使用通过彼此对准的第一掩模和第二掩模的两次各向异性刻蚀工艺，形成加宽的沟槽51。更具体地，第一掩模具有第一开口，以及第二掩模具有第二开口，且形成第一掩模和第二掩模，使得当从上方观看时，第一开口和通过第一开口刻蚀的第一沟槽分别被设置在第二开口内。在上述参照图4A至图7所说明的实施方式中，在形成第二掩模之前，去除第一掩模。在上述参照图8A至图9B所说明的实施方式中，在形成第二掩模之后，形成第一掩模，并在第一各向异性刻蚀工艺期间，第一掩模覆盖第二掩模。这两个工艺顺序允许形成场氧化物，这些场氧化物被适当加厚，以增大击穿电压和/或降低场效应结构的导通电阻。此外，这两个工艺顺序允许形成加厚的场氧化物，该场氧化物仅用于具有最高额定阻断能力的集成半导体器件的场效应结构。因此，可通过简单和成本高效的方式形成具有不同额定阻断能力的结构的集成半导体器件。
尽管已公开了本发明的各种示例性实施方式，但对于本领域技术人员而言，显然可在不背离本发明的精神和范围的情况下进行各种改变和修改，这些改变和修改将实现本发明的一些优点。对于本领域相当熟练的技术人员而言，显然可适当替换执行相同功能的其他元件。应当提及，参照具体附图所说明的特征可与其他附图的特征相结合，甚至是在未明确提及的那些情况下。对本发明概念的这种修改旨在被所附权利要求涵盖。
空间性相关术语，诸如“在…之下”、“在…下面”、“低于”、“在…之上”、“高于”等，是为了便于描述而用于说明一个元件相对于第二元件的位置。这些术语旨在包括除了那些图中所示方向之外的该装置的所有不同方向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等，且不意味着限定。类似术语在通篇描述中指代类似元件。
如本文所使用，术语“具有（having）”、“包含（containing）”、“包括（including）”、“由…构成（comprising）”等是指出存在所述元件或特征，但不排除其他元件或特征的开放式术语。冠词“一个”、“一种”和“该”旨在包括复数以及单数，除非上下文另有明确说明。
在考虑上述变化和应用范围时，应理解，本发明不受上述描述限制，也不受附图限制。相反，本发明仅由所附权利要求及其法律等同物来限定。

Claims (22)

1.一种半导体器件，包括：
半导体主体，具有主表面，所述主表面具有限定垂直方向的法线方向，所述半导体主体在垂直横截面内包括：
第一导电型的第一接触区，其延伸到所述主表面；
第二导电型的主体区，其与所述第一接触区邻接并延伸至所述主表面；
第一导电型的漂移区，其与所述主体区邻接并延伸至所述主表面；以及
第二接触区，其包括比所述漂移区更高的最大掺杂浓度并延伸至所述主表面；
电极，被设置在所述主表面上；以及
绝缘结构，其将所述电极与所述半导体主体绝缘且在所述垂直横截面内包括：
栅极介电部分，其至少与所述漂移区形成第一水平界面且在所述第一水平界面与所述电极之间具有第一最大垂直延伸部分；以及
场介电部分，其与所述漂移区形成在所述垂直方向上被设置在所述主表面之下的第二水平界面和第三水平界面，其中，在所述第二水平界面与所述电极之间的所述场介电部分的第二最大垂直延伸部分大于所述第一最大垂直延伸部分，且其中，在所述第三水平界面与所述电极之间的所述场介电部分的第三最大垂直延伸部分大于所述第二最大垂直延伸部分，
其中，所述场介电部分与所述漂移区形成在所述垂直方向上被设置在所述第一水平界面之下的第四水平界面，且其中，所述第三水平界面被设置在所述第二水平界面与所述第四水平界面之间，所述电极仅部分覆盖所述第三水平界面。
2.根据权利要求1所述的半导体器件，其中，所述绝缘结构由连续的介电区形成。
3.根据权利要求1所述的半导体器件，其中，所述电极与所述第一接触区、所述主体区、所述漂移区、所述栅极介电部分、所述第一水平界面、所述第二水平界面和所述第三水平界面重叠。
4.根据权利要求1所述的半导体器件，其中，所述第二接触区为所述第一导电型并与所述场介电部分邻接。
5.根据权利要求1所述的半导体器件，其中，所述第二水平界面、所述第三水平界面和所述第四水平界面彼此隔开。
6.根据权利要求1所述的半导体器件，其中，所述第二水平界面的水平延伸部分小于所述第四水平界面的水平延伸部分。
7.根据权利要求1所述的半导体器件，其中，所述第二水平界面的水平延伸部分小于所述第三水平界面的水平延伸部分，且基本等于所述第四水平界面的水平延伸部分。
8.根据权利要求1所述的半导体器件，其中，所述电极在所述垂直横截面内基本为条形。
9.一种半导体器件，包括：
半导体主体，具有主表面，所述主表面具有限定垂直方向的法线方向，所述半导体主体在垂直横截面内包括：
第一导电型的第一接触区，被设置为靠近所述主表面；
第二导电型的主体区，其与所述第一接触区形成延伸至所述主表面的第一pn结；
第一导电型的漂移区，其与所述主体区形成延伸至所述主表面的第二pn结；以及
第二接触区，其包括比所述漂移区更高的最大掺杂浓度并被设置为靠近所述主表面；
电极，被设置在所述主表面上；以及
绝缘结构，其将所述电极与所述半导体主体绝缘，并至少与所述漂移区形成半导体-绝缘体界面，其中，所述半导体-绝缘体界面包括第一水平界面部分、被垂直设置在所述主表面和所述第一水平界面部分之下的第二水平界面部分、以及被垂直设置在所述第二水平界面部分之下的第三水平界面部分，
其中，所述半导体-绝缘体界面在所述垂直横截面内包括在垂直方向上被设置在所述主表面和所述第一水平界面部分之下的第四水平界面部分，且其中，所述第三水平界面部分被设置在所述第二水平界面部分与所述第四水平界面部分之间，所述电极仅部分覆盖所述第三水平界面。
10.根据权利要求9所述的半导体器件，其中，所述电极形成MOSFET结构或IGBT结构的控制电极。
11.一种用于制造横向场效应半导体器件的方法，包括：
提供半导体主体，所述半导体主体包括第一导电型的第一半导体区，所述第一半导体区延伸至具有限定垂直方向的法线方向的主表面；
在所述第一半导体区上形成包括第一开口的第一掩模，所述第一开口在垂直横截面内具有第一水平延伸部分；
使用所述第一掩模在所述第一半导体区内形成第一沟槽；
在所述第一半导体区上形成包括第二开口的第二掩模，所述第二开口在所述垂直横截面内具有大于所述第一水平延伸部分的第二水平延伸部分；
通过所述第二掩模各向异性刻蚀所述第一半导体区，以形成加宽的第一沟槽；
沉积介电材料，以填充所述加宽的第一沟槽；以及
使所述介电材料平坦化，以形成绝缘结构，
形成所述第一掩模和所述第二掩模，使得所述第一沟槽和所述第一开口中的至少一个被设置在所述第二开口内。
12.根据权利要求11所述的方法，其中，平坦化包括以下中的至少一个：
CMP工艺；
在所述主表面上形成第三掩模层；
至少在所述加宽的第一沟槽之上使所述第三掩模层凹入；以及
使用所述第三掩模层来回刻所述介电材料。
13.根据权利要求11所述的方法，其中，沉积所述介电材料包括沉积二氧化硅。
14.根据权利要求11所述的方法，其中，形成所述第一沟槽包括各向异性刻蚀所述第一半导体区。
15.根据权利要求11所述的方法，还包括以下中的至少一个：
靠近所述主表面形成与第一半导体区邻接的第二导电型的主体区；
靠近所述主表面形成与所述主体区邻接的第一导电型的源极区或发射极区；
在所述第一半导体区内形成第一导电型的场停止区，所述场停止区包括比所述第一半导体区更高的最大掺杂浓度；
靠近所述主表面形成第一导电型的漏极区，所述漏极区包括比所述第一半导体区更高的最大掺杂浓度，并与所述第一半导体区、所述场停止区和所述绝缘结构中的至少一个邻接；
靠近所述主表面形成第二导电型的集电极区，所述集电极区包括比所述第一半导体区更高的最大掺杂浓度；以及
在所述绝缘结构上形成电极。
16.根据权利要求15所述的方法，其中，所述电极在所述垂直横截面内至少从所述源极区水平延伸至水平位置，在所述水平位置处，所述绝缘结构具有最大垂直延伸部分。
17.根据权利要求15所述的方法，其中，形成所述绝缘结构，使得所述绝缘结构包括：
栅极介电部分，其至少与所述第一半导体区形成第一水平界面且在所述第一水平界面与所述电极之间具有第一最大垂直延伸部分；以及
场介电部分，其与所述第一半导体区形成第二水平界面和第三水平界面，其中，在所述第二水平界面与所述电极之间的所述场介电部分的第二最大垂直延伸部分大于所述第一最大垂直延伸部分，且其中，在所述第三水平界面与所述电极之间的所述场介电部分的第三最大垂直延伸部分大于所述第二最大垂直延伸部分。
18.根据权利要求11所述的方法，在形成所述第二掩模之前，还包括以下中的至少一个：
去除所述第一掩模；
热氧化所述第一半导体区，使得形成氧化层，所述氧化层具有大于所述第一沟槽的垂直深度的最大垂直延伸部分；以及
去除所述氧化层。
19.根据权利要求11所述的方法，其中，形成所述第二掩模包括以下中的至少一个：
在所述第一半导体区上形成硬掩模堆叠；以及
在所述硬掩模堆叠上形成抗蚀掩模。
20.一种用于制造半导体器件的方法，包括：
提供半导体主体，所述半导体主体包括第一导电型的漂移区，所述漂移区延伸至具有限定垂直方向的法线方向的主表面；以及
形成横向场效应结构，包括：
在所述漂移区内形成第二导电型的主体区；
在所述主体区内形成第一导电型的第一接触区；
在所述漂移区内，靠近所述主表面形成第二接触区，所述第二接触区包括比所述漂移区更高的最大掺杂浓度；
形成介电结构；以及
在所述主表面上形成电极，使得所述介电结构包括：
栅极介电部分，其至少与所述漂移区形成第一水平界面且在所述第一水平界面与所述电极之间具有第一最大垂直延伸部分；以及
场介电部分，其与所述漂移区形成在所述垂直方向上被设置在所述主表面之下的第二水平界面和第三水平界面，其中，在所述第二水平界面与所述电极之间的所述场介电部分的第二最大垂直延伸部分大于所述第一最大垂直延伸部分，且其中，在所述第三水平界面与所述电极之间的所述场介电部分的第三最大垂直延伸部分大于所述第二最大垂直延伸部分，
其中，所述场介电部分与所述漂移区形成在所述垂直方向上被设置在所述第一水平界面之下的第四水平界面，且其中，所述第三水平界面被设置在所述第二水平界面与所述第四水平界面之间，所述电极仅部分覆盖所述第三水平界面。
21.根据权利要求20所述的方法，其中，形成所述介电结构包括以下中的至少一个：
将第一垂直沟槽刻蚀到所述漂移区内；
掩蔽式各向异性刻蚀以形成加宽的第一垂直沟槽；
在所述加宽的第一垂直沟槽内沉积介电材料；
CMP工艺；以及
使用第三掩模部分回刻所述介电材料。
22.根据权利要求20所述的方法，其中，沉积所述介电材料包括沉积二氧化硅。
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