KR102512618B1 - 전하 캐리어 추출 역 다이오드 - Google Patents

전하 캐리어 추출 역 다이오드 Download PDF

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익시스, 엘엘씨
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Abstract

역 다이오드 다이는 신규한 상부측 P+ 형 전하 캐리어 추출 영역 및 가볍게-도핑된 하부측 투명 애노드의 존재에 기인하여 "빠르다"(즉, 작은 피크 역 리커버리 전류를 갖는다). 순방향 전도(forward conduction) 동안, N-형 드리프트 영역 내에 전하 캐리어의 수는 P+ 형 전하 캐리어 추출 영역에 의해 셋업되는 전기장에 의해 연속적으로 추출되는 홀로 인해 감소된다. 전자는 투명 애노드에 의해 추출된다. 장치를 가로지르는 전압이 역전되면, 다이오드가 역 차단 모드 작동(reverse blocking mode operation)을 시작할 수 있기 전에 제거할 필요가 있는 더 작은 수의 전하 캐리어가 존재하는 것에 기인하여, 피크 역 리커버리 전류(peak reverse recovery current)의 크기는 감소된다. 유리하게, 다이오드는 수명 킬러(lifetime killer)를 포함하거나 아니면 재조합 센터(recombination center)를 도입하지 않고도 빠르다. 따라서, 역 다이오드는 바람직하게는 작은 역 누설 전류(reverse leakage current)를 갖는다.

Description

전하 캐리어 추출 역 다이오드{CHARGE CARRIER EXTRACTION INVERSE DIODE}
기술된 실시예들은 역 다이오드 장치 및 관련 방법에 관한 것이다.
높은 역 파괴 전압 용량(reverse breakdown voltage capabilities)을 갖는 시판되는 전력 다이오드의 거의 모든 유형은 N-형 하부측 캐소드도 갖는다. 드문 예외로 캘리포니아 밀피타스 벅아이 드라이브 1590 소재의 IXYS Corporation에서 시판 중인 이른바 "역 다이오드(inverse diode)" 또는 "역 다이오드(reverse diode)"이다. 이러한 특이한 다이오드는 하부측 P형 애노드 영역뿐만 아니라 P형 주변 측벽 확산 영역을 포함하는 P형 분리 구조체를 갖는다. 이러한 특이한 다이오드는 다른 유형의 다이오드와 비교하여 몇 개의 우수한 특성을 갖는다. 예컨대, 이들은 높은 역 파괴 전압을 가지면서, 동시에 우수한 동적 강력함을 보일 수 있다. 이러한 역 다이오드 구조의 새로운 분야의 적용에의 확장 방법이 모색된다.
신규한 역 다이오드 장치 다이는 가볍게 도핑된 하부측 P-형 실리콘 영역을 갖는다. 이러한 하부측 영역은 P형 도펀트 농도를 가지며, "투명 애노드"라 불리는 것과 같이 그 기능을 하는 두께를 갖는다. 역 다이오드 장치 다이의 중앙 활성 영역은 P형 실리콘 주변 측벽 영역에 의해 다이의 주변 측면 에지로부터 분리된다. P형 실리콘 주변 측벽 영역 및 하부측 P-형 실리콘 영역은 함께 P형 분리 구조체를 형성한다. 이러한 P형 분리 구조체의 P형 실리콘은 하부로부터 아래에 및 측면으로부터 다이의 중앙 활성 영역에서 N-형 실리콘을 완전히 둘러싼다. 바람직한 양태에서, 역 다이오드 장치 다이는 에피택셜 실리콘을 포함하지 않지만, 전체 실리콘 영역은 플로팅 존 벌크 방식으로 만든 실리콘 웨이퍼 물질(float zone bulk silicon wafer material)의 영역이다. 일 실시예에서, 가볍게 도핑된 하부측 P-형 실리콘 영역은 이하의 관점에서 "투명 애노드" 영역이다: 1) 두께가 10 미크론 미만이고, 2) 가벼운 P형 도펀트 농도가 3×1017 atoms/cm3 미만이고, 또한 3) N-형 실리콘 영역(N- type silicon region)으로부터, 가볍게 도핑된 하부측 P-형 실리콘 영역에 걸쳐 아래쪽으로, 및 전자 재조합 없이 하부측 애노드 금속 전극으로 역 다이오드 장치 다이의 순방향 전도 동안 전자를 이동시킨다. 3×1017 atoms/cm3 P형 도펀트 농도는 하부측 P-형 실리콘 영역이 하부측 애노드 금속 전극과 인접하는 부근의 반도체 하부면에서 측정된다.
신규한 역 다이오드 장치 다이는 신규한 "P+형 전하 캐리어 추출 영역(P+ type charge carrier extraction region)"의 존재 및 투명 애노드에 기인하여 "빠르다"(즉, 작은 피크 역 리커버리 전류를 갖는다). 역 다이오드 장치 다이의 순방향 전도 동안, 홀은 신규한 P+형 전하 캐리어 추출 영역에 의해 셋업되는 전기장에 의해 계속적으로 추출된다. 홀은 상부측 캐소드 금속 전극 쪽을 향해 위쪽으로 P+형 전하 캐리어 추출 영역을 통해 통과한다. 또한, 전자는 N-형 드리프트 영역으로부터 추출된다. 이러한 추출된 전자는 가볍게 도핑된 하부측 P-형 실리콘 영역을 통해 아래쪽으로, 하부측 P-형 실리콘 영역에 재조합 없이 언더라잉 애노드 금속 전극으로 계속 통과한다. 이러한 2개의 메카니즘에 기인하여, 순방향 전도 동안 다이오드의 N-형 드리프트 영역에서 전하 캐리어(홀 및 전자)의 농도는 감소된다.
역 다이오드 장치 다이에 걸친 전압이 역 바이어스 전압으로 변환될 때, 피크 역 리커버리 전류(Irr(peak))의 크기는 다이오드가 역 차단 모드 작동을 시작할 수 있기 전에 제거될 필요가 있는 더 작은 수의 전하 캐리어가 존재함에 기인하여 감소된다. 유리하게, 역 다이오드 장치 다이는 수명 킬러, 전하 포획 이온 또는 원자, 첨가되는 실리콘 결정 결함, 및/또는 다른 재조합 센터 구조체를 포함하지 않고 빠르다. 역 다이오드 장치 다이는 이하 전체를 동시에 갖는 바람직한 특성을 갖는다: 1) 고전류 순방향 전도 조건에서 낮은 순방향 전압 드롭(Vf), 2) 고전류 순방향 전류 조건에서 역 전압 조건으로 변환될 때 작은 피크 역 리커버리 전류(Irr), 3) 높은 역 파괴 전압(Vbr) 내력, 및 4) 고전압 정적 역 차단 조건에서 작은 역 누설 전류(Ilk). 작은 역 누설 전류는 특히 높은 접합 온도 하에서 중요하다.
일 특정 실시예에서, 웨이퍼 박형화가 적용되어, 중앙 N-형 드리프트 영역의 두께는 50 미크론보다 작고 25 미크론보다 크다(일 실시예에서 28 미크론 두께임), 이 거리는 하부측 P-형 영역 상부에서 N형 공핍 스테퍼 영역(N type depletion stepper region)의 하부까지 그어진 선을 따라 연장하는 반도체 하부면(bottom semiconductor surface)의 평면에 보통의 선을 따라 측정된다. 웨이퍼 박형화의 용도는 신규한 P+형 전하 캐리어 추출 영역 및 투명 애노드의 이점이 매우 높은 역 파괴 전압 용량이 요구되지 않지만 낮은 순방향 전압 드롭 Vf 및 작은 피크 역 리커버리 전류 Irr을 갖는 빠른 다이오드가 요구되는 특정 용도에 적용되도록 한다. 적용되는 웨이퍼 박형화는 종래의 후측 그라인딩 또는 TAIKO 공정 후측 그라인딩일 수 있다.
다른 양태에서, 신규한 역 다이오드 장치 다이는 다이의 중앙 활성 영역에서 N-형 실리콘 영역을 완전히 둘러싸는 P형 분리 구조체를 갖는다. 역 다이오드 장치 다이는 그 상부측에 신규한 "P+형 전하 캐리어 추출 영역(P+ type charge carrier extraction region)"을 갖지만, 역 다이오드 장치의 하부측 P형 실리콘 영역(bottomside P type silicon region)은 투명 애노드가 아니다.
다른 신규한 측면에서, 반도체 장치 제조방법은 빠른 리커버리 역 다이오드가 제조되는 것이 개시된다. 빠른 리커버리 역 다이오드는 신규한 P+형 전하 캐리어 추출 영역 및 하부측 투명 애노드를 갖는다. 제조 방법에서, 상부측 가공은 상부측 실리콘 영역을 형성하기 위해 웨이퍼 상에 수행된다. 또한, 상부측 금속 전극이 웨이퍼 상에 형성된다. 그 후, 웨이퍼는 하부측으로부터 박형화된다. 하부측 박형화 후에, P-형 하부측 영역(투명 애노드 영역)이 형성된다. 하부측 금속화 후에, 웨이퍼는 복수의 동일한 빠른 리커버리 역 다이오드로 싱귤레이트된다(singulate).
또 다른 신규한 측면에서, 반도체 장치 제조방법은 빠른 리커버리 역 다이오드가 제조되는 것이 개시된다. 빠른 리커버리 역 다이오드는 신규한 P+형 전하 캐리어 추출 영역 및 하부측 투명 애노드를 갖는다. 이 방법에서, 웨이퍼는 상부측 가공 전에 하부측으로부터 박형화된다(예컨대, 보통의 후측 그라인딩에 의해 또는 TAIKO 공정 그라인딩에 의해). 이는 처리할 하부측 실리콘 표면 아래 그라운드가 박형화 단계의 그라인딩에서 도입되는 결정 결함을 감소시킨다. 이러한 처리는 하부측 실리콘 표면 아래 그라운드의 희생적 산화를 포함할 수 있다. 이 처리 후, 투명 애노드는 하부측으로부터 이식된다. 그 후, 상부측 영역의 형성이 수행된다. 상부측 및 하부측 금속화 후, 생성된 웨이퍼는 복수의 동일한 빠른 리커버리 역 다이오드로 싱귤레이트된다. 투명 애노드층이 박형화되고, 후측 웨이퍼 박형화에 의해 도입되는 결정 결함이 역 누설 전류의 목적하지 않은 증가를 야기하는 경우, 투명 애노드 PN 접합이 일어날 곳에서 이러한 결함이 존재하는 것을 방지하기 위해 하부측 표면 아래 그라운드를 처리하는 능력이 특히 유리하다.
다른 상세 및 양태 및 방법이 이하 상세한 설명에 기술된다. 이러한 설명은 본 발명을 정의하는 것을 주장하지 않는다. 본 발명은 청구범위에 의해 정의된다.
첨부 도면은 본 발명의 양태를 설명하며, 비슷한 도면부호는 비슷한 구성요소를 지시한다.
도 1은 하나의 신규한 측면에 따른 빠른 리커버리 역 다이오드 장치 다이(1)의 제1 양태의 측 단면도이다.
도 2는 도 1의 빠른 리커버리 역 다이오드 장치 다이의 P+형 전하 캐리어 추출 영역, N+형 접촉 영역, 고리형 N+형 공핍 영역, 및 N형 공핍 스토퍼 영역의 하향식(top-down) 도면이다.
도 3은 도 1의 빠른 리커버리 역 다이오드 장치의 다양한 부분의 도펀트 농도, 도펀트 유형 및 치수를 설명하는 표이다.
도 4는 순방향 바이어스 상황에서 도 1의 신규한 빠른 리커버리 역 다이오드 장치의 작동을 설명하는 단면도이다.
도 5는 확대 방식으로 도 4의 역 다이오드 장치(1)의 일부를 도시한다.
도 6은 투명 애노드가 아닌 P++형 실리콘층의 도면이다.
도 7은 도 6의 구조에서 전자의 농도를 설명하는 도면이다.
도 8은 투명 애노드 구조체의 도면이다.
도 9는 도 8의 구조체에서 전자의 농도를 나타내는 도면이다.
도 10은 다이오드 장치가 순방향 바이어스 조건에서 역 바이어스 조건으로 변형될 때 도 1의 신규한 빠른 리커버리 역 다이오드 장치의 작동을 설명하는 단면도이다.
도 11은 확대 방식으로 도 10의 역 다이오드 장치(1)의 일부를 도시한다.
도 12는 비교 시뮬레이션의 결과를 설명하는 표이다.
도 13은 시간 Tzz을 설명하는 파형도이다.
도 14는 빠른 리커버리 역 다이오드 장치 다이의 제2 양태의 측 단면도이다.
도 15a는 신규한 방법(100)의 흐름도의 제1부분이다.
도 15b는 신규한 방법(100)의 흐름도의 제2부분이다.
도 16은 박형화된 웨이퍼의 측 단면도이다.
도 17은 역 파괴 전압 정격이 1200 볼트인 신규한 빠른 리커버리 역 다이오드 장치의 다양한 부분의 도펀트 농도, 도펀트 유형 및 다양한 부분의 치수를 설명하는 표이다.
도 18은 비교 시뮬레이션의 결과를 설명하는 표이다.
도 19a는 신규한 방법(200)의 흐름도의 제1부분이다.
도 19b는 신규한 방법(200)의 흐름도의 제2부분이다.
이제, 배경 실시예와 본 발명의 일부 양태에 대해 상세히 참조할 것이며, 그 예들은 첨부 도면들에 도시된다. 아래의 설명 및 청구 범위에서, 제1 대상이 제2 대상의 "위에(over)" 또는 "위에(on)" 배치되는 것으로 언급될 때, 제1 대상은 제 2 대상 상에 직접 있을 수 있고, 또는 개재 대상이 제1 및 제2 대상 사이에 존재할 수 있다. 마찬가지로, "상부(top)", "상부측(topside)", "위로(up)", "위쪽으로(upward)", "아래로(down)", "아래쪽으로(downward)", "수직으로(vertically)", "측면으로(laterally)", "측에(side)", "~하에(under)", "후측(backside)", "하부(bottom)" 및 "하부측(bottomside)"과 같은 용어는 기술되는 구조의 상이한 부분들 사이에서 상대적인 배향을 설명하기 위해 본 명세서에 사용되고, 기술되는 전체 구조가 실제로 3차원 공간에서 임의의 방법으로 배향될 수 있는 것으로 이해되어야 한다. 웨이퍼의 하부 상에서 수행되는 것과 같이 이하 설명에 가공이 기술될 때, 예컨대 도펀트가 위쪽으로 확산되는 것으로 보일 때, 웨이퍼는 실제로 이들 가공 단계 동안 거꾸로 배향될 수 있고, 보통의 방식에서 상부로부터 가공될 수 있다고 이해될 것이다. 이하 설명에서, P형 실리콘은 일반적으로 P형 실리콘으로 단순히 언급될 수 있거나, 구체적으로 P++형 실리콘, P+형 실리콘, P형 실리콘, 또는 P-형 실리콘으로 더 언급될 수 있다. P++, P+, P 및 P- 지시어는 러프한 일반적인 의미에서 도펀트 농도의 상대적인 범위를 지명하는 것이 의도된다. 예컨대, P+형 실리콘으로 기술되는 실리콘과 P형 실리콘으로 기술되는 실리콘 사이의 농도 범위에서 오버랩될 수 있다. P+형 실리콘 범위의 하부에서 도펀트 농도는 P형 실리콘 범위의 상부에서 도펀트 농도보다 더 낮을 수 있다. 또한, N형 실리콘(종종 N+형 실리콘, N형 실리콘, 또는 N-형 실리콘으로 더욱 구체적으로 언급되는 관점에서)을 기술하는 동일한 방법이 본 특허 문서에서 적용된다.
도 1은 하나의 신규한 측면에 따라서 빠른 리커버리 역 다이오드 장치 다이(1)의 제1 양태의 측 단면도이다. 다이(1)는 디스크리트 다이오드 장치(discrete diode device)이다. 다이(1)는 직사각형의 상부면, 직사각형의 하부면, 및 4개의 주변 측면 에지(peripheral side edges)를 갖는다. 측 에지(2 및 3) 중 2개는 측 단면도로 도시된다. 더욱 특히, 하부측 P-형 실리콘 영역(4)은 다이의 평면의 반도체 하부면(bottom semiconductor surface)(5)으로부터 위쪽으로 연장하고, 또한 다이의 4개의 주변 측면 에지 전체에 바깥쪽으로 측면으로 연장한다. 도면의 단면도에서, 하부측 P-형 실리콘 영역(4)은 주변 측면 에지(peripheral side edges)(2 및 3)로 연장하는 것이 도시된다.
N-형 실리콘 영역(N- type silicon region)(6)은 도 1에 도시되는 바와 같이 하부측 P-형 실리콘 영역(4) 상에 배치된다. 이러한 특정 실시예에서 N-드리프트 영역이라고도 하는 이러한 N-형 실리콘 영역(6)은 하부측 P-형 실리콘 영역(4)인 것과 같은 동일한 벌크 웨이퍼 물질로 이루어진다. 역 다이오드(1)의 원칙적인 PN 접합이 하부측 P-형 실리콘 영역(4)의 상부와 N-형 실리콘 영역(6)의 하부 사이의 접합이기 때문에, N-형 실리콘 영역(N- type silicon region)(6)은 역 다이오드(1)의 캐소드이다.
N형 공핍 스토퍼 영역(N type depletion stopper region)(7)은 반도체 상부면(top semiconductor surface)(8)으로부터 N-형 실리콘 영역(6)으로 아래로 연장된다. 복수의 N+형 접촉 영역(N+ type contact region)은 도시되는 바와 같이 반도체 상부면(8)에서 N형 공핍 스토퍼 영역(7)으로 아래로 연장된다. 도 1에 도시되는 특정 단면에서 3개의 N+형 접촉 영역(N+ type contact regions)(10-12)이 존재한다. 또한, 고리형 N+형 공핍 스토퍼 영역(31)이 존재한다. P+형 전하 캐리어 추출 영역(P+ type charge carrier extraction region)(9)은 도시되는 바와 같이 반도체 상부면(8)에서 N형 공핍 스토퍼 영역(6)으로 아래로 연장된다.
도 2는 P+형 전하 캐리어 추출 영역(9) 및 N+형 접촉 영역(10-12), 고리형 N+형 공핍 스토퍼 영역(31), 및 N형 공핍 스토퍼 영역(N type depletion stopper region)(7)의 하향식 도면이다. 도 2의 하향식 도면은 다이의 반도체 상부면(8)을 따라 찍힌 뷰이다. 도 1의 단면도는 도 2의 부분선 A-A'를 따라 찍혔다. 도 2의 하향식 도면으로부터 보이는 바와 같이, 9개의 N+형 접촉 영역이 줄 및 컬럼의 2차원 어레이로 배치된다. 9개의 N+형 접촉 영역 각각은 P+형 전하 캐리어 추출 영역(9)의 P+형 실리콘에 의해 측면으로 둘러싸인다. 고리형 N+형 공핍 스토퍼 영역(31)은 P+형 전하 캐리어 추출 영역(9)의 외측 주변을 따라 연장된다.
9개의 N+형 접촉 영역의 깊이, 고리형 N+형 공핍 스토퍼 영역(31)의 깊이, 및 P+형 전하 캐리어 추출 영역(9)의 깊이는 유사하다. 이 실시예에서, 이들 깊이는 약 0.4 미크론 내지 약 0.6 미크론의 범위 내이다. N형 공핍 스토퍼 영역(7)의 깊이는 약 1.6 미크론이고, 이 깊이는 N-형 영역(6)의 상부로부터 P+형 전하 캐리어 추출 영역(9)의 하부까지 측정된다. N형 공핍 스토퍼 영역(7)은 P+형 전하 캐리어 추출 영역(9)보다 적합하게 두꺼워지도록 제조되어, 장치의 목적하는 최대 역 차단 전압 하에서, 원리적인 공핍 영역(영역들(4 및 6) 사이의 PN 접합으로부터)은 P+형 전하 캐리어 추출 영역(9)의 하부와 N형 공핍 스토퍼 영역(7)의 N형 실리콘 사이의 PN 접합에서 공핍 영역에 도달하는 한 위쪽으로 연장하지 않는다.
P+형 플로팅 필드 고리(P+ type floating field ring)(13)는 도시되는 바와 같이 반도체 상부면(8)으로부터 N-형 실리콘 영역(6)으로 아래쪽으로 연장된다. P+형 플로팅 필드 고리(P+ type floating field ring)(13)는 N형 공핍 스토퍼 영역(7)이 위치하는 다이의 중앙 영역 주변을 둘러싼다.
또한, 다이는 다이의 4개의 주변 측면 에지로부터 안쪽으로 측면으로 연장하는 P형 실리콘 주변 측벽 영역을 가져, 중앙 N-형 실리콘 영역(6)을 둘러싼다. P형 실리콘 주변 측벽 영역(P type silicon peripheral sidewall region)(14)은 아래로 연장하고, 하부측 P-형 실리콘 영역(4)에 결합되고, 반도체 상부면(8)까지 연장한다. P형 주변 영역(14)과 하부측 P-형 실리콘 영역(4)의 조합은 "P 유형 분리 구조체"(때때로 "P형 분리 영역", 또는 "P형 분리 확산 구조체", 또는 "P형 분리 확산 영역"이라고도 함)로 불리는 것을 형성한다. 이 구조체의 P형 실리콘은 측면으로부터 주변으로 및 하부로부터 아래로 N-형 실리콘 영역(6)을 완전히 둘러싼다. 일 실시예에서, P형 분리 확산 구조체는 영역(14)을 형성하기 위해 반도체 상부면(8)으로부터 아래쪽으로 알루미늄을 확산시킴으로써, 및 영역(4)을 형성하기 위해 P형 도펀트로 웨이퍼의 하부를 이온 주입한 후 레이저 어닐링에 의해 도펀트를 활성화 함으로써 제조된다.
다양한 적합한 상이한 P형 분리 확산 구조체에 대한 추가 설명 및 이를 형성하는 방법은, 이하를 참조한다: 1) Kelberlau et al.에 의해 2005년 8월 30일에 출원된 "Method For Fabricating Forward And Reverse Blocking Devices" 표제의 미국 특허 제 7,442,630; 2)　N. Zommer에 의해 1995년 7월 31일에 출원된 "Method Of Making A Reverse Blocking IGBT" 표제의 미국 특허 제 5,698,454; 3) J. Lutz et al., "Semiconductor Power Devices", pages 146-147, published by Springer, Berlin and Heidelberg (2011); 4) the data sheet entitled "Diode Chip", DWN 17-18, by IXYS Corporation of Milpitas, California 95035, USA; 5)　Wisotzki et al.에 의해 2005년 11월 20일에 출원된 "Trench Separation Diffusion For High Voltage Device" 표제의 미국 특허 제 9,590,033; 6) Mochizuki et al.에 의해 1980년 7월 10일에 출원된 "Method of Manufacturing Semiconductor Device Having Aluminum Diffused Semiconductor Substrate" 표제의 미국 특허 제 4,351,677; 7) Green에 의해 2000년 8월 16일에 출원된 Thyristors Having A Novel Arrangement of Concentric Perimeter Zones" 표제의 미국 특허 제 6,507,050; 8) Kelberlau et al.에 의해 2002년 3월 13일에 출원된 "Forward and Reverse Blocking Devices" 표제의 미국 특허 제 6,936,908; 9) Neidig에 의해 2005년 3월 14일에 출원된 "Power Semiconductor Component in the Planar Technique" 표제의 미국 특허 제 7,030,426; 10) Veeramma et al.에 의해 2003년 8월 27일에 출원된 "Breakdown Voltage For Power Devices" 표제의 미국 특허 제 8,093,652; 11) the 2004 description entitled "FRED, Rectifier Diode and Thyristor Chips in Planar Design", by IXYS Semiconductor GmbH, Edisonstrasse 15, D-68623, Lampertheim, Germany; 12) Wisotzki et al.에 의해 2012년 2월 20일에 출원된 "Power Device Manufacture On The Recessed Side Of A Thinned Wafer" 표제의 미국 특허 제 8,716,067; Veeramma에 의해 2006년 3월 11일에 출원된 "Stable Diodes For Low And High Frequency Applications" 표제의 미국 특허 제 8,716,745. 이하 문헌 각각의 전체 주제는 본 명세서에 참조로 포함된다: 1) 미국 특허 제 7,442,630; 2)　미국 특허 제 5,698,454; 3)　미국 특허 제 9,590,033; 4) 미국 특허 제 4,351,677; 5) 미국 특허 제 6,507,050; 6) 미국 특허 제 6,936,908; 7) 미국 특허 제 7,030,426; 8) 미국 특허 제 8,093,652; 9) 미국 특허 제 8,716,067; 10) 미국 특허 제 8,716,745.
산화물층(15)은 도시되는 바와 같이 반도체 상부면(8) 상에 직접 배치된다. 이러한 산화물층(15)은 반도체 상부면(8)의 캐소드 접촉 부분을 측면으로 둘러싼다. 상부측 금속 전극(topside metal electrode)(16)은 도시되는 바와 같이 반도체 상부면(8)의 캐소드 접촉 영역 상에 직접 배치된다. 이러한 상부측 금속 전극(16)은 다이오드 장치의 캐소드 전극 또는 캐소드 단자이다. 하부측 금속 전극(bottomside metal electrode)(17)은 다이의 반도체 하부면(5) 상에 직접 배치된다. 이러한 하부측 금속 전극(17)은 다이 에지(2)로부터 다이 에지(3)로 반도체 하부면(5) 전체에 걸쳐 연장된다. 하부측 금속 전극(17) 및 하부측 P-형 영역(4)은 상부측 금속 전극(topside metal electrode)(16)보다 더 크다. 하부측 금속 전극(bottomside metal electrode)(17)은 다이오드 장치(1)의 애노드 단자 또는 애노드 전극이다. 상부측 패시베이션층(18)은 산화물층(15) 상에 배치되어, 패시베이션은 상부측 금속 전극(16)의 주변 에지를 오버랩 및 커버한다. 이러한 다이 구조체에서, 반도체 하부면(5)과 반도체 상부면(8) 사이 전체 실리콘 영역은 벌크 실리콘 웨이퍼 물질이다. 에피택셜 실리콘 물질이 존재하지 않는다.
웨이퍼 제조 후에, 웨이퍼는 다이싱된다. 생성된 다이스는 베어 다이스(bare dice)로 사용될 수 있거나, 3개의 단자 반도체 장치 패키지로 패키징될 수 있다.
도 3은 도 1의 빠른 리커버리 역 다이오드 장치(1)의 다양한 부분의 도펀트 농도, 도펀트 유형 및 치수를 설명하는 표이다.
도 4는 순방향 바이어스 상황에서 도 1의 신규한 빠른 리커버리 역 다이오드 장치 다이의 작동을 설명하는 단면도이다. 도 5는 확대된 방식으로 도 4의 다이의 일부를 도시한다. 순방향 바이어스 조건에서, 전류는 하부 상에서 애노드 전극(17)으로부터, 장치를 통해 위로, 및 상부 상에서 캐소드 전극(16) 밖으로 흐른다. 이 기간 동안, 영역(6 및 7)에서 고농도의 전하 캐리어가 존재한다. 이는 고농도의 전자 및 고농도의 홀을 포함한다. 다이오드에 걸친 전압 극성이 빠르게 역 차단 조건으로 바뀔 때, 이들 영역(6 및 7)에서 큰 수의 전자 및 홀은 다이오드가 전류 흐름의 차단을 시작할 수 있기 전에 다소 제거되어야 한다. 이들 전하 캐리어의 일부는 전자 및 홀 재조합에 기인하여 제거될 수 있지만, 다른 것들은 역 리커버리 전류 Irr의 형태로 다이오드 다이 밖으로 흐르는 전하 캐리어에 의해 제거될 수 있다. 이러한 역 리커버리 전류의 피크 크기를 줄이기 위해, 순방향 바이어스 조건 동안 영역(6 및 7)에서 전하 캐리어의 농도는 도 4의 신규한 역 다이오드 장치 다이에서 감소된다. 순방향 바이어스 조건에서, 공핍 영역(20)은 P+형 전하 캐리어 추출 영역(9)과 N형 공핍 스토퍼 영역(7) 사이의 경계 또는 경계들에서 존재한다. 이러한 공핍 영역(20)은 도 5에 도시된다. 공핍 영역(20)은 공핍 영역에 걸쳐 전기장(21)을 셋업한다. 전기장(21)의 방향은 화살표(21)로 지시된다. 공핍 영역(20)의 경계 부근 또는 경계에서 발생하는 홀은 전기장을 추출하는 이러한 국소화된 전하에 기인하여 화살표(21)의 방향으로 공핍 영역(20)에 걸쳐 스윕된다(swept). 도 5에서 화살표(22)는 대표적인 홀(23)의 경로를 나타낸다. 홀의 추출은 순방향 전도 모드에서 다이오드가 작동함에 따라 연속적이다. 국소화된 전하 추출 전기장(21)에 의한 홀의 연속 추출은 순방향 바이어스 조건에서 장치의 영역(7 및 6)에서 홀의 농도를 감소시킨다(P+형 전하 캐리어 추출 영역이 존재하지 않는 다른 방법에서 존재할 수 있는 홀의 농도와 비교하여). 또한, 이웃하는 추출된 홀의 이웃하는 대응하는 전자는 축출(expel)되는 경향이 있다. 전하적 중성(Charge neutrality)은 영역(7) 및 영역(6)에서 유지되어, 전자는 장치의 하부로부터 축출된다. 도 5에서 화살표(24)는 이러한 대표적인 전자(25)의 경로를 설명한다. 또한, 이러한 전자의 흐름은 순방향 전도 모드에서 다이오드가 작동함에 따라 연속적이다. 전자의 흐름은 순방향 바이어스 조건에서 장치의 영역(7 및 6)에서 전자의 농도를 감소시킨다(존재할 수 있고, P+형 전하 캐리어 추출 영역은 존재하지 않는 홀의 농도와 비교하여). 영역(7 및 6)에서 홀과 전자의 수의 수반된 감소에 기인하여, 다이오드가 순방향 전도 조건으로부터 역 전압 조건으로 빠르게 변환될 때 다이오드로부터 제거될 보다 소수의 전하 캐리어가 존재한다.
도 1의 실시예에서, 전자는 가볍게 도핑된 P-형 실리콘 영역(4)을 통해 실제로 계속 통과하고, 재조합 없이 하부측 애노드 전극(17)의 금속에 도달한다. 하부측 P-형 실리콘 영역(4)은 투명 애노드이다. 순방향 전도 동안 투명 애노드의 작동은 2개의 구조체를 비교함으로써 설명된다. 제1 구조체는 도 6에서 설명된다. P++형 영역은 상대적으로 두껍다(예컨대 56 미크론). 순방향 전도에서, 홀은 하부측 애노드 금속 전극(43)의 금속으로부터, P++형 영역(44)을 통해, N-형 영역(45)으로 통과한다. 전자는 반대 방향으로 흐르는 것이 시도된다. N-형 영역(45)으로부터 전자는 P++형 영역(44)으로, 하부측 애노드 금속 전극(43)을 향해 통과한다. 이들은 P++형 영역(44)로 통과하지만, 이들이 하부측 애노드 금속 전극(43)에 도달하기 전에 전자의 거의 대부분이 P++형 영역(44)에서 재조합된다. 실제로, 재조합 속도는 P++ 영역(44)의 왼쪽보다 더 높다. 도 7은 도 6의 구조체에서 전자의 농도를 보여주는 설명도이다. 선(53)은 전자 농도이다. 수직선(46)은 N-형 영역(45)과 P++형 영역(44) 사이의 PN 접합의 위치를 나타낸다. 수직선(51)은 금속 경계로 실리콘의 위치를 나타낸다. 하부측 애노드 금속 전극(43)이 PN 접합으로부터 56 미크론의 거리에 도달되기 전에 전자의 농도는 거의 0으로 떨어진다는 것에 주목한다. 결과적으로, PN 접합에서 전자 농도 선(electron concentration line)(53)의 슬로프는 필수적으로 0이다.
제2 구조체는 도 8에 설명된다. P-형 영역(47)은 가볍게 도핑되고, 상대적으로 얇다(예컨대 3 미크론). 순방향 전도에서, 홀은 하부측 애노드 금속 전극(48)의 금속으로부터, P-형 영역(47)을 통해, 제1 구조체에서와 같이 N-형 영역(49)으로 통과한다. 홀은 반대 방향으로 통과한다. N-형 영역(49)으로부터 홀은 P-형 영역(47)으로 통과하지만, P-형 영역(47)의 농도 및 얇음(thinness)에 기인하여, 홀은 P-형 영역(47)을 통과시키고, 홀과의 재조합 없이 하부측 애노드 금속 전극(48)에 도달한다. 도 9는 도 8의 구조체에서 전자의 농도를 보여주는 설명도이다. 수직선(50)은 N-형 영역(49)과 P-형 영역(47) 사이의 PN 접합의 위치를 나타낸다. 수직선(52)은 금속 경계로 실리콘의 위치를 나타낸다. 선(54)은 전자 농도이다. P-형 영역(47)을 통해 왼쪽에서 오른쪽으로 가는 전자의 농도는 PN 접합으로부터 거리가 증가함에 따라 감소되지만, 전자 농도는 PN 접합의 3 미크론 내에서 0에 도달되지 않는다(또는 막 0에 도달함)는 것에 주목한다. 하부측 애노드 금속 전극(48)이 PN 접합으로부터 3 미크론 거리에서 위치하기 때문에, 하부측 애노드 금속 전극(48)의 금속에서 전자 농도 선(54)의 슬로프는 0이 아니다. 따라서, 실질적인 전자는 하부측 애노드 금속 전극(48)의 금속에 도달한다. 따라서, 순방향 전도에서 이러한 행태를 보이기 때문에, 도 8의 구조체는 "투명 애노드"라고도 한다. 일 실시예에서, 도 1의 하부측 P-형 실리콘 영역(4)은 이러한 투명 애노드이다. 이는 순방향 전도 동안 다이오드 장치의 N-형 영역(6)으로부터 전자를 추출하여, 순방향 전도 동안 영역(6)에서 전하 캐리어 농도를 더 감소시킨다.
도 7 및 도 9의 도면은 도 6 및 도 8의 단순화된 구조체를 시뮬레이팅함으로써 지시적 목적을 위해 제조된 것으로 이해되어야 한다. 실제 장치에서 전자 농도는 실제 구조체의 더욱 복잡한 특성에 기인하여, 시뮬레이션의 제한에 기인하여 다양한 프로필을 가질 것이다. 실제 장치에서 하부측 P-형 실리콘 영역(4)이 다이오드 장치의 순방향 전도 동안 전자를 추출하는 정도가 연구되고, 다양한 영역 두께 및 도펀트 농도를 갖는 일련의 다이오드 장치를 제조함으로써, 생성된 장치를 테스트 함으로써 최적화될 수 있다.
도 10은 다이오드 장치가 순방향 바이어스 조건으로부터 역 바이어스 조건으로 변경될 때 도 1의 신규한 빠른 리커버리 역 다이오드 장치(1)의 작동을 설명하는 단면도이다. 도 11은 확대된 방식으로 도 10의 빠른 리커버리 역 다이오드 장치(1)의 일부를 도시한다. 하부측 P-형 실리콘 영역(4)과 N-형 실리콘 영역(6) 사이의 PN 접합에서 공핍 영역(26)이 존재한다. 다이오드 장치에 걸쳐 전위가 뒤바뀌면, 공핍 영역(26)이 연장된다. 공핍 영역(26)이 아래쪽으로 연장하지만, N-실리콘 영역(6)에서 더 낮은 농도에 기인하여 더 위쪽으로 멀리 연장된다. 이러한 공핍 영역(26)은 전기장(27)을 셋업한다. 확장된 공핍 영역(26)으로부터 홀은 하부측 P-형 실리콘 영역(4)을 통해 아래쪽으로 애노드 전극(17)을 향해서 이동한다. 도 10에서 화살표(29)는 이들 홀 중 대표적인 하나의 경로를 나타낸다. 확장된 공핍 영역(26)으로부터 전자는 N-형 실리콘 영역(6)을 통해 위쪽으로 이동한다. 도 10에서 화살표(28)는 이들 전자들 중 대표적인 하나의 경로를 나타낸다. 도 11은 이러한 탈출하는 전자들이 어떻게 캐소드 전극(16)으로 향하는 도중에 N+형 접촉 영역을 통해 통과하는지를 나타낸다. 전하 캐리어가 확장된 공핍 영역(26)에 기인하여 한번 다이오드 장치로부터 제거되면, 영역(6 및 7)에서 과도한 전하 캐리어(순방향 바이어스 조건에서 고농도의 전하 캐리어에 기인하여 존재하는)가 한번 다이오드 장치로부터 제거되면, 역 리커버리 전류의 Irr 규모가 감소하기 시작한다. 그 후, 다이오드 장치는 본 명세서에서 작동의 "정적 역 차단 모드"로 작동하기 시작한다. 역 누설 전류(Ilk)라고도 하는, 장기간 정적 조건에서 다이오드 장치에 걸쳐 역 극성에 기인하여 흐르는 역 전류의 양은 적다.
빠른 역 리커버리 다이오드를 제조하는 하나의 종래의 방법은 전하 캐리어가 존재하는 다이오드의 영역에 존재하는 전하 캐리어의 수명을 감소시키는 것이다. 캐리어 수명의 이러한 감소는 다이오드의 중앙 드리프트 영역의 실리콘으로 이른바 "재조합 센터(recombination center)"를 도입함으로써 달성될 수 있다. 이러한 재조합 센터는 일반적으로 이온 주입을 통해 실리콘에 결함을 형성함으로써, 및/또는 이온 또는 원자를 실리콘 결정 격자로 증착시킴으로써 도입된다. 이러한 재조합 센터는 이때 다이오드에 존재하는 일부 전자 및 홀이 재조합할 수 있기 때문에 일반적으로 순방향 바이어스 조건에서 역 바이어스 조건으로 변환하는 짧은 시간 동안 유리하다. 이들 전자 및 홀이 재조합하면, 이들은 역 리커버리 전류의 형태로 다이오드로부터 제거될 필요가 없다. 결과적으로, 재조합 센터에 기인한 전자 및 홀의 재조합은 목적하지 않은 역 리커버리 전류의 규모를 감소시킨다. 이러한 변환 시간이 지나간 후에, 그러나, 다이오드는 정적 역 차단 모드에서 작동을 시작하고, 실리콘 격자에서 이러한 재조합 센터 및 결함은 바람직하지 않고, 다이오드에 누설을 야기할 수 있다. 따라서, 역 누설 전류는 역 누설 전류가 재조합 센터 및 실리콘 결함을 추가하지 않은 경우와 비교하여 증가된다. 도 1의 현재의 신규한 빠른 리커버리 역 다이오드 장치에서, 그러나, 다이오드 장치는 P+형 전하 캐리어 추출 영역(9) 및 투명 애노드(4)를 사용하여 전하 캐리어 농도를 감소시키고, 유리하게 N-형 실리콘 영역의 실리콘은 수명 킬러 재조합 센터를 생성하기 위해 주입되거나 손상될 필요가 없다. 유리하게, N-형 실리콘 영역(6)에 박히는 원자를 포획하는 전하 캐리어 또는 "수명 킬러" 이온 또는 특별하게 첨가되는 재조합 센터가 없다. 따라서, 도 1의 빠른 리커버리 역 다이오드는 우수한 역 리커버리 특성 및 낮은 역 누설 전류를 보인다.
개념적으로, 도 1의 빠른 리커버리 역 다이오드 장치 다이(1)는 다이오드 결합된 PNP형 양극성 트랜지스터로 예상될 수 있다. PNP 양극성 트랜지스터의 에미터(emitter)는 하부측 P-형 실리콘 기판이다. PNP 양극성 트랜지스터의 집전 장치는 상부측 P+형 전하 캐리어 추출 영역이다. PNP 양극성 트랜지스터의 베이스는 일반적으로 N-형 실리콘 영역, N형 공핍 스토퍼 영역, 및 상부측 N+형 접촉 영역을 포함한다. PNP 양극성 트랜지스터의 베이스 및 집전 장치는 금속 캐소드 전극에 의해 함께 결합된다. 그 후, 어느 정도까지 전체 장치는 다이오드 결합된 PNP 양극성 트랜지스터이다.
도 12는 "장치 A" 및 "장치 B" 상에 행해지는 비교 시뮬레이션의 결과를 설명하는 표이다. 이러한 비교 시뮬레이션은 SWB(Synopsys Sentaurus Workbench)라고 불리는 장치 시뮬레이터를 이용하여 수행된다. 장치 A 및 장치 B의 구조체는 우선 2-D SDE(Sentaurus Structure Editor)를 이용하여 정의된다. 그 후, 정의된 구조체는 작업대 툴 세트의 장치 시뮬레이터(Sdevice) 부품을 이용하여 시뮬레이팅된다. 장치 A는 도 1에 나타내는 구조체의 역 다이오드 장치이지만, 이러한 역 다이오드 장치는 N형 공핍 스토퍼 영역(7)을 가지지 않고, P+형 전하 캐리어 추출 영역(9)을 가지지 않고, 투명 애노드 영역(4)을 가지지 않는다. 대신, P+형 전하 캐리어 추출 영역(9) 및 N+형 접촉 영역에 의해 점유되는 전체 영역은 단일 N+형 접촉 영역이다. 반면에, 장치 B는 P-형 투명 애노드 영역(4), N형 공핍 스토퍼 영역(7), 및 신규한 P+형 전하 추출 영역(9)으로 완전한 도 1의 신규한 빠른 리커버리 역 다이오드 장치(1)이다. 비교 목적으로, 두 장치 모두는 동일한 다이 크기를 갖도록 제조되었다(0.05 스퀘어 센티미터). 비교 목적으로, 두 장치 모두를 통해 흐르는 최초 순방향 전류는 10.0 암페어에서 동일하도록 세팅된다. 두 장치 모두는 632 볼트의 대략 동일한 역 파괴 전압 Vbr을 갖는다. 무거운 수명 제어가 장치 A에 적용되어(캐리어 수명을 감소시키기 위해), 장치 A는 10.0 암페어 순방향 전도로부터 100 암페어/마이크로초의 dI/dt를 갖는 100 볼트 역 전압 조건으로 전환될 때 약 46.9의 Tzz의 시간을 갖는다. 시간 Tzz은, 역 리커버리 전류 Irr가 다이오드를 통해(순방향 바이어스 조건으로부터 역 바이어스 조건으로 변환될 때) 먼저 마이너스 전류로 드롭하여 다시 상승하고, 제로 전류에 도달할 때까지의 시간으로 정의된다. 역 리커버리 전류의 피크는 이들의 2개의 0 교차 시점에 일어난다. Tzz는 이러한 역 대체 에피소드(reverse commutation episode) 동안 역 전류의 0 교차 사이의 시간 간격이다. 이러한 시간 Tzz는 도 13의 도시되는 다이오드 전류 파형(30)으로 나타낸다. 비교 목적으로, 이 두 장치를 통한 피크 역 리커버리 전류 Irr는 약 -3.9 암페어로 동일해진다. 이러한 비교 시험 상황에서, 장치 B는 장치 A보다 훨씬 적은 역 누설을 보이지만, 장치 B는 약 58.4 나노초의 더 긴 Tzz를 갖는다. 장치 B를 통한 역 누설 전류 Ilk는 450 볼트의 정적 역 전압 하에서 약 2.04 마이크로암페어이지만, 장치 A는 동일한 450 볼트의 정적 역 전압 하에서 약 666 마이크로암페어의 훨씬 더 큰 역 누설 전류 Ilk를 갖도록 시뮬레이트된다. 따라서, 사실상 동일한 장치 영역에 대해, 사실상 동이한 순방향 전류 드롭에 대해, 사실상 동일한 역 파괴 내력(reverse breakdown withstand capability)에 대해, 사실상 동일한 피크 역 리커버리 전류에 대해, 장치 B의 장치는 장치 A의 장치와 비교하여 훨씬 더 작은 역 누설 전류를 갖는다.
도 1의 장치에서, 에피택셜 실리콘이 존재하지 않는다. 장치의 장기 동적 거칠함은 장치의 에지 말단 영역에서 산화물/패시베이션 계면에 임의의 에피택셜 실리콘의 부재에 기인하여 개선될 수 있다. 이러한 구조를 제조하기 위해, 상부측 가공이 N-형 웨이퍼 상에 형성된다. 상부측 패시베이션 단계 후, 웨이퍼는 후측 그라인딩에 의해 박형화된다. P형 도펀트는 웨이퍼의 박형화된 하부측으로 이식되고, P형 도펀트는 레이저 어닐링에 의해 활성화된다. 하부측 금속화 후, 웨이퍼는 다이싱된다. 따라서, 도 1의 장치에서 에피택셜 실리콘은 존재하지 않는다. 다른 실시예에서, 도 1의 빠른 리커버리 역 다이오드 장치 다이는 에피택셜 실리콘을 갖는다. 개시 물질은 P형 웨이퍼이다. N-형 에피택셜 실리콘은 웨이퍼 상에서 성장한다. 상부측 가공 및 상부측 패시베이션 후, 웨이퍼는 후측 그라인딩에 의해 박형화된다. 하부측 금속화 후, 웨이퍼는 다이싱된다. 따라서, 이 구조에서, 영역(4) 이외의 실리콘 영역은 에피택셜 실리콘으로 이루어진다.
도 14는 빠른 리커버리 역 다이오드 장치 다이(33)의 제2 양태의 측 단면도이다. 이 구조(33)에서, P형 분리 구조는 깊은 트랜치형 분리 구조를 포함한다. 깊은 주변 트랜치(35)는 반도체 상부면(8)으로부터 아래쪽으로, 드리프트 층의 N-형 실리콘으로 연장된다. 이러한 깊은 트랜치는 중앙 활성 영역을 계속 연장한다. 그 후, 이러한 깊은 트랜치(34)는 P형 폴리실리콘(35)으로 충전된다. P형 폴리실리콘의 증착 후에, 웨이퍼의 상부면은 평면화된다. 평면화 후, 상부측 가공은 패시베이션 단계까지 수행된다. 그 후, 후측 그라인딩은 하부측으로부터 웨이퍼를 박형화 하기 위해 수행된다. 그 후, 하부측은 P형 도펀트로 이식되고, 도펀트는 레이저 어닐링에 의해 활성화된다. 하부측 금속화는 하부측 애노드 금속 전극으로부터 수행된다. 웨이퍼는 다이싱된다.
상기 기술된 임의의 빠른 리커버리 역 다이오드 장치 다이 구조에서, 개시 물질은 상부측 가공이 후측 그라인딩에 의해 박형화된 후의 웨이퍼일 수 있다. 후측 그라인딩 가공은 종종 TAIKO 그라인딩 공정이라고도 한다. 예컨대, 미국 특허 제 8,716,067를 참조한다(이 내용 전체가 본 명세서에서 참조로 인용됨). 상부측 가공 후에, 상부측 산화, 상부측 금속화, 및 상부측 패시베이션은 각각의 다이 영역에서 상부측 영역(14, 6, 7, 9, 10, 11, 12 및 13)의 복제물을 형성하기 위해 수행되고, 웨이퍼는 하부로부터 박형화된다. 웨이퍼는 보통 플립화되어(flipped), 그 하부측은 실제 그라인딩 단계 동안 마주보게 되는 것으로 이해되어야 한다. 그럼에도 불구하고, 그라인딩은 그라운드가 되는 후측(즉 장치 측면이 아님)이기 때문에, 후측 그라인딩 또는 후측 박형화라고도 한다. 도 16은 박형화된 비결정 실리콘 웨이퍼(39)의 단면도이다. 하향식 관점에서, 웨이퍼는 라운딩된다. 박형화된 웨이퍼(39)는 더 얇은 중앙부(40) 및 더 두꺼운 주변 림/에지부(41)를 갖는다. 이러한 P형 분리 구조체 각각은 웨이퍼의 다양한 다이 영역으로 분리 및 격리된다. 참조 번호 42는 이러한 다이 영역을 나타낸다. 필요에 따라, 그 후 하부측 P-형 영역(4)은 박형화된 웨이퍼의 하부측으로 형성된다. 그 후, 웨이퍼의 하부측은 금속화된다. 그 후, 웨이퍼는 다이싱되어, 각각의 다이 영역은 도 1에 도시되는 형태의 분리된 다이가 된다. 박형화된 웨이퍼의 사용에 기인하여, 생성된 역 리커버리 다이오드 장치 다이의 N-형 영역(6)의 두께는 28 미크론으로 감소될 수 있다. 이러한 28 미크론은 하부측 P-형 영역(4)의 상부부터 N형 공핍 스톱 영역(7)의 하부까지 측정된다. 오직 보통의 역 파괴 전압 내력이 요구되는 일부 적용에서, 장치의 더 얇은 N-형 영역(영역(7)의 하부와 영역(4)의 상부 사이)은 다이오드 장치가 낮은 순방향 전압 Vf 드롭(고전류 레벨에서 순방향 전도 동안) 및 작은 피크 역 리커버리 전류 Irr를 갖게 한다. 하나의 이러한 적용은 부스트형 PFC(Power Factor Correction) 회로이고, 들어오는 AC 공급 전압은 120VAC 또는 240VAC이고, 출력 전압은 400VDC 이하의 DC 출력 전압이다. 이 경우에, 550볼트의 역 파괴 내력(파괴 전압 정격)이 적절하고, 10 퍼센트의 마진으로 600 볼트의 역 파괴 내력(타겟 파괴 전압)이 선택된다. 이러한 다이오드 장치에서, 바람직한 두께(TAIKO 박형화된 웨이퍼의 반도체 상부면과 하부면 사이)는 약 33 미크론이고, 하부측 P-형 실리콘 영역(4)은 N-형 영역(6)의 두께가 28 미크론이 되는 두께(예컨대 3미크론)이다. N-형 영역(6)의 두께는 25 미크론보다 크고 50 미크론보다 작으며, 바람직하게는 28 미크론이다. 이 방법에서, 신규한 P+형 전하 캐리어 추출 영역의 이점은 PFC 회로 적용에 적용된다. 고온 적용에서, 역 누설 전류가 증가된다. 고온 PFC 적용에서, 장치 B의 다이오드는 장치 A의 장치보다 낮은 역 누설 전류를 갖지만, 충분히 빠르다.
도 15a 및 도 15b는 하나의 신규한 측면에 따라 방법(100)의 더 큰 흐름도를 함께 형성한다. 개시 물질은 N-형 플로트 존 실리콘 웨이퍼(N- type float zone silicon wafer)이다(단계 101). 알루미늄은 웨이퍼의 반도체 상부면(8) 상에 증착된다(단계 102). 알루미늄은 패터닝 및 에칭되어, 알루미늄은 웨이퍼의 각각의 다이 영역의 주변 에지부만을 커버한다. 다이 영역의 중앙 활성 영역은 알루미늄으로 커버되지 않는다. 알루미늄은 고온 확산 단계로 구동되어 다이 영역의 P형 주변 측벽 영역(14)을 형성한다. 웨이퍼의 다이 영역 전체는 동시에 동일한 방법으로 가공된다. 이들 다이 영역 중 오직 하나의 가공은 이하 기술에서 설명되지만, 웨이퍼의 다이 영역 전체는 동일한 방식으로 동시에 가공되는 것으로 이해되어야 한다. 다음으로, N형 공핍 스토퍼 영역(7)을 형성하여(단계 103), 반도체 상부면(8)으로부터 다이 영역의 N-형 실리콘 영역의 N-형 실리콘으로 연장한다. 다음으로, N+형 접촉 영역(예컨대 10, 11, 및 12) 및 고리형 N+형 공핍 스토퍼 영역(31)을 형성하여(단계 104), 반도체 상부면(8)으로부터 아래쪽으로, N형 공핍 스토퍼 영역(7)의 N형 실리콘으로 연장한다. 다음으로, P+형 전하 캐리어 추출 영역(9) 및 P+형 플로팅 고리(13)를 형성하여(단계 105), 반도체 상부면(8)으로부터 아래쪽으로 연장한다. 다음으로, 산화물층을 반도체 상부면(8) 상에 형성한다(단계 106). 이러한 산화물층을 패터닝 및 에칭하여, 산화물층(15)을 형성한다. 다음으로, 금속을 반도체 상부면(8)의 캐소드 접촉부 상에 증착한다(단계 107). 금속을 패터닝 및 에칭하여, 상부측 금속 전극(topside metal electrode)(16)을 형성한다. 다음으로, 상부측 패시베이션을 증착(단계 108), 패터닝, 및 에칭하여 패시베이션층(18)을 형성한다. 이 점에서, 웨이퍼의 상부측 가공이 완료된다. 캐리어 웨이퍼를 장치 웨이퍼의 상부에 부착할 수 있다. 그 후, 웨이퍼를 하부측으로부터 박형화한다(단계 109). 보통의 후측 그라인딩 또는 TAIKO 박형화가 적용될 수 있다. 후측 웨이퍼 박형화는 웨이퍼의 반도체 하부면(5)을 형성한다. 다음으로, P형 도펀트는 반도체 하부면(5)으로부터 이온 주입된다. 그 후, 이러한 P형 도펀트는 레이저 어닐링에 의해 활성화되어, 가볍게 도핑된 하부측 P-형 영역(4)을 형성한다(즉, 투명 애노드). P형 주변 측벽 영역 및 하부측 P-형 영역은 결합 및 통합되어 P형 분리 구조체를 형성한다. 다음으로, 금속을 반도체 하부면(5) 상에 증착하여, 하부 금속 전극(17)을 형성한다(단계 111). 그 후, 웨이퍼는 동일한 구조물의 복수의 동일한 빠른 리커버리 역 다이오드 다이스를 형성하기 위해 다이싱한다. 방법(100)의 단계는 흐름도에 나타낸 순서로 수행될 필요는 없지만, 단계들은 임의의 순서로 수행되어, 도 1에 나타내는 구조체를 생성할 수 있다.
도 17은 역 파괴 전압 정격이 1200 볼트인 신규한 빠른 리커버리 역 다이오드 장치의 다양한 부분의 치수, 도펀트 유형 및 도펀트 농도를 설명하는 표이다. 10 퍼센트 마진으로, 역 다이오드는 1320 볼트의 타겟 파괴 전압을 갖는다.
도 18은 "장치 C" 및 "장치 D" 상에 행해지는 비교 시뮬레이션의 결과를 설명하는 표이다. 장치 C 및 D는 역 파괴 전압 정격이 1200 볼트이다. 장치 C는 도 17의 도펀트 농도 및 치수를 갖지만, 도 1의 구조의 역 다이오드 장치이고, 이러한 역 다이오드 장치는 N형 공핍 스토퍼 영역(7)을 갖지 않고, P+형 전하 캐리어 추출 영역(9)을 갖지 않고, 투명 애노드 영역(4)을 갖지 않는다. 대신, P+형 전하 캐리어 추출 영역(9) 및 N+형 접촉 영역에 의해 점유되는 전체 영역은 단일 N+형 접촉 영역이다. 장치 D는 P-형 투명 애노드 영역(4), N형 공핍 스토퍼 영역(7), 및 신규한 P+ 전하 추출 영역(9)으로 완성되는 도 1의 신규한 빠른 리커버리 역 다이오드 장치이다. 장치 D는 도 17에서 설명되는 바와 같이 도펀트 농도, 도펀트 유형, 및 치수를 갖는다. 장치 C와 비교하여, 장치 D는 유리하게는 더 낮은 순방향 전압 Vf 및 훨씬 더 낮은 역 누설 전류 Ilk를 갖는다.
도 19a 및 도 19b는 다른 신규한 측면에 따른 방법(200)의 더 큰 흐름도를 함께 형성한다. 상술한 방법(100)에서 웨이퍼의 박형화 단계가 상부측 가공 후에 수행되었지만, 방법(200)에서, 웨이퍼 박형화 단계는 전체 다이오드 제조 공정에서 더 일찍 수행되었다. 개시 물질은 N-형 플로트 존 웨이퍼(N- type float zone silicon wafer)이다(단계 201). 알루미늄을 상부측 상에 증착하고(단계 202), 알루미늄을 마스킹 및 에칭한다. 확산 단계에서 긴 구동이 수행되어, 깊은 P형 주변 측벽 영역을 형성한다. 제조방법에서, 이러한 초기 단계에서, 웨이퍼는 하부측으로부터 박형화한다(단계 203). 이러한 박형화는 보통의 후측 그라인딩 또는 TAIKO 가공일 수 있다. 희생 산화물을 상부측 및 하부측 상에 형성한다(단계 204). 산화물 에칭 단계를 수행하여(단계 205), 상부측 및 하부측으로부터 희생 산화물을 제거한다. 그 후, 박형 산화물을 상부측 및 하부측 상에 형성한다(단계 206). 붕소의 하부측 이식은 박형 산화물을 통해 웨이퍼의 하부측으로 수행된다(단계 207). 상부측은 마스크와 함께 인이 이식되어(단계 208), N형 공핍 스톱 영역을 형성한다. 그 후, 웨이퍼의 하부측으로 주입되는 붕소 및 웨이퍼의 상부측으로 주입되는 인이 주입된다(단계 209). 주입은, 예컨대 110 ℃에서 1시간 동안 수행될 수 있다. 상부측은 마스크와 함께 인이 주입되어(단계 210), N+형 접촉 영역을 형성한다. 다음으로, 상부측은 마스크화 함께 붕소가 주입되어 P+형 전하 캐리어 추출 영역을 형성한다. 그 후, 웨이퍼를, 예컨대 30분 동안 950 ℃에서 어닐링한다(단계 212). 산화물을 웨이퍼의 상부측 상에 형성하고(단계 213), 에칭하여(단계 214), 캐소드 접촉 영역까지 개방한다. 금속을 상부측에 증착하고(단계 215), 마스킹 및 에칭하여 상부측 캐소드 금속 전극을 형성한다. 패시베이션의 층을 상부측 상에 증착하고(단계 216), 마스킹 및 에칭하여 상부측 금속 캐소드 전극들을 노출시킨다. 금속을 하부측 상에 증착하여(단계 217), 하부측 애노드 전극을 형성한다. 그 후, 웨이퍼를 다이싱하여, 복수의 동일한 빠른 리커버리 역 다이오드 다이스를 형성한다. 이 제조 공정은 유리하게 웨이퍼의 박형화된 하부측 실리콘 표면의 희생 샌화를 포함한다. 이 희생 산화는 후측 그라인딩 단계에 의해 야기되는 결함 및 실리콘 변위(silicon dislocations)의 발생을 감소시키는 것을 돕는다. 따라서, 이러한 실리콘으로 추후 형성되는 투명 애노드는 더 적은 변위 및 결점을 갖는 실리콘으로 형성된다. 이는 투명 애노드에 후측 그라인딩이 가해지지만, 희생 산화를 갖지 않는 실리콘으로 형성되는 경우와 비교하여 더 낮은 역 누설 전류를 생성할 수 있다. 희생 산화 이외에, 후측 그라인딩에 기인하여 후측 실리콘에서 실리콘 결정 결함 및 변위의 발생을 더 감소시키도록 제공되는 다른 가공 단계(예컨대, 하부측 표면으로부터 실리콘의 층을 제거하기 위해 웨트 에칭)를 수행하는 것이 가능하다. 캐리어 웨이퍼는 방법(200)의 다양한 단계로서 주요 웨이퍼로부터 부착 및 탈착될 수 있다. 이러한 캐리어 웨이퍼는 웨이퍼 처리가 가능하도록 해당 기술 분야에 알려진 바와 같이 이용될 수 있다.
특정 양태가 지시적 목적을 위해 상술되지만, 본 특허문헌의 지시는 일반적인 이용 가능성을 가지며, 상술된 특정 양태로 한정되지 않는다. 역 다이오드 장치 다이의 실시예가 반도체 상부면 상에 직접 배치되는 산화물층을 갖는 것으로 설명되지만, 다른 양태에서 이러한 산화물층이 존재하지 않고, 대신 패시베이션층이 반도체 상부면 상에 직접 배치된다. 실시예가 하나의 P+형 플로팅 고리(13)를 포함하는 것이 설명되지만, 다른 실시예에서 복수의 P+형 가드 고리 및 추가의 최외각 N+형 채널 스토퍼 고리가 존재할 수 있다. P+형 전하 캐리어 추출 영역과 N+형 접촉 영역의 두께는 설명되는 실시예에서 동일하지만, P+형 전하 캐리어 추출 영역은 N+형 접촉 영역보다 더 얇거나 두꺼울 수 있다. 2개의 영역의 형태는 특정 용도를 위해 다이오드 장치의 능력을 최적화 하기 위해 변경될 수 있다. 도 1의 빠른 리커버리 역 다이오드 장치 다이는 투명 애노드를 갖거나 갖지 않고 제조될 수 있다. 일부 실시예에서, 하부측 영역(4)의 P형 도펀트 농도는 낮고, 하부측 영역(4)는 상대적으로 얇다. 다른 실시예에서, 하부측 영역(4)의 P형 도펀트 농도는 높고, 하부측 영역(4)은 상대적으로 두껍다. 하부측 영역(4)이 더 두꺼운 실시예에서, 웨이퍼 박형화가 수행되지 않을 수 있다. 전체 실리콘 영역이 벌크 웨이퍼 물질로 이루어진 실시예가 상술되지만, 다른 실시예에서 다른 실리콘 영역은 에피택셜 실리콘으로 이루어지지만, 하부측 P형 영역(4)은 웨이퍼 물질일 수 있다. 따라서, 기술된 양태의 다양한 변경, 적용, 및 다양한 특징의 조합은 청구항에서 설명되는 본 발명의 범위로부터 벗어나지 않고 실시될 수 있다.

Claims (23)

  1. 반도체 상부면, 반도체 하부면, 및 주변 측면 에지를 갖는 반도체 장치 다이에 있어서,
    상기 다이의 반도체 하부면으로부터 위쪽으로 연장하고, 또한 상기 다이의 주변 측면 에지를 향해 바깥쪽으로 측면으로 연장하는 하부측 P형 실리콘 영역(bottomside P type silicon region);
    상기 하부측 P형 실리콘 영역 상에 배치되는 N-형 실리콘 영역
    상기 반도체 상부면으로부터 아래쪽으로 및 상기 N-형 실리콘 영역으로 연장하는 N형 공핍 스토퍼 영역;
    상기 반도체 상부면으로부터 아래쪽으로 및 상기 N형 공핍 스토퍼 영역으로 연장하는 P+형 전하 캐리어 추출 영역;
    상기 반도체 상부면으로부터 아래쪽으로 및 상기 N형 공핍 스토퍼 영역으로 연장하는 N+형 접촉 영역;
    상기 반도체 상부면으로부터 N-형 실리콘 영역으로 아래쪽으로 연장하는 P형 실리콘 주변 측벽 영역으로, 상기 P형 실리콘 주변 측벽 영역은 하부측 P형 실리콘 영역과 결합하여 P형 분리 구조체를 형성하고, 상기 P형 실리콘 주변 측벽 영역은 또한 N-형 실리콘 영역을 측면으로 고리화하여, 상기 다이의 주변 측면 에지로부터 N-형 실리콘 영역을 분리하는 것인, P형 실리콘 주변 측벽 영역;
    상기 N+형 접촉 영역 위에 그리고 상기 P+형 전하 캐리어 추출 영역 위에 배치되는 상부측 금속 전극; 및
    상기 다이의 반도체 하부면 위에 배치되는 하부측 금속 전극
    을 포함하고,
    하향식 뷰에 있어서, 상기 P+형 전하 캐리어 추출 영역의 전체 면적은, 상기 N+형 접촉 영역의 전체 면적보다 크고,
    하향식 뷰에 있어서, 상기 N+형 접촉 영역은, 섬 모양(island-shaped)이고, 상기 P+형 전하 캐리어 추출 영역에 의하여 측방으로 둘러싸인,
    반도체 장치 다이.
  2. 제1항에 있어서,
    상기 하부측 P형 실리콘 영역은 투명 애노드 영역이고,
    상기 하부측 P형 실리콘 영역은 두께가 10 미크론 미만이고,
    상기 하부측 P형 실리콘 영역은 P형 도펀트의 농도가 3 x 1017 atoms/cm3 미만인,
    반도체 장치 다이.
  3. 제1항에 있어서,
    상기 하부측 P형 실리콘 영역은 전자를 전도하기 위한 수단이어서, 반도체 장치 다이의 순방향(forward) 전도 모드에서 전자는 N-형 실리콘 영역으로부터 계속 투명 애노드 영역을 통해 하부측 금속 전극으로 통과하는,
    반도체 장치 다이.
  4. 제1항에 있어서,
    반도체 상부면으로부터 아래쪽으로 및 N-형 실리콘 영역으로 연장하는 P+형 플로팅 필드 고리(floating field ring)
    를 더 포함하고,
    상기 P+형 플로팅 필드 고리는,
    N형 공핍층 스토퍼 영역(N type depletion layer stopper region) 둘레를 측면으로 둘러싸지만, N-형 실리콘 영역의 N-형 실리콘의 양에 의해 상기 N형 공핍층 스토퍼 영역으로부터 분리되는,
    반도체 장치 다이.
  5. 제1항에 있어서,
    상기 N+형 접촉 영역은,
    복수의 N+형 접촉 영역 중 하나이고,
    상기 복수의 N+형 접촉 영역은,
    2차원 어레이로 배치되고,
    상기 N+형 접촉 영역의 각각은,
    P+형 전하 캐리어 추출 영역의 P+형 실리콘으로 측면으로 둘러싸인,
    반도체 장치 다이.
  6. 제4항에 있어서,
    상기 반도체 장치 다이는,
    P+형 전하 캐리어 추출 영역의 P+형 실리콘으로 측면으로 둘러싸이지 않는 어떤 N+형 접촉 영역도 포함하지 않고,
    상기 반도체 장치 다이의 어떤 N+형 접촉 영역도,
    N-형 실리콘 영역의 N-형 실리콘과 인접하지 않는,
    반도체 장치 다이.
  7. 제1항에 있어서,
    상기 반도체 장치 다이는,
    디스크리트 다이오드 장치인,
    반도체 장치 다이.
  8. 제1항에 있어서,
    상기 반도체 장치 다이는,
    2개 이하의 금속 전극을 포함하는,
    반도체 장치 다이.
  9. 제1항에 있어서,
    상기 N형 공핍 스토퍼 영역의 어느 부분도 상부측 금속 전극과 접촉하지 않는,
    반도체 장치 다이.
  10. 제1항에 있어서,
    상기 반도체 장치 다이의 어느 부분도 에피택셜 실리콘 물질이 아닌,
    반도체 장치 다이.
  11. 제1항에 있어서,
    상기 하부측 P형 실리콘 영역은,
    벌크 웨이퍼 실리콘 물질로 이루어지고,
    상기 N-형 실리콘 영역은,
    에피택셜 실리콘 물질로 이루어진,
    반도체 장치 다이.
  12. 제1항에 있어서,
    상기 다이의 주변 측면 에지의 실리콘 일부는 N형 실리콘인,
    반도체 장치 다이.
  13. 제1항에 있어서,
    상기 다이의 주변 측면 에지의 실리콘의 어느 부분도 N형 실리콘이 아닌,
    반도체 장치 다이.
  14. 제1항에 있어서,
    상기 P형 실리콘 주변 측벽 영역은 알루미늄으로 도핑되는,
    반도체 장치 다이.
  15. 제1항에 있어서,
    고리형 N+형 공핍 스토퍼 고리를 더 포함하고,
    상기 N+형 공핍 스토퍼 고리는 반도체 상부면으로부터 아래쪽으로 연장하고,
    상기 고리형 N+형 공핍 스토퍼 고리는 P+형 전하 캐리어 추출 영역 둘레를 측면으로 둘러싸고,
    상기 N+형 공핍 스토퍼 고리는 N형 공핍 스토퍼 영역을 결합하는 외측 주변 경계를 가지고,
    상기 N+형 공핍 스토퍼 고리의 어느 부분도 N-형 실리콘 영역의 임의의 N-형 실리콘과 인접하지 않는,
    반도체 장치 다이.
  16. 반도체 상부면, 반도체 하부면, 및 주변 측면 에지를 갖는 2개-전극 역 다이오드 다이(two-electrode inverse diode die)에 있어서,
    P형 실리콘의 투명 애노드 영역으로, 상기 투명 애노드 영역은 상기 다이의 반도체 하부면으로부터 위쪽으로 연장하고, 상기 투명 애노드 영역은 두께가 10 미크론 미만이고, 상기 투명 애노드 영역은 반도체 하부면에 인접한 P형 도펀트의 농도를 가지며, 상기 P형 도펀트의 농도는 3 × 1017 atoms/cm3 미만인 것인, P형 실리콘의 투명 애노드 영역;
    상기 투명 애노드 영역 상에 배치된 N-형 실리콘 영역;
    반도체 상부면에서 N-형 실리콘 영역으로 아래쪽으로 연장하는 P형 실리콘 주변 측벽 영역으로, P형 실리콘 주변 측벽 영역은 투명 애노드 영역에 결합하여 P형 분리 구조체를 형성하고, 상기 P형 분리 구조체는 N-형 실리콘 영역을 측면으로 둘러싸고, 상기 다이의 주변 측면 에지로부터 N-형 실리콘 영역을 분리하고, 상기 P형 분리 구조체는 N-형 실리콘 영역의 기저가 되고, 상기 반도체 하부면으로부터 N-형 실리콘 영역을 분리하는 것인, P형 실리콘 주변 측벽 영역;
    반도체 상부면으로부터 아래쪽으로 N-형 실리콘 영역으로 연장하는 N형 공핍 스토퍼 영역;
    반도체 상부면으로부터 아래쪽으로 및 N형 공핍 스토퍼 영역으로 연장하는 N+형 접촉 영역;
    N+형 접촉 영역과 접촉하여 N+형 접촉 영역 상에 배치되는 상부측 금속 전극;
    상기 다이의 반도체 하부면 상에 배치되는 하부측 금속 전극으로, 상기 2개-전극 역 다이오드 다이는 2개 및 오직 2개의 금속 전극을 갖는 것인, 하부측 금속 전극; 및
    상기 다이가 순방향 도전 모드로 작동될 때 N형 공핍 스토퍼 영역으로부터 홀을 계속적으로 추출하는 국소화된 전하 추출 전기장을 셋업하기 위한 수단으로, 추출된 홀은 반도체 상부면쪽으로 흐르고, 상기 추출된 홀에 기인한 전하는 상부측 금속 전극 외로 흐르는 전류의 형태로 다이를 떠나는 것인, 수단
    을 포함하고,
    상기 수단은,
    상기 반도체 상부면으로부터 아래쪽으로 및 상기 N형 공핍 스토퍼 영역으로 연장하는 P+형 전하 캐리어 추출 영역
    을 포함하고,
    하향식 뷰에 있어서, 상기 P+형 전하 캐리어 추출 영역의 전체 면적은, 상기 N+형 접촉 영역의 전체 면적보다 크고,
    하향식 뷰에 있어서, 상기 N+형 접촉 영역은, 섬 모양(island-shaped)이고, 상기 P+형 전하 캐리어 추출 영역에 의하여 측방으로 둘러싸인,
    2개-전극 역 다이오드 다이.
  17. 제16항에 있어서,
    상기 투명 애노드 영역은, 전자를 전도하기 위한 수단이어서, 역 다이오드 다이의 순방향 전도 모드에서 전자는 N-형 실리콘 영역으로부터 투명 애노드 영역을 통해 완전히 하부측 금속 영역으로 통과하는,
    2개-전극 역 다이오드 다이.
  18. 역 다이오드 구조체의 제조방법에 있어서,
    (a) 반도체 상부면으로부터 아래쪽으로 및 N-형 실리콘 영역으로 연장하는 N형 공핍 스토퍼 영역을 형성하는 단계;
    (b) 반도체 상부면으로부터 아래쪽으로 연장하는 P+형 전하 캐리어 추출 영역을 형성하여, 상기 P+형 전하 캐리어 추출 영역이 N형 공핍 스토퍼 영역으로 연장하는 단계;
    (c) 반도체 상부면으로부터 아래쪽으로 연장하는 N+형 접촉 영역을 형성하여, 상기 N+형 접촉 영역은 N형 공핍 스토퍼 영역으로 연장하는 단계;
    (d) 역 다이오드 구조체의 상부측 금속 전극을 형성하는 단계로, 상기 상부측 금속 전극은 N+형 접촉 영역 상에 및 P+형 전하 캐리어 추출 영역 위에 배치되는 것인, 단계;
    (e) 하부측 P형 실리콘 영역을 형성하여, 상기 하부측 P형 실리콘 영역 상에, 상기 하부측 P형 실리콘 영역에 인접하여 N-형 실리콘 영역이 배치되고, 상기 하부측 P형 실리콘 영역이 반도체 하부면으로부터 위쪽으로 연장하는 단계로, 상기 하부측 P형 실리콘 영역은 다이 영역의 주변부로부터 역 다이오드 구조체의 다이 영역의 중앙 영역을 분리하는 P형 분리 구조체의 일부인 것인, 단계; 및
    (f) 상기 역 다이오드 구조체의 하부측 금속 전극을 형성하는 단계로, 상기 하부측 금속 전극은 반도체 하부면 상에 배치되는 것인, 단계
    를 포함하고,
    하향식 뷰에 있어서, 상기 P+형 전하 캐리어 추출 영역의 전체 면적은, 상기 N+형 접촉 영역의 전체 면적보다 크고,
    하향식 뷰에 있어서, 상기 N+형 접촉 영역은, 섬 모양(island-shaped)이고, 상기 P+형 전하 캐리어 추출 영역에 의하여 측방으로 둘러싸인,
    역 다이오드 구조체의 제조방법.
  19. 제18항에 있어서,
    상기 다이 영역은 웨이퍼의 일부이고,
    상기 방법은,
    단계 (a)의 후 및 단계 (f)의 전에 웨이퍼를 이면 박형화 하는(backside thinning) 단계를 더 포함하는,
    역 다이오드 구조체의 제조방법.
  20. 제19항에 있어서,
    상기 웨이퍼는,
    (f) 단계에서 이면 박형화되어, 웨이퍼는 더 두꺼운 주변 에지부 및 더 얇은 중앙부를 갖는,
    역 다이오드 구조체의 제조방법.
  21. 제18항에 있어서,
    상기 P형 분리 구조체는 P형 실리콘 주변 측벽 영역을 더 포함하고,
    상기 P형 실리콘 주변 측벽 영역은 반도체 상부면으로부터 아래쪽으로, N-형 실리콘 영역을 통해, 및 하부측 P형 실리콘 영역으로 연장하는,
    역 다이오드 구조체의 제조방법.
  22. 제20항에 있어서,
    상기 역 다이오드 구조체의 하부측 P형 실리콘 영역은 투명 애노드 영역이고,
    상기 하부측 P형 실리콘 영역은 두께가 10 미크론 미만이고,
    상기 하부측 P형 실리콘 영역은 P형 도펀트의 농도가 3 × 1017 atoms/cm3 미만인,
    역 다이오드 구조체의 제조방법.
  23. 제1항에 있어서,
    상기 N-형 실리콘 영역의 두께는,
    25 미크론보다 크고 50 미크론보다 작은,
    반도체 장치 다이.
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