CN106250340A - 一种硬件控制电路及其控制方法 - Google Patents

Abstract

本发明提供一种硬件控制电路及其控制方法，该硬件控制电路包括：处理器、CPLD、背板、多个单板；单板包括并串转换模块，CPLD包括串并转换模块、编解码模块；并串转换模块，用于获取单板的硬件信息，并通过单板与背板之间的数据信号线，以串行方式将硬件信息发送给背板；串并转换模块，用于通过背板与CPLD之间的、单板对应的数据信号线，以串行方式从背板上获取硬件信息，并将硬件信息存储在单板对应的数据寄存器内；编解码模块，用于从单板对应的数据寄存器内获取单板的硬件信息，并将单板的硬件信息输出给所述处理器。通过本发明的技术方案，减少了背板和单板之间的信号线数量，减少了背板与CPLD之间的信号线数量，节约主板和背板的PCB布线空间。

Description

一种硬件控制电路及其控制方法

技术领域

本发明涉及通信技术领域，尤其涉及一种硬件控制电路及其控制方法。

背景技术

如图1所示，为存储***的结构示意图，在背板上包括有多个插槽，且可以将单板***到背板上。随着存储***处理能力的提高，***到背板上的单板数量越来越多。为了使CPU(Central Processing Unit，中央处理器)能够区分各单板，则需要向CPU上报单板的硬件信息，该硬件信息由高低电平来指示，即硬件信息可以是M位的高低电平，如M为16位时，高低电平1111111011001000表示一个硬件信息，高低电平0111011001000000表示另一个硬件信息。

为了向CPU上报单板的硬件信息，针对每个单板，在背板与单板之间配置M根信号线，单板通过M根信号线并行传输M位的高低电平给背板。该背板与CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)之间配置M根信号线，背板通过M根信号线并行传输M位的高低电平给CPLD，该CPLD将M位的高低电平传输给CPU，CPU将M位的高低电平转换成硬件信息。

针对每个单板，需要在该单板与背板之间配置M根信号线，并在背板与CPLD之间配置M根信号线。假设单板的数量为n，则需要分别在n个单板与背板之间配置M根信号线，并在背板与CPLD之间配置M*n根信号线。

如果M的取值为16，n的取值为10，则每个单板与背板之间将配置16根信号线，10个单板就需要160根单板与背板之间的信号线。而且，还需要在背板与CPLD之间配置160根信号线。随着单板数量的增加，n的取值会增加，从而导致信号线数量的进一步增加。这些信号线将会占用主板和背板的大量PCB(Printed Circuit Board，印制电路板)空间，并浪费了CPLD的逻辑资源。而且，为了在主板和背板之间部署大量信号线，需要增加连接器的数量，这些连接器的使用，会进一步占用PCB空间，增加风险。

发明内容

本发明提供一种硬件控制电路，包括：处理器、复杂可编程逻辑器件CPLD、背板、多个单板；针对每个单板，在所述单板与所述背板之间包括数据信号线，在所述背板与所述CPLD之间包括所述单板对应的数据信号线；所述单板包括并串转换模块，所述CPLD包括串并转换模块、编解码模块；

所述并串转换模块，用于获取所述单板的硬件信息，并通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板；

所述串并转换模块，用于通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式从所述背板上获取所述单板的硬件信息，并将所述单板的硬件信息存储在所述单板对应的数据寄存器内；

所述编解码模块，用于从所述单板对应的数据寄存器内获取所述单板的硬件信息，并将所述单板的硬件信息输出给所述处理器。

所述硬件信息通过M位的高低电平数据来表示，M为大于1的正整数；

所述并串转换模块在以串行方式发送所述硬件信息时，每次只发送一位高低电平数据，并通过M次将所述M位的高低电平数据发送给所述背板；

所述串并转换模块在以串行方式获取所述硬件信息时，每次只获取一位高低电平数据，并通过M次从所述背板上获取到所述M位的高低电平数据。

在所述单板与背板之间包括第一控制信号线，在背板与CPLD之间包括所有单板对应的第一控制信号线；所述串并转换模块通过背板与CPLD之间的第一控制信号线传输第一信号，所述背板通过每个单板对应的第一控制信号线向每个单板传输第一信号；所述并串转换模块在以串行方式发送所述硬件信息时，在每次发送一位高低电平数据时，根据所述第一信号发送一位高低电平数据；所述串并转换模块在以串行方式获取所述硬件信息时，在每次获取一位高低电平数据时，根据所述第一信号获取一位高低电平数据。

在所述单板与背板之间包括第二控制信号线，在背板与CPLD之间包括所有单板对应的第二控制信号线；所述串并转换模块通过背板与CPLD之间的第二控制信号线传输第二信号，所述背板通过每个单板对应的第二控制信号线向每个单板传输第二信号；所述并串转换模块，进一步用于在接收到第二信号后，根据所述第二信号判断是否需要加载所述单板的硬件信息；如果是，则获取所述单板的硬件信息，并将所述单板的硬件信息加载到所述单板的移位寄存器内。

在所述单板与背板之间包括第三控制信号线，在背板与CPLD之间包括所有单板对应的第三控制信号线；串并转换模块通过背板与CPLD之间的第三控制信号线传输第三信号，背板通过每个单板对应的第三控制信号线向每个单板传输第三信号；所述并串转换模块，进一步用于在接收到第三信号后，根据所述第三信号判断是否允许传输所述单板的硬件信息；如果是，从所述移位寄存器内读取所述单板的硬件信息，并以串行方式将所述硬件信息发送给所述背板。

所述硬件控制电路还包括：基板管理控制器BMC；所述编解码模块在将所述单板的硬件信息输出给所述处理器的过程中，将所述单板的硬件信息输出给所述BMC，由所述BMC将所述单板的硬件信息输出给所述处理器。

所述编解码模块在将所述单板的硬件信息输出给所述BMC的过程中，所述编解码模块，用于接收来自所述BMC的读取命令，并利用所述读取命令确定待读取硬件信息的单板，并从所述待读取硬件信息的单板对应的数据寄存器内获取该单板的硬件信息，并将该单板的硬件信息存储到SDATA寄存器中；将所述SDATA寄存器中的硬件信息放在SDATA接口上，由所述BMC从所述SDATA接口上读取该硬件信息；其中，每次只将SDATA寄存器中的一位硬件信息放在SDATA接口上，待所述BMC从所述SDATA接口上读取该一位硬件信息后，将SDATA寄存器中的另一位硬件信息放在SDATA接口上。

所述单板为主机总线适配器HBA卡、或者快速外设部件互连标准PCIE卡、或者输入输出IO卡；所述硬件信息具体包括以下之一或者任意组合：类型标识；硬件版本标识；流水号标识；端口数目标识。

本发明提供一种硬件控制电路的控制方法，所述硬件控制电路具体包括：处理器、复杂可编程逻辑器件CPLD、背板、多个单板；其中，针对每个单板，在所述单板与所述背板之间包括数据信号线，在所述背板与所述CPLD之间包括所述单板对应的数据信号线；所述单板包括并串转换模块，所述CPLD包括串并转换模块、编解码模块；所述方法包括以下步骤：

所述并串转换模块获取所述单板的硬件信息，并通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板；

所述串并转换模块通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式从所述背板上获取所述单板的硬件信息，并将所述单板的硬件信息存储在所述单板对应的数据寄存器内；

所述编解码模块从所述单板对应的数据寄存器内获取所述单板的硬件信息，并将所述单板的硬件信息输出给所述处理器。

所述硬件信息通过M位的高低电平数据来表示，M为大于1的正整数；

所述并串转换模块通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板的过程中，所述并串转换模块每次只发送一位高低电平数据，并通过M次将所述M位的高低电平数据发送给所述背板；

所述串并转换模块通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式获取所述单板的硬件信息的程中，每次只获取一位高低电平数据，并通过M次从所述背板上获取到所述M位的高低电平数据。

基于上述技术方案，本发明实施例中，可以通过串行方式发送单板的硬件信息，而不需要通过并行方式发送单板的硬件信息，从而不需要在背板与单板之间配置M(即硬件信息的位数M)根信号线，也不需要在背板与CPLD之间配置M*n(即单板的数量n)根信号线，只需要在背板与单板之间配置一根数据信号线和3根控制信号线，共4根信号线，且在背板与CPLD之间配置n根数据信号线和3根控制信号线，共n+3根信号线，就可以传输n个单板的硬件信息，从而减少了背板和单板之间的信号线数量，减少了背板与CPLD之间的信号线数量，节约主板和背板的PCB布线空间，更加合理的利用CPLD的资源。而且，由于主板和背板之间部署的信号线数量减少，因此可以减少连接器的数量，从而节约主背板的布线空间，降低了布线的风险，提高了使用的安全性。

附图说明

为了更加清楚地说明本发明实施例或者现有技术中的技术方案，下面将对本发明实施例或者现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1是存储***的结构示意图；

图2是本发明一种实施方式中的硬件控制电路的结构图；

图3是本发明一种实施方式中的两个74HC165芯片级联的示意图；

图4是本发明一种实施方式中的并串转换模块的控制时序示意图；

图5是本发明一种实施方式中的BMC读取硬件信息的示意图；

图6是本发明一种实施方式中的硬件控制电路的控制方法的流程图。

具体实施方式

在本发明使用的术语仅仅是出于描述特定实施例的目的，而非限制本发明。本发明和权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其它含义。还应当理解，本文中使用的术语“和/或”是指包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本发明可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本发明范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，此外，所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

针对现有技术中存在的问题，本发明实施例中提出一种硬件控制电路，该硬件控制电路可以应用于高可用性的网络设备(如服务器、网络交换机、存储设备等)或者存储***中，该硬件控制电路可以包括但不限于：处理器(如CPU等)、CPLD、背板、多个单板等。在背板上包括多个插槽，且可以将单板***到背板上。随着网络设备/存储***处理能力的提高，***到背板上的单板数量越来越多，以单板数量为n(大于1的正整数)为例，如单板1、单板2等。

在一个例子中，所述单板具体可以包括但不限于：HBA(Host Bus Adapter，主机总线适配器)卡、或者PCIE(Peripheral Component Interconnect Express，快速外设部件互连标准)卡、或者IO(Input Output，输入输出)卡。

为了使处理器能够区分各单板，则需要向处理器上报单板的硬件信息，该硬件信息可以由高低电平来指示，假设硬件信息的位数为M，则硬件信息可以是M位的高低电平，即M位的二进制数值(如0、1等)。在一个例子中，该硬件信息可以包括但不限于以下之一或者任意组合：类型标识；硬件版本标识；流水号标识；端口数目标识。当然，在实际应用中，该硬件信息还可以包括其它信息，本发明实施例中对此硬件信息的内容不做限制。为了方便说明，后续以硬件信息是类型标识、硬件版本标识、流水号标识、端口数目标识为例。

在一个例子中，类型标识可以通过4位的高低电平来表示，如高低电平1111表示类型A，高低电平0111表示类型B。硬件版本标识可以通过4位的高低电平来表示，如高低电平1110表示硬件版本A，高低电平0110表示硬件版本B。流水号标识可以通过4位的高低电平来表示，如高低电平1100表示流水号A，高低电平0100表示流水号B。端口数目标识可以通过4位的高低电平来表示，如高低电平1000表示端口数目A，高低电平0000表示端口数目B。

基于此，则硬件信息可以是16位的高低电平，且M的取值为16位。例如，高低电平1111111011001000表示一个硬件信息，该硬件信息可以是类型A+硬件版本A+流水号A+端口数目A。高低电平0111011001000000表示另一个硬件信息，该硬件信息可以是类型B+硬件版本B+流水号B+端口数目B。

在传统方式中，如图1所示，为了传输16位的硬件信息，针对每个单板，在背板与单板之间配置16根信号线，单板通过16根信号线并行传输16位的高低电平给背板。针对每个单板，在背板与CPLD之间配置16根信号线，背板通过16根信号线并行传输16位的高低电平给CPLD。在背板与CPLD之间，由于针对每个单板配置16根信号线，因此针对n个单板，需要配置16*n根信号线。

与此不同的是，本发明实施例中，如图2所示，在一个例子中，针对每个单板，在单板与背板之间可以只包括一根数据信号线，在背板与CPLD之间可以包括该单板对应的一根数据信号线。在背板与CPLD之间，由于针对每个单板配置一根数据信号线，因此针对n个单板，需要配置n根数据信号线。

在一个例子中，在单板与背板之间还可以包括第一控制信号线，且在背板与CPLD之间可以包括所有单板对应的第一控制信号线，即第一控制信号线可以只为一个。在单板与背板之间还可以包括第二控制信号线，且在背板与CPLD之间可以包括所有单板对应的第二控制信号线，即第二控制信号线可以只为一个。在单板与背板之间还可以包括第三控制信号线，在背板与CPLD之间可以包括所有单板对应的第三控制信号线，即第三控制信号线可以只为一个。

综上所述，如图2所示，针对每个单板，在背板与单板之间配置一根数据信号线和三根控制信号线，即一共配置4根信号线。针对每个单板，在背板与CPLD之间配置一根数据信号线，因此针对n个单板，需要配置n根数据信号线；而且，针对n个单板，需要配置三根控制信号线，即一共配置n+3根信号线。

在一个例子中，单板可以包括但不限于并串转换模块，CPLD可以包括但不限于串并转换模块、编解码模块。其中，该并串转换模块，用于获取单板的硬件信息，并通过单板与背板之间的数据信号线，以串行方式将该硬件信息发送给背板。该串并转换模块，用于通过背板与CPLD之间的、该单板对应的数据信号线，以串行方式从背板上获取该单板的硬件信息，并将该单板的硬件信息存储在该单板对应的数据寄存器内。该编解码模块，用于从该单板对应的数据寄存器内获取该单板的硬件信息，并将该单板的硬件信息输出给处理器。

在一个例子中，硬件信息可以通过M位的高低电平数据来表示，M为大于1的正整数，如M为16。基于此，并串转换模块在以串行方式发送该硬件信息时，每次只发送一位高低电平数据，并通过M次将所述M位的高低电平数据发送给背板。而且，串并转换模块在以串行方式获取该硬件信息时，每次只获取一位高低电平数据，并通过M次从背板上获取所述到M位的高低电平数据。

例如，当单板1的硬件信息是类型A+硬件版本A+流水号A+端口数目A时，则单板1上的并串转换模块可以获取到单板1的硬件信息，该硬件信息可以是高低电平1111111011001000。基于此，并串转换模块通过单板1与背板之间的数据信号线，第一次发送高低电平数据1，串并转换模块通过背板与CPLD之间的、该单板1对应的数据信号线，第一次从背板上获取高低电平数据1。与此类似的，并串转换模块第二次发送高低电平数据1，串并转换模块第二次从背板上获取高低电平数据1。以此类推，并串转换模块第十五次发送高低电平数据0，串并转换模块第十五次从背板上获取高低电平数据0。并串转换模块第十六次发送高低电平数据0，串并转换模块第十六次从背板上获取高低电平数据0。

显然，在上述过程中，并串转换模块每次只会发送一位高低电平数据，且在并串转换模块发送一位高低电平数据后，串并转换模块就从背板上获取该一位高低电平数据。然后，并串转换模块再次发送一位高低电平数据，且串并转换模块再次从背板上获取该一位高低电平数据，以此类推。与此不同的是，在传统方式中，并没有并串转换模块和串并转换模块，单板是直接发送所有M位的高低电平数据，且直接从背板上获取到所有M位的高低电平数据。

在一个例子中，串并转换模块可以通过背板与CPLD之间的第一控制信号线传输第一信号，背板通过每个单板对应的第一控制信号线向每个单板传输第一信号。和/或，串并转换模块可以通过背板与CPLD之间的第二控制信号线传输第二信号，背板通过每个单板对应的第二控制信号线向每个单板传输第二信号。和/或，串并转换模块可以通过背板与CPLD之间的第三控制信号线传输第三信号，背板通过每个单板对应的第三控制信号线向每个单板传输第三信号。

在一个例子中，并串转换模块在以串行方式发送硬件信息时，可以在每次发送一位高低电平数据时，根据该第一信号发送一位高低电平数据；而且，串并转换模块在以串行方式获取硬件信息时，可以在每次获取一位高低电平数据时，根据该第一信号获取一位高低电平数据。和/或，并串转换模块，进一步用于在接收到第二信号之后，可以根据该第二信号判断是否需要加载单板的硬件信息；如果是，则获取该单板的硬件信息，并将该单板的硬件信息加载到该单板的移位寄存器内。和/或，并串转换模块，进一步用于在接收到第三信号之后，可以根据该第三信号判断是否允许传输该单板的硬件信息；如果是，则从移位寄存器内读取该单板的硬件信息，并以串行方式将该硬件信息发送给背板。

在一个例子中，第一信号可以是CP信号，第二信号可以是PL(Parallel Load，并行加载)信号，第三信号可以是CE_N信号。其中，PL信号为并行加载信号，当PL信号为低电平时，表示需要将并串转换模块的IO值(即硬件信息)加载到移位寄存器内，当PL信号为高电平时，表示使能移位功能。CE_N信号为使能信号，当CE_N信号为低电平时，表示可以移位操作，当CE_N信号为高电平时，表示禁止移位操作。CP信号为数据移位时钟，在CP信号的每个上升沿脉冲，并串转换模块进行移位操作，即发送一位的高低电平数据，在CP信号的每个下降沿脉冲，串并转换模块接收一位的高低电平数据。此外，针对CP信号、PL信号、CE_N信号的处理过程，将在本发明实施例的后续过程中进行说明。

在一个例子中，位于单板上的并串转换模块可以包括但不限于74HC165芯片，该74HC165芯片是高速CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件，是8位并行输入串行输出的移位寄存器。

在一个例子中，可以使用IO口来表示硬件信息，如针对M位的硬件信息，可以使用M个IO口来表示硬件信息，这些IO口可以由上拉电阻或者下拉电阻的方式来指示硬件信息。其中，上拉电阻是将不确定的信号通过一个电阻钳位在高电平，而下拉电阻是将不确定的信号通过一个电阻钳位在低电平。例如，针对硬件信息1111111011001000，则第一个IO口上拉电阻，第二个IO口上拉电阻，以此类推，第十五个IO口下拉电阻，第十六个IO口下拉电阻。

在一个例子中，以并串转换模块74HC165芯片为例，假设硬件信息包括4位类型标识，4位硬件版本标识，4位流水号标识，4位端口数目标识，如图3所示，由于74HC165芯片通常支持8个IO口，可以表示8位的硬件信息，因此，需要在单板内配置两个74HC165芯片，且将两个74HC165芯片级联，每一个74HC165芯片负责8位的硬件信息。例如，在图3中，U1为低位，U2为高位。当74HC165芯片接收到CP信号、PL信号、CE_N信号等控制信号后，可以按照时钟进行移位，输出16位的硬件信息，输出信息依次是端口数目标识、流水号标识、硬件版本标识、类型标识。而且，这16位的硬件信息被送入CPLD，组成一个数据寄存器DATA。在后续过程中详细介绍该硬件信息的输出过程。

在实际应用中，若硬件信息的位数更大，则可以级联更多的74HC165芯片，如M为24时，则可以级联3个74HC165芯片，本发明实施例中对此不再赘述。

以下对CP信号、PL信号、CE_N信号的功能和处理流程进行详细说明。

在CPLD内，串并转换模块负责模拟转换的时序逻辑，并输出CP信号、PL信号、CE_N信号等控制信号，并且读取单板的硬件信息。

在一个例子中，如图4所示，为并串转换模块的控制时序示意图，RESET为全局复位信号，0为全局复位，1为释放复位。CLK为采样时钟，频率为1.8Mhz。CLK_CNT为时钟计数器，每一个下降沿则计数1，一直计数到20，又从0开始重新计数。PL信号为并行加载信号，当该PL信号为低电平时，则表示需要将并串转换模块的IO值(即硬件信息)加载到移位寄存器内，当该PL信号为高电平时，则表示使能移位功能。CE_N信号为使能信号，当该CE_N信号为低电平时，则表示可以移位操作，当该CE_N信号为高电平时，则表示禁止移位操作。CP信号为数据移位时钟，在该CP信号的每个上升沿脉冲，并串转换模块进行移位操作，即可以发送一位的高低电平数据，IO口数据由低位Q0到高位Q7移位一位，在该CP信号的每个下降沿脉冲，串并转换模块可以接收一位的高低电平数据。

在一个例子中，CP信号、PL信号、CE_N信号是n个单板共用的，如图2所示，因此，串并转换模块发送的CP信号、PL信号、CE_N信号，可以通过背板传输到各个单板上，且各个单板均会基于CP信号、PL信号、CE_N信号进行相关处理，各个单板的处理方式相同，后续以一个单板的处理为例进行说明。

在上电释放复位后，开始计数，在CLK的每个下降沿，对CLK_CNT加一。在CLK_CNT＝1时，则PL信号为低电平。并串转换模块(如并串转换模块U1)在收到PL信号后，发现PL信号是低电平，因此，根据PL信号判断出需要加载单板的硬件信息，并获取单板的硬件信息，将单板的硬件信息(即并串转换模块的IO值，其是8位的硬件信息)加载到移位寄存器内。另一个并串转换模块(如并串转换模块U2)也会将8位的硬件信息加载到移位寄存器内。

以下结合图3所示的应用场景，对加载到移位寄存器的过程进行详细说明。在图3中，并串转换模块U2可以将(D0-D7)的8位硬件信息，加载到U2的移位寄存器内。并串转换模块U1可以将(D0-D7)的8位硬件信息，首先加载到并串转换模块U1的移位寄存器内，在进行移位操作时，可以由并串转换模块U2将这8位硬件信息依次移位到U2的移位寄存器内。

在CLK_CNT的值等于2到18之间的任意值(包含2和18)时，则PL信号为高电平，CE_N信号为低电平。并串转换模块在收到PL信号后，发现PL信号为高电平，因此可以移位。在此基础上，并串转换模块在收到CE_N信号后，发现CE_N信号为低电平，因此根据CE_N信号判断出可以使能移位操作，允许向CPLD传输单板的硬件信息。此时并串转换模块只是可以从移位寄存器内读取单板的硬件信息，并以串行方式将硬件信息发送给背板。但是此时还未以串行方式将硬件信息发送给背板，而是需要等CP信号，在该CP信号的每个上升沿脉冲，并串转换模块才进行移位操作，即此时才将硬件信息发送给背板。

针对并串转换模块从移位寄存器内读取单板的硬件信息，并以串行方式将硬件信息发送给背板的过程，在CLK_CNT的值等于2到18之间的任意值(包含2和18)时，串并转换模块输出CP信号。并串转换模块在收到CP信号后，在该CP信号的每个上升沿脉冲，进行移位操作，即基于CP信号决定发送一位的高低电平数据(即一位的硬件信息)。串并转换模块在输出CP信号时，在该CP信号的每个下降沿脉冲，接收一位的高低电平数据(即一位的硬件信息)。

下面对移位的过程进行详细说明。在CP信号的每个上升沿来临时，并串转换模块U1和U2的移位寄存器开始进行移位操作。首先D7的数据通过Q7放在数据线上，此时来了一个CP上升沿脉冲，U1和U2内部的移位寄存器同时开始移位操作，U2的移位寄存器通过Q7送出一位D7，D6移动到D7的位置，D5移动到D6的位置，依次到D0移动到D1的位置。U1的操作类似，在CP上升沿来临之时，U1的移位寄存器内的D7通过Q7送出，D6移动到D7的位置，D5移动到D6的位置，依次到D0移动到D1的位置。因为U1和U2是级联的关系，在第一个CP来临之时，U1内移位寄存器的D7通过Q7移出时，是放在U2的移位寄存器的D0位置。当第二个CP脉冲来临之时，U2的D6移到U2的Q7输出，D5移动到D6的位置，依次到D0移动到D2的位置，此时U1的D7移动到U2的移位寄存器的D1位置，U1的D6移动到U2的移位寄存器的D0的位置，U1的D5移动到U1的D7的位置，U1的D4移动到U1的D6的位置，依次类推，U1的D0移动到U1的D2的位置。在15个CP脉冲上升沿后，U1和U2的移位寄存器内的数据已经全部被移出。当然，上述只是一个实施方式，实际应用中还可以采用其它实现方式，对此不再详加赘述。

在一个例子中，串并转换模块在接收到单板的高低电平数据(每次只接收到一位高低电平数据)后，将该高低电平数据存储到该单板对应的数据寄存器内。例如，针对单板1移位出的高低电平数据，则串并转换模块将其存储在单板1对应的数据寄存器1内。针对单板2移位出的高低电平数据，则串并转换模块将其存储在单板2对应的数据寄存器2内。以此类推，针对单板n移位出的高低电平数据，则串并转换模块将其存储在单板n对应的数据寄存器n内。

在一个例子中，由于硬件信息包括16位的高低电平数据，第一个高低电平数据已经位于数据信号线上，因此，并串转换模块需要CP信号的15个上升沿脉冲来进行移位操作，从而共将16位的高低电平数据传输到串并转换模块，由串并转换模块将这16位的高低电平数据存储到对应单板的数据寄存器内。

综上所述，并串转换模块需要CP信号的15个上升沿脉冲来进行移位操作，而串并转换模块需要CP信号的16个下降沿来读取高低电平数据。而且，由于在CLK_CNT的值等于2到18之间的任意值(包含2和18)时，串并转换模块输出CP信号，且需要CP信号的15个上升沿脉冲，因此，可以在CLK_CNT的值为4到18时，CP信号输出下降沿脉冲。基于此，在CLK_CNT的值为1时，则可以输出PL信号，在CLK_CNT的值为2时，则可以输出CE_N信号，在CLK_CNT的值从3开始，则可以输出脉冲，且先输出下降沿。由于此时已经有一位在数据线上，因此串并转换模块需要先取走这一位。在后续过程中，并串转换模块需要在CP信号的每个上升沿脉冲来进行移位操作，而串并转换模块需要CP信号的每个下降沿来读取高低电平数据，在此不再赘述。

在一个例子中，该硬件控制电路还可以包括：BMC(Baseboard ManagementController，基板管理控制器)，该BMC可以位于主板上。基于此，编解码模块在将单板的硬件信息输出给处理器的过程中，还可以将单板的硬件信息输出给BMC，并由BMC将该单板的硬件信息输出给处理器。

在一个例子中，编解码模块可以与处理器直接进行通信，并可以直接将单板的硬件信息输出给处理器。在另一个例子中，编解码模块可以与BMC直接进行通信，并可以直接将单板的硬件信息输出给BMC，并由BMC将该单板的硬件信息输出给处理器。编解码模块与处理器通信的过程，和编解码模块与BMC通信的过程类似，可以根据实际需要选择相应的处理方式。为了方便描述，在后续过程中，以编解码模块与BMC进行通信的处理为例，对上述过程进行说明。

在一个例子中，编解码模块与BMC之间可以通过标准的硬件接口进行通信，该标准的硬件接口可以如IIC(Inter-Integrated Circuit，集成电路总线)。当然，编解码模块与BMC之间也可以通过其它接口进行通信，如LPC(Low Pin Count，低引脚数)接口，SPI(Serial Peripheral Interface，串行外设接口)接口等，其处理方式与IIC接口的处理方式类似，后续不再赘述，以IIC接口为例进行说明。其中，IIC接口有2根信号线，一根信号线为时钟线SCLK，由BMC向CPLD输出时钟信号，另一根信号线为数据线SDATA，用于进行双向数据通信，其中的S表示串行，SDATA表示串行数据，即IIC接口是个串行协议。

在一个例子中，编解码模块在将单板的硬件信息输出给BMC的过程中，编解码模块，用于接收来自BMC的读取命令，并可以利用该读取命令确定待读取硬件信息的单板，并从该待读取硬件信息的单板对应的数据寄存器内获取该单板的硬件信息，并将该单板的硬件信息存储到SDATA寄存器中。进一步的，将该SDATA寄存器中的硬件信息放在SDATA接口上，由BMC从该SDATA接口上读取该硬件信息。其中，编解码模块每次只将SDATA寄存器中的一位硬件信息放在SDATA接口上，待BMC从该SDATA接口上读取该一位硬件信息后，将SDATA寄存器中的另一位硬件信息放在SDATA接口上，以此类推。

其中，在将SDATA寄存器中的硬件信息放在SDATA接口上时，可以从该SDATA寄存器中的最高位开始，依次将一位硬件信息放在SDATA接口上；或者从SDATA寄存器中的最低位开始，依次将一位硬件信息放在SDATA接口上。

在一个例子中，如图5所示，为BMC读取硬件信息的示意图。BMC作为IIC主机，CPLD作为IIC从机，BMC和CPLD之间通过IIC接口进行数据通信，在CPLD中模拟出IIC协议的编解码模块，由编解码模块与BMC进行数据通信。

在一个例子中，可以采用标准模式的时钟速率，该标准模式的时钟速率可以为100kbps。在标准模式的时钟速率下，针对起始位，在SDATA下降沿时，则SCLK为高电平；针对结束位，在SDATA为上升沿时，则SCLK为高电平。

参见图5所示，编解码模块先检测起始位，然后按照BMC时钟接收进来的8位数据，将前7位作为IIC的地址位，将第8位作为IIC的读写位(如0表示写，1表示读)。基于IIC的地址位进行地址校验，在地址校验正确后，编解码模块给出应答位。BMC在接收到应答位之后，可以进行读操作或者写操作。

针对写操作，BMC发出读取命令，该读取命令可以为8bit的数据，该8bit的数据表示了一个单板的标识信息。编解码模块按照时钟接收该读取命令，并将该读取命令存入CMD寄存器，之后编解码模块给出应答位。BMC在接收到应答位之后，即发出结束位。这样，写流程结束，返回RESET(起始位)状态。

针对读操作，编解码模块可以从CMD寄存器中获取读取命令，并利用该读取命令确定待读取硬件信息的单板。在一个例子中，由于SDATA寄存器只能存储8位数据，因此针对一个单板的硬件信息(即16位)，编解码模块需要2次才能够完成硬件信息的上报过程。基于此，当CMD寄存器中的8bit数据(即读取命令)为0时，则可以在SDATA寄存器内存储单板1(即待读取硬件信息的单板)的低8位数据，并上报这低8位数据；当CMD寄存器中的8bit数据为1时，则在SDATA寄存器内存储单板1的高8位数据，并上报这高8位数据。当CMD寄存器中的8bit数据为2时，则可以在SDATA寄存器内存储单板2的低8位数据，并上报这低8位数据；当CMD寄存器中的8bit数据为3时，则可以在SDATA寄存器内存储单板2的高8位数据，并上报这高8位数据。以此类推，当CMD寄存器中的8bit数据为2k-2时，则可以在SDATA寄存器内存储单板k的低8位数据，并上报这低8位数据；当CMD寄存器中的8bit数据为2k-1时，则可以在SDATA寄存器内存储单板k的高8位数据，并上报这高8位数据。

在一个例子中，假设CMD寄存器中的8bit数据为0，则编解码模块从单板1对应的数据寄存器内获取单板1的低8位数据，并将单板1的低8位数据存储到SDATA寄存器中，然后将SDATA寄存器中的一位硬件信息放在SDATA接口上，待BMC从该SDATA接口上读取该一位硬件信息后，将SDATA寄存器中的另一位硬件信息放在SDATA接口上，以此类推，依次这8位数据放在SDATA接口上，由BMC按照时钟从SDATA寄存器中依次读取这8位数据，且BMC每次只能读取一位数据。在这8位数据读取完毕之后，BMC发出应答位，然后再发出结束位。这样，读流程结束，返回RESET(起始位)状态。而且，下次存储到CMD寄存器中的8bit数据为1，编解码模块从单板1对应的数据寄存器内获取单板1的高8位数据，并将单板1的高8位数据存储到SDATA寄存器中，然后将SDATA寄存器中的一位硬件信息放在SDATA接口上，待BMC从该SDATA接口上读取该一位硬件信息后，将SDATA寄存器中的另一位硬件信息放在SDATA接口上，以此类推，依次这8位数据放在SDATA接口上，由BMC按照时钟从SDATA寄存器中依次读取这8位数据，且BMC每次只能读取一位数据。在这8位数据读取完毕之后，BMC发出应答位，然后再发出结束位。这样，读流程结束，返回RESET(起始位)状态。至此，已经完成单板1的硬件信息的传输，由BMC将单板1的硬件信息发送给处理器进行后续处理。对于其它单板的处理过程，与单板1的处理过程类似，在此不再赘述。

基于上述技术方案，本发明实施例中，可以通过串行方式发送单板的硬件信息，而不需要通过并行方式发送单板的硬件信息，从而不需要在背板与单板之间配置M(即硬件信息的位数M)根信号线，也不需要在背板与CPLD之间配置M*n(即单板的数量n)根信号线，只需要在背板与单板之间配置一根数据信号线和3根控制信号线，共4根信号线，且在背板与CPLD之间配置n根数据信号线和3根控制信号线，共n+3根信号线，就可以传输n个单板的硬件信息，从而减少了背板和单板之间的信号线数量，减少了背板与CPLD之间的信号线数量，节约主板和背板的PCB布线空间，更加合理的利用CPLD的资源。而且，由于主板和背板之间部署的信号线数量减少，因此可以减少连接器的数量，从而节约主背板的布线空间，降低了布线的风险，提高了使用的安全性。

基于与上述硬件控制电路类似的发明构思，本发明实施例中还提出一种硬件控制电路的控制方法，该硬件控制电路可以包括：处理器、CPLD、背板、多个单板。其中，针对每个单板，在单板与背板之间包括数据信号线，在背板与CPLD之间包括单板对应的数据信号线；该单板包括并串转换模块，该CPLD可以包括串并转换模块、编解码模块。参见图6所示，该方法可以包括以下步骤：

步骤601，所述并串转换模块获取所述单板的硬件信息，并通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板。

步骤602，所述串并转换模块通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式从所述背板上获取所述单板的硬件信息，并将所述单板的硬件信息存储在所述单板对应的数据寄存器内。

步骤603，所述编解码模块从所述单板对应的数据寄存器内获取所述单板的硬件信息，并将所述单板的硬件信息输出给所述处理器。

在一个例子中，所述硬件信息通过M位的高低电平数据来表示，M为大于1的正整数；所述并串转换模块通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板的过程中，所述并串转换模块每次只发送一位高低电平数据，并通过M次将所述M位的高低电平数据发送给所述背板；所述串并转换模块通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式获取所述单板的硬件信息的程中，每次只获取一位高低电平数据，并通过M次从所述背板上获取到所述M位的高低电平数据。

以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种硬件控制电路，其特征在于，包括：处理器、复杂可编程逻辑器件CPLD、背板、多个单板；针对每个单板，在所述单板与所述背板之间包括数据信号线，在所述背板与所述CPLD之间包括所述单板对应的数据信号线；所述单板包括并串转换模块，所述CPLD包括串并转换模块、编解码模块；

所述并串转换模块，用于获取所述单板的硬件信息，并通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板；

所述串并转换模块，用于通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式从所述背板上获取所述单板的硬件信息，并将所述单板的硬件信息存储在所述单板对应的数据寄存器内；

所述编解码模块，用于从所述单板对应的数据寄存器内获取所述单板的硬件信息，并将所述单板的硬件信息输出给所述处理器。

2.根据权利要求1所述的硬件控制电路，其特征在于，

所述硬件信息通过M位的高低电平数据来表示，M为大于1的正整数；

所述并串转换模块在以串行方式发送所述硬件信息时，每次只发送一位高低电平数据，并通过M次将所述M位的高低电平数据发送给所述背板；

所述串并转换模块在以串行方式获取所述硬件信息时，每次只获取一位高低电平数据，并通过M次从所述背板上获取到所述M位的高低电平数据。

3.根据权利要求2所述的硬件控制电路，其特征在于，在所述单板与背板之间包括第一控制信号线，在背板与CPLD之间包括所有单板对应的第一控制信号线；所述串并转换模块通过背板与CPLD之间的第一控制信号线传输第一信号，所述背板通过每个单板对应的第一控制信号线向每个单板传输第一信号；

所述并串转换模块在以串行方式发送所述硬件信息时，在每次发送一位高低电平数据时，根据所述第一信号发送一位高低电平数据；

所述串并转换模块在以串行方式获取所述硬件信息时，在每次获取一位高低电平数据时，根据所述第一信号获取一位高低电平数据。

4.根据权利要求1所述的硬件控制电路，其特征在于，在所述单板与背板之间包括第二控制信号线，在背板与CPLD之间包括所有单板对应的第二控制信号线；所述串并转换模块通过背板与CPLD之间的第二控制信号线传输第二信号，所述背板通过每个单板对应的第二控制信号线向每个单板传输第二信号；

所述并串转换模块，进一步用于在接收到所述第二信号后，根据所述第二信号判断是否需要加载所述单板的硬件信息；如果是，则获取所述单板的硬件信息，并将所述单板的硬件信息加载到所述单板的移位寄存器内。

5.根据权利要求4所述的硬件控制电路，其特征在于，在所述单板与背板之间包括第三控制信号线，在背板与CPLD之间包括所有单板对应的第三控制信号线；所述串并转换模块通过背板与CPLD之间的第三控制信号线传输第三信号，所述背板通过每个单板对应的第三控制信号线向每个单板传输第三信号；

所述并串转换模块，进一步用于在接收到所述第三信号后，根据所述第三信号判断是否允许传输所述单板的硬件信息；如果是，则从所述移位寄存器内读取所述单板的硬件信息，并以串行方式将所述硬件信息发送给所述背板。

6.根据权利要求1所述的硬件控制电路，其特征在于，

所述硬件控制电路还包括：基板管理控制器BMC；所述编解码模块在将所述单板的硬件信息输出给所述处理器的过程中，将所述单板的硬件信息输出给所述BMC，由所述BMC将所述单板的硬件信息输出给所述处理器。

7.根据权利要求6所述的硬件控制电路，其特征在于，

所述编解码模块在将所述单板的硬件信息输出给所述BMC的过程中，所述编解码模块，用于接收来自所述BMC的读取命令，并利用所述读取命令确定待读取硬件信息的单板，并从所述待读取硬件信息的单板对应的数据寄存器内获取该单板的硬件信息，并将该单板的硬件信息存储到SDATA寄存器中；将所述SDATA寄存器中的硬件信息放在SDATA接口上，由所述BMC从所述SDATA接口上读取该硬件信息；其中，每次只将SDATA寄存器中的一位硬件信息放在SDATA接口上，待所述BMC从所述SDATA接口上读取该一位硬件信息后，将SDATA寄存器中的另一位硬件信息放在SDATA接口上。

8.根据权利要求1所述的硬件控制电路，其特征在于，所述单板为主机总线适配器HBA卡、或者快速外设部件互连标准PCIE卡、或者输入输出IO卡；

所述硬件信息具体包括以下之一或者任意组合：

类型标识；硬件版本标识；流水号标识；端口数目标识。

9.一种硬件控制电路的控制方法，其特征在于，所述硬件控制电路具体包括：处理器、复杂可编程逻辑器件CPLD、背板、多个单板；其中，针对每个单板，在所述单板与所述背板之间包括数据信号线，在所述背板与所述CPLD之间包括所述单板对应的数据信号线；所述单板包括并串转换模块，所述CPLD包括串并转换模块、编解码模块；所述方法包括以下步骤：

所述并串转换模块获取所述单板的硬件信息，并通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板；

所述串并转换模块通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式从所述背板上获取所述单板的硬件信息，并将所述单板的硬件信息存储在所述单板对应的数据寄存器内；

所述编解码模块从所述单板对应的数据寄存器内获取所述单板的硬件信息，并将所述单板的硬件信息输出给所述处理器。

10.根据权利要求9所述的方法，其特征在于，

所述硬件信息通过M位的高低电平数据来表示，M为大于1的正整数；

所述并串转换模块通过所述单板与所述背板之间的数据信号线，以串行方式将所述硬件信息发送给所述背板的过程中，所述并串转换模块每次只发送一位高低电平数据，并通过M次将所述M位的高低电平数据发送给所述背板；

所述串并转换模块通过所述背板与所述CPLD之间的、所述单板对应的数据信号线，以串行方式获取所述单板的硬件信息的程中，每次只获取一位高低电平数据，并通过M次从所述背板上获取到所述M位的高低电平数据。