CN106059599A - 一种s频段收发一体化处理器*** - Google Patents

一种s频段收发一体化处理器*** Download PDF

Info

Publication number
CN106059599A
CN106059599A CN201610606295.6A CN201610606295A CN106059599A CN 106059599 A CN106059599 A CN 106059599A CN 201610606295 A CN201610606295 A CN 201610606295A CN 106059599 A CN106059599 A CN 106059599A
Authority
CN
China
Prior art keywords
chip
fpga
processor system
integrated processor
signal processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610606295.6A
Other languages
English (en)
Inventor
肖红
何凤义
陈龙
叶井红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SICHUAN SDRISING INFORMATION TECHNOLOGY Co Ltd
Original Assignee
SICHUAN SDRISING INFORMATION TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SICHUAN SDRISING INFORMATION TECHNOLOGY Co Ltd filed Critical SICHUAN SDRISING INFORMATION TECHNOLOGY Co Ltd
Priority to CN201610606295.6A priority Critical patent/CN106059599A/zh
Publication of CN106059599A publication Critical patent/CN106059599A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain
    • H04B1/0007—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain wherein the AD/DA conversion occurs at radiofrequency or intermediate frequency stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain
    • H04B1/0007—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain wherein the AD/DA conversion occurs at radiofrequency or intermediate frequency stage
    • H04B1/0014—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain wherein the AD/DA conversion occurs at radiofrequency or intermediate frequency stage using DSP [Digital Signal Processor] quadrature modulation and demodulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Sources (AREA)

Abstract

本发明公开了一种S频段收发一体化处理器***，包括机箱，机箱内设置有数字信号处理单机和模拟通道收发单机，数字信号处理单机包括FMC数据采集子卡和信号处理母板，FMC数据采集子卡包括ADC模块和DAC模块，信号处理母板包括FPGA、DSP和ARM，DSP与FPGA之间通过DFE接口采用204A/B通信协议通信，数字信号处理单机对外接口采用两个微矩形连接器，模拟通道收发单机对外接口采用SMA‑K型头。本发明可一体完成前向S频段信号的下变频、放大、滤波；对前向中频信号进行ADC、数字下变频、解扩、解调、译码；对返向传输数据进行编码、调制，并通过DAC输出模拟返向中频信号；对返向中频信号进行上变频、放大，输出S频段射频信号。

Description

一种S频段收发一体化处理器***
技术领域
本发明涉及通信技术领域，具体的涉及一种S频段收发一体化处理器***。
背景技术
S频段信号是指频率范围在1.55—3.4GHz的电磁波频段，主要应用于中继、卫星通信、雷达等技术领域。S频段信号一般需要经变频、解调、解扩、译码等处理，现有技术中多是采用多种设备完成的，不仅功耗大、效率低，而且通用性差。
发明内容
针对上述现有技术存在的问题，本发明在现有技术基础之上作进一步改进，本发明涉及一种S频段收发一体化处理器***，本发明能够在数字域上完成数字下变频以及解调/解扩/译码等功能，同时可以接收上位机数据，并将其编码、调制、上变频之S频段发射，其功耗小，信号处理效率高，通用性强。
本发明通过以下技术方案实现上述发明目的。
一种S频段收发一体化处理器***，包括机箱，所述机箱内设置有数字信号处理单机和模拟通道收发单机，所述数字信号处理单机包括FMC数据采集子卡和信号处理母板，所述FMC数据采集子卡包括ADC模块和DAC模块，所述信号处理母板包括FPGA、DSP和ARM，所述DSP与FPGA之间通过DFE接口采用204A/B通信协议通信，所述数字信号处理单机对外接口采用两个微矩形连接器，所述模拟通道收发单机对外接口采用SMA-K型头。数据采集子卡采用标准FMC板型（单宽），板载1个中频信号采集通道，能实现对前向中频信号的采样。同时板载1个中频输出通道，通过DAC输出模拟返向中频信号。
S频段信号经过模拟通道收发单机下变频后送入ADC模块采样，采样后的数字信号送入FPGA处理。FPGA将处理后的数据送往DAC，DAC将数字信号合成模拟信号，再通过模拟通道收发单机上变频到S频段后发射。
本发明可一体完成前向S频段信号的下变频、放大、滤波；对前向中频信号进行ADC、数字下变频、解扩、解调、译码；对返向传输数据进行编码、调制，并通过DAC输出模拟返向中频信号；对返向中频信号进行上变频、放大，输出S频段射频信号。一体化程度高，数据传输速度快，所以其功耗小，信号处理效率高，通用性强。
进一步的，所述FPGA外部接有QDR芯片、FLASH芯片和RS422协议芯片，至少有一个FPGA的普通IO引脚作为监测点，对内部各模块工作状态进行监测，并将工作状态参数通过异步422串口上报。
进一步的，所述QDR芯片的RQ信号焊接有下拉电阻，用于印制板阻抗匹配。
进一步的，所述FPGA采用Xilinx公司的XC7K325T-2FBG900IXC7K325T芯片，包含350个HR接口、150个H该芯片包含16对GTX高速串行接口、500个通用IOP接口、326080个逻辑单元，资源丰富，满足本发明的信号处理要求，所述XC7K325T芯片的16对GTX接口中，8对用于FMC数据采集子卡的数据交互，6对用于光纤接口，2对用于与DSP的数据交互。
进一步的，所述数字信号与理单机设置为全双工模式，所述XC7K325T芯片对外引出4路同步RS422接口，其中两路用于设备外部接口，两路为用户后期开发使用。同步时钟不大于20MHz，传输速率最大10Mb/S。FPGA的IO信号线经过电平转换芯片，对外输出RS422标准差分信号。
进一步的，所述XC7K325T芯片的IO引脚连接有电平转换芯片，对外输出RS422标准差分信号。XC7K325T芯片还外接一片配置芯片，采用X1模式的主动串行加载模式启动，支持在线调试，上电后主动读取加载代码运行。XC7K325T要求的上电时序是VCCINT à VCCBRAMà VCCAUX à VCCAUX_IO à VCCO。VCCINT和VCCBRAM的电压相同或使用同一个电源供电时，可同时上电。VCCAUX、VCCAUX_IO、VCCO电压相同或是同一个电压供电时，可同时上电。
进一步的，所述DSP采用TI的66AK2L06-CMSA2芯片，所述66AK2L06芯片采用SGMII方式通过PHY芯片对外通信，用于数字信号处理单机对外通信，该芯片具有丰富的内部资源，与需要冷却功能的同类器件相比，自适应功率技术将66AK2L06的功率降低了50%，TI的开发工具和运行软件支持让多核ARM平台的迁移和开发比以往更加简单。MCSDK可提供对开源Linux以及TI ARM内核SYS/BIOSTM操作***的支持。66AK2L06芯片内部具有四个千兆网络接口，对外采用SGMII方式通过PHY芯片对外通信，用于通用化数字信号处理单机对外通信。
进一步的，所述66AK2L06芯片的DDR专用控制器外部连接两个DDR3芯片，用于大数据量高速传输时的缓存，所述66AK2L06芯片的EMIF总线外部挂接一个FLASH芯片，用于数据代码存放。
进一步的，所述两个微矩形连接器分别为J30J-51连接器和J30J-25连接器，其中J30J-51连接器用于数据传输，并为该一体化处理器供电，J30J-25连接器用于数字信号处理单机中FPGA和DSP的JTAG口连接。将DSP的USB接口引出，方便用户后续开发使用，设计支持USB3.0标准，同时兼容USB2.0。
进一步的，所述J30J-51连接器与FPGA之间还设置有隔离芯片。
进一步的，所述66AK2L06芯片自身没有专用的视频接口，无法直接驱动外部显示器，因此需要将其数据总线连接至视频驱动芯片中进行处理，在对外输出至显示器。DSP通过EMIF16 8bit或16bit总线传给FPGA，FPGA完成数据格式转换发送给D/A，D/A把视频数据编码成VGA制视频通过DB15芯连接器发送出去。
进一步的，本发明还需要一片CPLD，完成上电时序控制、辅助控制等功能。考虑到该CPLD功能较简单，选用一片逻辑资源容量中等、通用IO口足够的CPLD即可。
进一步的，ADC采用的A/D转换芯片LTC2157IUP，采样精度为16-bit，采样率最大支持250Msps。电源采用高电源抑制比LDO来供电，以保证SNR、SFDR等性能。ADC前端采用两级变压器交流耦合，能提供高共模拟制比，有效抑制模拟信号共模噪声，同时保证稳定的带内平坦度。ADC输出数据及同步时钟通过FMC连接器连接到信号处理母板的FPGA，数字端设计充分考虑信号完整性设计，保证同步数据稳定传输到FPGA。ADC和DAC的参考时钟均来自信号处理母板。10MHz的外时钟（或内部晶振）输入信号处理母板，经过锁相环时钟驱动芯片后产生ADC和DAC需要的工作时钟，并通过高速FMC连接器的时钟管脚连接到ADC和DAC。
本发明与现有技术相比，至少具有以下益效果：
（1）本发明可一体完成前向S频段信号的下变频、放大、滤波；对前向中频信号进行ADC、数字下变频、解扩、解调、译码；对返向传输数据进行编码、调制，并通过DAC输出模拟返向中频信号；对返向中频信号进行上变频、放大，输出S频段射频信号。一体化程度高，数据传输速度快，所以其功耗小，信号处理效率高，通用性强。
（2）本发明FPGA的部分普通IO引脚作为监测点，对内部各模块工作状态进行监测，并将工作状态参数通过异步422串口上报。
（3）本发明的FPGA采用Xilinx公司的XC7K325T-2FBG900IXC7K325T芯片，其资源丰富，满足本发明的信号处理要求。
（4）本发明的DSP采用TI的66AK2L06-CMSA2芯片，该芯片具有丰富的内部资源，与需要冷却功能的同类器件相比，自适应功率技术将66AK2L06的功率降低了50%，TI的开发工具和运行软件支持让多核ARM平台的迁移和开发比以往更加简单。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明的原理框图；
图2为本发明数字信号处理单机原理框图；
图3为本发明FPGA的设计框图；
图4为本发明FPGA的上电时序设计图；
图5为本发明DSP的设计框图；
图6为本发明DSP上电时序设计图；
图7为本发明CPLD对外控制原理框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1：
如图1和图2所示，一种S频段收发一体化处理器***，包括机箱，机箱内设置有数字信号处理单机和模拟通道收发单机，数字信号处理单机包括FMC数据采集子卡和信号处理母板， FMC数据采集子卡包括ADC模块和DAC模块，信号处理母板包括FPGA、DSP和ARM，所述DSP与FPGA之间通过DFE接口采用204A/B通信协议通信，数字信号处理单机对外接口采用两个微矩形连接器，模拟通道收发单机对外接口采用SMA-K型头。数据采集子卡采用标准FMC板型（单宽），板载1个中频信号采集通道，能实现对前向中频信号的采样。同时板载1个中频输出通道，通过DAC输出模拟返向中频信号。
S频段信号经过模拟通道收发单机下变频后送入ADC模块采样，采样后的数字信号送入FPGA处理。FPGA将处理后的数据送往DAC，DAC将数字信号合成模拟信号，再通过模拟通道收发单机上变频到S频段后发射。
本发明可一体完成前向S频段信号的下变频、放大、滤波；对前向中频信号进行ADC、数字下变频、解扩、解调、译码；对返向传输数据进行编码、调制，并通过DAC输出模拟返向中频信号；对返向中频信号进行上变频、放大，输出S频段射频信号。一体化程度高，数据传输速度快，所以其功耗小，信号处理效率高，通用性强。
实施例2：
本实施例是在上述实施例基础上做的进一步改进，如图1、图2、图5和图6所示，在本实施例中，FPGA采用Xilinx公司的XC7K325T-2FBG900IXC7K325T芯片，包含350个HR接口、150个H该芯片包含16对GTX高速串行接口、500个通用IOP接口、326080个逻辑单元，资源丰富，满足本发明的信号处理要求， XC7K325T芯片的16对GTX接口中，8对用于FMC数据采集子卡的数据交互，6对用于光纤接口，2对用于与DSP的数据交互。
FPGA外部接有QDR芯片、FLASH芯片和RS422协议芯片， FPGA的部分普通IO引脚作为监测点，对内部各模块工作状态进行监测，并将工作状态参数通过异步422串口上报。QDR芯片的RQ信号焊接有下拉电阻，用于印制板阻抗匹配。
数字信号与理单机设置为全双工模式， XC7K325T芯片对外引出4路同步RS422接口，其中两路用于设备外部接口，两路为用户后期开发使用。同步时钟不大于20MHz，传输速率最大10Mb/S。FPGA的IO信号线经过电平转换芯片，对外输出RS422标准差分信号。
XC7K325T芯片的IO引脚连接有电平转换芯片，对外输出RS422标准差分信号。XC7K325T芯片还外接一片配置芯片，采用X1模式的主动串行加载模式启动，支持在线调试，上电后主动读取加载代码运行。XC7K325T要求的上电时序是VCCINT à VCCBRAM à VCCAUXà VCCAUX_IO à VCCO。VCCINT和VCCBRAM的电压相同或使用同一个电源供电时，可同时上电。VCCAUX、VCCAUX_IO、VCCO电压相同或是同一个电压供电时，可同时上电。
实施例3：
本实施例是在上述实施例基础上做的进一步改进，如图1、图2图3和图4所示，在本实施例中， DSP采用TI的66AK2L06-CMSA2芯片， 66AK2L06芯片采用SGMII方式通过PHY芯片对外通信，用于数字信号处理单机对外通信，该芯片具有丰富的内部资源，与需要冷却功能的同类器件相比，自适应功率技术将66AK2L06的功率降低了50%，TI的开发工具和运行软件支持让多核ARM平台的迁移和开发比以往更加简单。MCSDK可提供对开源Linux以及TI ARM内核SYS/BIOSTM操作***的支持。66AK2L06芯片内部具有四个千兆网络接口，对外采用SGMII方式通过PHY芯片对外通信，用于通用化数字信号处理单机对外通信。
66AK2L06芯片的DDR专用控制器外部连接两个DDR3芯片，用于大数据量高速传输时的缓存，所述66AK2L06芯片的EMIF总线外部挂接一个FLASH芯片，用于数据代码存放。
66AK2L06芯片自身没有专用的视频接口，无法直接驱动外部显示器，因此需要将其数据总线连接至视频驱动芯片中进行处理，在对外输出至显示器。DSP通过EMIF16 8bit或16bit总线传给FPGA，FPGA完成数据格式转换发送给D/A，D/A把视频数据编码成VGA制视频通过DB15芯连接器发送出去。
实施例4：
本实施例是在上述实施例基础上做的进一步改进，如图1、图2图3所示，在本实施例中，两个微矩形连接器分别为J30J-51连接器和J30J-25连接器，其中J30J-51连接器用于数据传输，并为该一体化处理器供电，J30J-25连接器用于数字信号处理单机中FPGA和DSP的JTAG口连接。将DSP的USB接口引出，方便用户后续开发使用，设计支持USB3.0标准，同时兼容USB2.0。J30J-51连接器与FPGA之间还设置有隔离芯片。
实施例5：
本实施例是在上述实施例基础上做的进一步改进，如图7所示，在本实施例中，本发明还需要一片CPLD，完成上电时序控制、辅助控制等功能。考虑到该CPLD功能较简单，选用一片逻辑资源容量中等、通用IO口足够的CPLD即可。
实施例6：
本实施例是在上述实施例基础上做的进一步改进，如图1、图2所示，在本实施例中，ADC采用的A/D转换芯片LTC2157IUP，采样精度为16-bit，采样率最大支持250Msps。电源采用高电源抑制比LDO来供电，以保证SNR、SFDR等性能。ADC前端采用两级变压器交流耦合，能提供高共模拟制比，有效抑制模拟信号共模噪声，同时保证稳定的带内平坦度。ADC输出数据及同步时钟通过FMC连接器连接到信号处理母板的FPGA，数字端设计充分考虑信号完整性设计，保证同步数据稳定传输到FPGA。ADC和DAC的参考时钟均来自信号处理母板。10MHz的外时钟（或内部晶振）输入信号处理母板，经过锁相环时钟驱动芯片后产生ADC和DAC需要的工作时钟，并通过高速FMC连接器的时钟管脚连接到ADC和DAC。
如上所述，可较好的实施本发明。

Claims (10)

1.一种S频段收发一体化处理器***，其特征在于：包括机箱，所述机箱内设置有数字信号处理单机和模拟通道收发单机，所述数字信号处理单机包括FMC数据采集子卡和信号处理母板，所述FMC数据采集子卡包括ADC模块和DAC模块，所述信号处理母板包括FPGA、DSP和ARM，所述DSP与FPGA之间通过DFE接口采用204A/B通信协议通信，所述数字信号处理单机对外接口采用两个微矩形连接器，所述模拟通道收发单机对外接口采用SMA-K型头。
2.根据权利要求1所述的S频段收发一体化处理器***，其特征在于：所述FPGA外部接有QDR芯片、FLASH芯片和RS422协议芯片，至少有一个FPGA的普通IO引脚作为监测点。
3.根据权利要求2所述的S频段收发一体化处理器***，其特征在于：所述QDR芯片的RQ信号焊接有下拉电阻，用于印制板阻抗匹配。
4.根据权利要求1所述的S频段收发一体化处理器***，其特征在于：所述FPGA采用XC7K325T芯片，所述XC7K325T芯片的16对GTX接口中，8对用于FMC数据采集子卡的数据交互，6对用于光纤接口，2对用于与DSP的数据交互。
5.根据权利要求4所述的S频段收发一体化处理器***，其特征在于：所述数字信号与理单机设置为全双工模式，所述XC7K325T芯片对外引出4路同步RS422接口，其中两路用于设备外部接口，两路为用户后期开发使用。
6.根据权利要求5所述的S频段收发一体化处理器***，其特征在于：所述XC7K325T芯片的IO引脚连接有电平转换芯片，对外输出RS422标准差分信号。
7.根据权利要求1所述的S频段收发一体化处理器***，其特征在于：所述DSP采用66AK2L06芯片，所述66AK2L06芯片采用SGMII方式通过PHY芯片对外通信，用于数字信号处理单机对外通信。
8.根据权利要求7所述的S频段收发一体化处理器***，其特征在于：所述66AK2L06芯片的DDR专用控制器外部连接两个DDR3芯片，用于大数据量高速传输时的缓存，所述66AK2L06芯片的EMIF总线外部挂接一个FLASH芯片，用于数据代码存放。
9.根据权利要求1所述的S频段收发一体化处理器***，其特征在于：所述两个微矩形连接器分别为J30J-51连接器和J30J-25连接器，其中J30J-51连接器用于数据传输，并为该一体化处理器供电，J30J-25连接器用于数字信号处理单机中FPGA和DSP的JTAG口连接。
10.根据权利要求9所述的S频段收发一体化处理器***，其特征在于：所述J30J-51连接器与FPGA之间还设置有隔离芯片。
CN201610606295.6A 2016-07-29 2016-07-29 一种s频段收发一体化处理器*** Pending CN106059599A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610606295.6A CN106059599A (zh) 2016-07-29 2016-07-29 一种s频段收发一体化处理器***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610606295.6A CN106059599A (zh) 2016-07-29 2016-07-29 一种s频段收发一体化处理器***

Publications (1)

Publication Number Publication Date
CN106059599A true CN106059599A (zh) 2016-10-26

Family

ID=57196560

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610606295.6A Pending CN106059599A (zh) 2016-07-29 2016-07-29 一种s频段收发一体化处理器***

Country Status (1)

Country Link
CN (1) CN106059599A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107493136A (zh) * 2017-10-16 2017-12-19 中国核动力研究设计院 一种通信协议转换装置及转换方法
CN110850842A (zh) * 2019-11-05 2020-02-28 上海航天控制技术研究所 一种基于硬件在环的卫星全功能单机模拟***及模拟方法
CN111444131A (zh) * 2020-03-23 2020-07-24 电子科技大学 一种基于usb3．0的数据采集及传输装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2256937A1 (en) * 2009-05-28 2010-12-01 Universität Duisburg-Essen Digital receiver, digital transmitter, method for operating a digital receiver or a digital transmitter and computer program
CN102333057A (zh) * 2011-05-25 2012-01-25 北京航空航天大学 微纳卫星测控通信一体化收发***及其实现方法
CN103901402A (zh) * 2012-12-28 2014-07-02 北京华清瑞达科技有限公司 重构fpga雷达数字信号处理组件及方法
CN204731412U (zh) * 2015-07-01 2015-10-28 南京森斯尔智能科技有限公司 一种相参处理的安防监控雷达***
CN105573949A (zh) * 2015-12-09 2016-05-11 熊猫电子集团有限公司 Vpx架构具有jesd204b接口的采集处理电路
CN205901714U (zh) * 2016-07-29 2017-01-18 四川赛狄信息技术有限公司 一种s频段收发一体化处理器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2256937A1 (en) * 2009-05-28 2010-12-01 Universität Duisburg-Essen Digital receiver, digital transmitter, method for operating a digital receiver or a digital transmitter and computer program
CN102333057A (zh) * 2011-05-25 2012-01-25 北京航空航天大学 微纳卫星测控通信一体化收发***及其实现方法
CN103901402A (zh) * 2012-12-28 2014-07-02 北京华清瑞达科技有限公司 重构fpga雷达数字信号处理组件及方法
CN204731412U (zh) * 2015-07-01 2015-10-28 南京森斯尔智能科技有限公司 一种相参处理的安防监控雷达***
CN105573949A (zh) * 2015-12-09 2016-05-11 熊猫电子集团有限公司 Vpx架构具有jesd204b接口的采集处理电路
CN205901714U (zh) * 2016-07-29 2017-01-18 四川赛狄信息技术有限公司 一种s频段收发一体化处理器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107493136A (zh) * 2017-10-16 2017-12-19 中国核动力研究设计院 一种通信协议转换装置及转换方法
CN107493136B (zh) * 2017-10-16 2019-06-21 中国核动力研究设计院 一种通信协议转换装置及转换方法
CN110850842A (zh) * 2019-11-05 2020-02-28 上海航天控制技术研究所 一种基于硬件在环的卫星全功能单机模拟***及模拟方法
CN110850842B (zh) * 2019-11-05 2020-10-27 上海航天控制技术研究所 一种基于硬件在环的卫星全功能单机模拟***及模拟方法
CN111444131A (zh) * 2020-03-23 2020-07-24 电子科技大学 一种基于usb3．0的数据采集及传输装置

Similar Documents

Publication Publication Date Title
CN205901714U (zh) 一种s频段收发一体化处理器
CN110289859A (zh) 基于多片adc的并行时间交替高速采样***
CN106059599A (zh) 一种s频段收发一体化处理器***
CN116680221A (zh) 一种分布式高速信号收发处理***
CN111175601A (zh) 模块化功能测试***
CN112055215A (zh) 一种基于fpga光纤视频处理方法
CN201465109U (zh) 基于光纤和pci-e的高速数据采集卡
CN105629828B (zh) 多协议隔离型数字信号激励源
CN203984449U (zh) 一种便携式网关模块
CN210222733U (zh) 一种高速数字中频采集板
CN205430609U (zh) 一种基于低功耗蓝牙的定位***
CN209072526U (zh) 以太网交换装置
CN109359082B (zh) 一种基于fpga的usb数据实时监听***及方法
CN208477509U (zh) 一种通用信号处理平台
CN106788808A (zh) 一种无线信号质量检测仪及方法
CN217085747U (zh) 基于vpx总线的多接口通信装置
CN205983458U (zh) 调试下载设备及调试下载装置
CN207689841U (zh) 用于电网***时间同步的客户终端设备
CN106712775A (zh) 一种多配置模式数据采集电路板
CN209562574U (zh) 一种ntb卡
CN209086918U (zh) 一种基于idc支持cpu网口和串口通信电路
CN208691237U (zh) 一种宽频带数模混合射频模块
CN210442802U (zh) 一种十通道的Kintex UltraScale采集处理***
CN210572737U (zh) 一种二次雷达信号处理装置
CN106649179A (zh) 一种输出串口信息的装置及转接部件和一种电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: The new West Road 610000 in Sichuan Province, Chengdu city high tech Development Zone No. 2

Applicant after: Sichuan Di Information Technology Co., Ltd.

Address before: The new West Road 610000 in Sichuan Province, Chengdu city high tech Development Zone No. 2

Applicant before: Sichuan SDRising Information Technology Co., Ltd.

CB02 Change of applicant information
RJ01 Rejection of invention patent application after publication

Application publication date: 20161026

RJ01 Rejection of invention patent application after publication