CN217085747U

CN217085747U - 基于vpx总线的多接口通信装置

Info

Publication number: CN217085747U
Application number: CN202123071772.9U
Authority: CN
Inventors: 宋俊; 郭华鹏; 闫永鑫; 杨贤波
Original assignee: Chengdu Enfit Technology Co ltd
Current assignee: Chengdu Enfit Technology Co ltd
Priority date: 2021-12-08
Filing date: 2021-12-08
Publication date: 2022-07-29
Anticipated expiration: 2031-12-08

Abstract

本实用新型公开了一种基于VPX总线的多接口通信装置，包括底板和子板，所述底板上设置有第一FPGA控制器、第二FPGA控制器以及VPX接口模块，所述第一FPGA控制器、第二FPGA控制器通过VPX接口模块与外部设备实现通信交互，所述第一FPGA控制器、第二FPGA控制器通过32位本地总线连接，实现通信交互；所述子板上设置有第三FPGA控制器、Arinc429模块以及AEEC453模块，所述第三FPGA控制器分别通过Arinc429模块、AEEC453模块连接与VPX接口模块实现通信交互，所述第三FPGA控制器通过32位本地总线与第一FPGA控制器、第二FPGA控制器连接，实现通信交互。通过设置双FPGA芯片与ARM芯片的交互与协同控制，对采集的信号进行多路处理，能够保证较高的数据采集动态性能。

Description

基于VPX总线的多接口通信装置

技术领域

本实用新型涉及于数据传输领域，具体涉及基于VPX总线的多接口通信装置。

背景技术

VPX总线是VITA(VME International Trade Association,VME国际贸易协会) 组织于2007年在其VME总线基础上提出的新一代高速串行总线标准。VPX总线的基本规范、机械结构和总线信号等具体内容均在ANSI/VITA46系列技术规范中定义。VPX总线采用高速串行总线技术替代了VME总线的并行总线技术。VPX总线引入了目前最新串行总线技术，例如：Rapid IO、PCI-Express和万兆以太网等，支持更高的底板带宽。

在专利公开号为CN211928574U的实用新型中公开了一种基于VPX总线的信息交互装置，该装置包括FPGA模块、Rapid IO交互模块、千兆网络交互模块、 CAN交互模块、1553B交互模块、串***互模块、VPX接口模块、电源模块、复位模块和时钟模块；FPGA模块分别连接Rapid IO交互模块、千兆网络交互模块、CAN交互模块、1553B交互模块、串***互模块、电源模块、复位模块和时钟模块，VPX接口模块分别连接Rapid IO交互模块、千兆网络交互模块、CAN 交互模块、1553B交互模块和串***互模块，VPX接口模块用于连接外部交互设备，从而使得该装置在高速信息交互时实现了多种类型信息的低时延交互。

该公开文件所述的装置为单一FPGA模块，在处理航天航空领域的数据时，无法满足通信带宽越来越宽、传输速率越来越高、实时处理性的要求。因此，需要控制器具有更高的总线传输带宽、更强的运算能力和更灵活的数据交互能力。

实用新型内容

本实用新型的目的在于提供基于VPX总线的多接口通信装置，通过设置双 FPGA芯片与ARM芯片的交互与协同控制，对采集的信号进行多路处理，能够保证较高的数据采集动态性能，并提高数据的处理能力，同时满足高性能处理能力及高传输带宽的需求。用以解决现有单一FPGA控制器通信接口功能简单，无法满足数字信号采集实时处理的需求；在数据量较大的情况下，数据同步的可靠性较差的问题。

基于VPX总线的多接口通信装置，包括底板和子板，所述底板上设置有第一FPGA控制器、第二FPGA控制器以及VPX接口模块，所述第一FPGA控制器、第二FPGA控制器通过VPX接口模块与外部设备实现通信交互，所述第一 FPGA控制器、第二FPGA控制器通过32位本地总线连接，实现通信交互；

所述子板上设置有第三FPGA控制器、Arinc429模块以及AEEC453模块，所述第三FPGA控制器分别通过Arinc429模块、AEEC453模块连接与VPX接口模块实现通信交互，所述第三FPGA控制器通过32位本地总线与第一FPGA 控制器、第二FPGA控制器连接，实现通信交互。

进一步地，所述第一FPGA控制器通过APM交互模块、ATE交互模块、抑制信号输出模块、音频输出模块、复位输出模块、GPIO交互模块、地/开离散量交互模块、RS485输入模块、Rapid IO交互模块以及Rapid IO时钟模块与所述 VPX接口模块连接。

进一步地，所述第二FPGA控制器设置有2路AFDX总线接口，每一路AFDX 总线接口通过PHY芯片与VPX接口模块连接，所述第二FPGA控制器通过切换输出接口类型实现将AFDX以太网数据传输至网口或光纤接口。

进一步地，所述第一FPGA控制器接收来自Rapid IO参考时钟模块的LVDS 时钟信号，所述Rapid IO参考时钟模块包括TXCO晶振模块与PLL模块，通过 TXCO晶振模块作为PLL模块的参考频率，生成LVDS时钟信号，并发送至第一FPGA控制器与VPX接口模块。

进一步地，所述第一FPGA控制器设置有3个GTX收发器，所述Rapid IO 交互模块为高速串行总线，每个GTX收发器通过高速串行总线连接VPX接口实现与外部计算机模块交互通信，实现3路基于1x模式的Rapid IO总线协议的数据收发。

进一步地，所述第一FPGA控制器设置有2路RS485输入接口，所述RS485 输入模块包括RS485驱动器，每一路RS485输入接口依次通过RS485驱动器、 VPX接口模块连接显示***，所述RS485输入模块用于接收显示***发送的经 RS485驱动器调理后的外部信号，并对调理后的外部信号进行RS485总线协议解析。

进一步地，所述底板上还设置有ARM控制器，所述ARM控制器与第一 FPGA控制器、第二FPGA控制器、第三FPGA控制器通过32位本地总线连接。

进一步地，所述ARM控制器采用ZYNQ7020芯片，所述ZYNQ7020芯片依次通过交换芯片、变压器实现9路外部100M网络接口与VPX模块连接，所述9路外部100M网络接口包括与VPX接口模块连接的8路网络接口，以及与 J30J连接器连接的1路网络接口。

进一步地，所述第一FPGA控制器设置有14路地/开离散量输入接口与6路 /开离散量输出接口，所述地/开离散量交互模块包括输入接口芯片，所述每一路地/开离散量输入接口依次通过输入接口芯片、VPX接口模块与外部设备连接，所述每一路地/开离散量输出接口依次通过输出接口芯片、VPX接口模块与外部设备连接。

进一步地，所述第一FPGA控制器设置有2路音频输出接口，所述音频输出模块包括音频编解码芯片，每一路音频输出接口依次通过音频编解码芯片、VPX 接口模块与外部设备连接，所述第一FPGA控制器接收来自ZYNQ7020芯片发送的音频源数据，并将所述音频源数据通过音频输出模块发送至外部设备。

所述APM交互模块、ATE交互模块、GPIO交互模块、地/开离散量交互模块、Rapid IO交互模块、地/开离散量交互模块实现第一FPGA控制器与外部设备之间通信交互，所述抑制信号输出模块、音频输出模块、复位输出模块实现第一FPGA控制器输出相对应的参数至外部设备，RS485输入模块实现第一FPGA 控制器接收来自外部设备相对应的参数。

所述APM交互模块、ATE交互模块支持离散量输入与输出，通过VPX接口模块与外部CPU连接，实现预设的自动化测试。

进一步地，所述第一FPGA控制器还挂载有QSPI Flash、DDR3存储器，所述第二FPGA控制器控制器还挂载有EEPROM、SDRAM存储器，所述ARM控制器还挂载有QSPI Flash、8GB的eMMC存储器。

传统的基于VPX总线的通信装置大多采用以单一处理器的核心，通过VPX 总线进行与外部模块的数据交换，在针对高通信带宽、高传输速率、高实时处理性的数据时，往往存在无法满足数字信号采集实时处理的需求；在数据量较大的情况下，数据同步的可靠性较差的问题，具有带宽低、处理能力较弱、板卡通用性较差的问题。

现有航天航空领域的数据，在向通信带宽越来越宽、传输速率越来越高、实时处理性的要求越来越大的方向发展，因此本发明提供的一种基于VPX总线的多接口通信装置，采用功能底板加功能子板的架构实现：功能底板，实现RapidIO 总线协议、RS485总线协议、音频输出、网络通信等功能，通过32位本地总线与功能子板进行通信，采用FPGA加CPU的架构实现。包含2片FPGA和1片 ZYNQ7020(以下简称CPU)。CPU通过32位本地总线实现对2片FPGA的访问。两片FPGA完成RapidIO总线协议、RS485总线协议、音频输出、AFDX总线协议及本地总线协议等功能，CPU的PL实现32位本地总线协议，PS用于用户的二次开发，PL与PS通过32位/64位内部AXI总线进行通信；

功能子板，采用5V/3.3V供电，采用FPGA实现AEEC453及Arinc429总线协议。

本实用新型具有的有益效果：

1、通过三个FPGA芯片的协同控制，在高速信息交互时实现了多种类型信息的多路处理，实现了低时延交互与高带宽传输；

2、采用FPGA模块化IP核集成设计的方式，大大减小了交互装置的体积，降低了硬件成本，同时，FPGA可编程的性质也提高了交互设备硬件平台的通用化，通过更改FPGA程序可以适应于多种应用场景。

附图说明

图1为本实用新型的功能底板原理框图结构示意图；

图2为本实用新型的功能子板原理框图结构示意图；

图3为本实用新型的多接口通信装置结构示意图；

图4为本实用新型的BITE自测试原理框图结构示意图；

图5为本实用新型的AFDX总线原理框图结构示意图；

图6为本实用新型的RapidIO总线原理框图结构示意图；

图7为本实用新型的RS485总线原理框图结构示意图；

图8为本实用新型的交换机网络原理框图结构示意图；

图9为本实用新型的离散量输入/输出原理框图结构示意图；

图10为本实用新型的音频输出原理框图结构示意图；

具体实施方式

下面结合实施例及附图，对本实用新型作进一步的详细说明，但本实用新型的实施方式不限于此。

在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖向”、“纵向”、“侧向”、“水平”、“内”、“外”、“前”、“后”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该实用新型产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“开有”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

实施例

基于VPX总线的多接口通信装置，包括底板和子板，所述底板上设置有第一FPGA芯片(以下简称第一FPGA)、第二FPGA芯片(以下简称第二FPGA)、 ARM芯片以及VPX接口模块，所述第一FPGA芯片、第二FPGA芯片通过VPX 接口模块与外部设备实现通信交互，所述第一FPGA芯片、第二FPGA芯片、 ARM芯片通过32位本地总线连接，实现通信交互；

所述子板上设置有第三FPGA芯片(以下简称第三FPGA)、Arinc429模块以及AEEC453模块，所述有第三FPGA控制器分别通过Arinc429模块、AEEC453 模块连接与VPX接口模块实现通信交互，所述第三FPGA控制器还通过32位本地总线与第一FPGA芯片、第二FPGA芯片、ARM芯片连接，实现通信交互。

具体的，所述一种基于VPX总线的多接口通信装置，采用功能底板加功能子板的架构实现：功能底板，实现RapidIO总线协议、RS485总线协议、音频输出、网络通信等功能，通过32位本地总线与功能子板进行通信，采用FPGA加 CPU的架构实现。包含2片FPGA和1片ZYNQ7020(以下简称CPU)。CPU 通过32位本地总线实现对2片FPGA的访问。两片FPGA完成RapidIO总线协议、RS485总线协议、音频输出、AFDX总线协议及本地总线协议等功能，CPU的PL实现32位本地总线协议，PS用于用户的二次开发，PL与PS通过32位/64 位内部AXI总线进行通信，2片FPGA和CPU分别配置相应的存储器件，以保证其正常工作；

功能子板，采用5V/3.3V供电，采用第三FPGA实现AEEC453及Arinc429 总线协议。

具体的工作原理如下:

(1)CPU启动配置

为便于用户使用CPU进行二次开发，用户可通过电阻选择启动方式，支持 JTAG、QSPI Flash启动(板卡启动配置区进行标注)。启动模式配置如表1所示。

表1启动模式配置表

(2)存储设计

本方案具有3路x1，RapidIO总线，通信速率为1.25Gbps，则数据总带宽为3.75Gbps。为保证数据的有效存储，缓存的数据带宽应大于3.75Gbps，因而选用熟练使用的DDR3实现数据缓存。同时，本方案具有2路AFDX总线，每一路通信速率为100Mbps，则数据总带宽为200Mbps。AFDX总线协议由一片独立的第二FPGA实现，选用熟练使用的SDRAM实现数据缓存。此外，本方案中使用的2片FPGA和CPU上电时，均需从外部存储器加载可执行文件，因此，配置相应的静态存储器。

(3)BITE自测试

2片FPGA与CPU各自完成相关资源的自测试，且2片FPGA均将相关自测试结果上报给CPU。由于输出接口可能对外部设备造成损坏，为确保输出接口与设置状态一致，因此对输出接口进行监测。

(4)AFDX总线

2路AFDX总线收发，由第二FPGA逻辑实现，支持网络接口和光纤接口输出(产品输出均为电信号)，FPGA逻辑切换输出接口类型。

(5)RapidIO总线

由第一FPGA逻辑实现3路1x、RapidIO总线协议串行差分模拟信号的收发，来自计算机模块的每一路1x通过VPX接口模块接入到GTX接口，所述GTX接口与VPX接口模块通过高速串行总线连接，该接口最高支持速率为12.5Gbps。

(6)RS485总线

由第一FPGA逻辑实现2路RS485总线信号的接收，外部信号经RS485驱动器调理后输入到第一FPGA，由第一FPGA对接收到的外部信号实现RS485 总线协议解析。

(7)交换机网络

所述ZYNQ7020芯片依次通过交换芯片、变压器实现9路外部100M网络接口，为减小技术风险，缩短开发周期，采用集成交换矩阵算法的交换芯片实现，所述9路外部100M网络接口包括与VPX接口模块连接的8路网络接口，以及与J30J连接器连接的1路网络接口。

(8)离散量输入/输出

所述地/开离散量交互模块包括14路地/开离散量输入接口与6路/开离散量输出接口，所述每一路地/开离散量输入接口依次通过输入接口芯片、VPX接口模块与外部设备连接，所述每一路地/开离散量输出接口依次通过输出接口芯片、 VPX接口模块与外部设备连接。

14路输入，6路输出OPEN/GND接口，均采用离散量输入/输出接口芯片实现，由第一FPGA完成输入状态的采集和输出状态的控制。

(9)音频输出

所述音频输出模块包括2路音频输出接口，每一路音频输出接口依次通过音频编解码芯片、VPX接口模块与外部设备连接，所述第一FPGA控制器接收来自ZYNQ7020芯片发送的音频源数据，并将所述音频源数据通过音频输出模块发送至外部设备。

2路音频输出，采用低功耗的音频编解码芯片实现。

(11)ATE及APM信号线

APM与ATE信号线均支持离散量输入与输出，根据PC机上运行上层测试软件，接收PC机下传的参数来设置内部的参数，加载设计规定的编程数据到一个或多个器件，以定义器件内部功能块和其互连的功能，从而完成FPGA的配置，进而对配置完成的电路进行测试，这样可以在同一个操作流程中完成FPGA芯片的多次配置一测试过程，减少操作环节，提高FPGA芯片的测试效率。

(12)抑制信号线

为程控28V信号输出。

(13)电源管理

本方案中，CPU及双FPGA的内核、IO端口、DDR3及其他***电路工作所需电源种类较多，电源管理模块完成所有工作电源的转换。为提高电源的转换效率，降低功耗，本方案中所有电源转换均采用DC-DC转换芯片实现。

以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，依据本实用新型的技术实质，在本实用新型的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本实用新型技术方案的保护范围之内。

Claims

1.基于VPX总线的多接口通信装置，其特征在于，包括底板和子板，所述底板上设置有第一FPGA控制器、第二FPGA控制器以及VPX接口模块，所述第一FPGA控制器、第二FPGA控制器通过VPX接口模块与外部设备实现通信交互，所述第一FPGA控制器、第二FPGA控制器通过32位本地总线连接，实现通信交互；

所述子板上设置有第三FPGA控制器、Arinc429模块以及AEEC453模块，所述第三FPGA控制器分别通过Arinc429模块、AEEC453模块连接与VPX接口模块实现通信交互，所述第三FPGA控制器通过32位本地总线与第一FPGA控制器、第二FPGA控制器连接，实现通信交互。

2.根据权利要求1所述的基于VPX总线的多接口通信装置，其特征在于，所述第一FPGA控制器通过APM交互模块、ATE交互模块、抑制信号输出模块、音频输出模块、复位输出模块、GPIO交互模块、地/开离散量交互模块、RS485输入模块、Rapid IO交互模块以及Rapid IO时钟模块与所述VPX接口模块连接。

3.根据权利要求1所述的基于VPX总线的多接口通信装置，其特征在于，所述第二FPGA控制器设置有2路AFDX总线接口，每一路AFDX总线接口通过PHY芯片与VPX接口模块连接，所述第二FPGA控制器通过切换输出接口类型实现将AFDX以太网数据传输至网口或光纤接口。

4.根据权利要求2所述的基于VPX总线的多接口通信装置，其特征在于，所述第一FPGA控制器接收来自Rapid IO参考时钟模块的LVDS时钟信号，所述Rapid IO参考时钟模块包括TXCO晶振模块与PLL模块，通过TXCO晶振模块作为PLL模块的参考频率，生成LVDS时钟信号，并发送至第一FPGA控制器与VPX接口模块。

5.根据权利要求2所述的基于VPX总线的多接口通信装置，其特征在于，所述第一FPGA控制器设置有3个GTX收发器，所述Rapid IO交互模块为高速串行总线，每个GTX收发器通过高速串行总线连接VPX接口实现与外部计算机模块交互通信，实现3路基于1x模式的RapidIO总线协议的数据收发。

6.根据权利要求2所述的基于VPX总线的多接口通信装置，其特征在于，所述第一FPGA控制器设置有2路RS485输入接口，所述RS485输入模块包括RS485驱动器，每一路RS485输入接口依次通过RS485驱动器、VPX接口模块连接显示***，所述RS485输入模块用于接收显示***发送的经RS485驱动器调理后的外部信号，并对调理后的外部信号进行RS485总线协议解析。

7.根据权利要求1所述的基于VPX总线的多接口通信装置，其特征在于，所述底板上还设置有ARM控制器，所述ARM控制器与第一FPGA控制器、第二FPGA控制器、第三FPGA控制器通过32位本地总线连接。

8.根据权利要求7所述的基于VPX总线的多接口通信装置，其特征在于，所述ARM控制器采用ZYNQ7020芯片，所述ZYNQ7020芯片依次通过交换芯片、变压器实现9路外部100M网络接口与VPX模块连接，所述9路外部100M网络接口包括与VPX接口模块连接的8路网络接口，以及与J30J连接器连接的1路网络接口。

9.根据权利要求2所述的基于VPX总线的多接口通信装置，其特征在于，所述第一FPGA控制器设置有14路地/开离散量输入接口与6路/开离散量输出接口，所述地/开离散量交互模块包括输入接口芯片，所述每一路地/开离散量输入接口依次通过输入接口芯片、VPX接口模块与外部设备连接，所述每一路地/开离散量输出接口依次通过输出接口芯片、VPX接口模块与外部设备连接。

10.根据权利要求2所述的基于VPX总线的多接口通信装置，其特征在于，所述第一FPGA控制器设置有2路音频输出接口，所述音频输出模块包括音频编解码芯片，每一路音频输出接口依次通过音频编解码芯片、VPX接口模块与外部设备连接，所述第一FPGA控制器接收来自ZYNQ7020芯片发送的音频源数据，并将所述音频源数据通过音频输出模块发送至外部设备。