CN210442802U - 一种十通道的Kintex UltraScale采集处理*** - Google Patents
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- 238000005070 sampling Methods 0.000 claims abstract description 39
- 230000001360 synchronised effect Effects 0.000 claims abstract description 36
- 238000004891 communication Methods 0.000 claims abstract description 9
- 230000017525 heat dissipation Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 101150044561 SEND1 gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000009960 carding Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
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Abstract
本实用新型公开了一种十通道的Kintex UltraScale采集处理***，采用2个FPGA芯片架构，一个通过连接器连接ADC子卡完成多通道高速采集，另一个完成高性能处理，2个FPGA芯片在高效采集的同时做到高性能处理，打破1个FPGA芯片架构的局限性，且采用TTL控制模块令高性能的同时低功耗。采用5个双通道ADC芯片构建10通道信号采集，由控制通信总线集中控制，保证采样频率和输入增益稳定保持在高要求。由1个采样时钟芯片输出5个时钟信号和一个到处理卡的同步时钟信号，由一个同步时钟芯片输出处理卡的同步时钟信号，尽量少的时钟芯片降低了时钟信号电路器件对模拟信号输入高频电路的干扰。本新型在通道数量更多，采集速率保持高速的要求下依然保证了采集处理***的优良性能。
Description
技术领域
本实用新型属于数据采集传输技术领域，具体涉及一种十通道的KintexUltraScale采集处理***。
背景技术
基于PCIE的高速数据采集卡，相对于传统计算机总线接口如PCI、USB2.0接口等具有显著的优势，高突出的就是高数据通过率和吞吐带宽，这使得那些有对于大量数据保储与处理要求的使用者有了新的选择。目前的PCIE采集处理卡是通过FPGA来实现，现有的都是1个FPGA芯片架构，采用2路、4路、8路等不同的接口线路来实现多通道采集。但是1个FPGA芯片架构的采集处理能力有限，在1个FPGA芯片架构的基础上通过技术改进难以大幅度地提高PCIE采集处理卡的性能。
同时现有的PCIE高速数据采集可以选择支持多个通道，可通过连接器将多通道数据采集子卡连接到PCIE采集处理卡。但现有的多通道数据采集子卡一般支持2、4、6、8通道，在一些信号采集要求更高的情况下，通道数量需要更多，采集速率要依然保持高速，当通道增加后由于多个通道时钟信号的匹配难度和多通道的时钟信号电路器件多容易对采集信号高频电路信号造成干扰，所以难以实现多通道性能优良的高速率数据采集子卡。
实用新型内容
本实用新型的目的在于：解决目前1个FPGA芯片架构的PCIE采集处理卡采集梳理能力有限，同时多通道数据采集子卡由于多个通道时钟信号的匹配难度和多通道的时钟信号电路器件多容易对采集信号高频电路信号造成干扰，难以实现多通道的超高性能PCIE采集处理卡，提出了一种十通道的Kintex UltraScale采集处理***。
本实用新型采用的技术方案如下：
一种十通道的Kintex UltraScale采集处理***，包括PCIE采集处理卡和与PCIE采集处理卡通过连接器连接的ADC子卡，
PCIE采集处理卡包括：连接的第一FPGA芯片和第二FPGA芯片，第二FPGA芯片为Kintex-7架构，设置有多路PCIE接口，通过多路PCIE接口连接PCIE载板，还连接有DDR内存模块、SPI Flash模块、差分时钟模块，第一FPGA芯片为KintexUltraScale架构，第一FPGA芯片与连接器连接，设置有两个高速扩展卡接口，还连接有DDR内存模块、SPI Flash模块、差分时钟模块、TTL控制模块；
ADC子卡包括：与连接器信号端输入端对应连接的5个双通道ADC芯片，5个双通道ADC芯片信号采集端连接模拟信号输入电路，5个双通道ADC芯片之间通过控制通信总线连接，控制通信总线还连接到连接器，PCIE采集处理卡的频率和增益控制信号通过连接器传输至5个双通道ADC芯片；还包括采样时钟芯片模块，外部时钟信号输入到采样时钟芯片模块，采样时钟芯片模块包括1个采样时钟芯片，采样时钟芯片输出5个时钟信号至5个双通道ADC芯片的5个采样时钟信号电路，采样时钟芯片还输出一个同步时钟信号，同步时钟信号通过连接连接器输出到PCIE采集处理卡；还包括与连接器连接的接收PCIE采集处理卡同步时钟信号的同步时钟芯片，同步时钟芯片信号输出端连接5个双通道ADC芯片，将PCIE采集处理卡的同步时钟信号输出至5个双通道ADC芯片。
进一步，所述第一FPGA芯片采用XCKU040-2FFVA1156I芯片，所述第二FPGA芯片采用XC7K325T-2FFG900I芯片，第一FPGA芯片和第二FPGA芯片之间采用GTXx8或者LVDS 72对的数据传输方式。
进一步，所述第一FPGA芯片和第二FPGA芯片还分别设置有调试JTAG接口。
进一步，所述处理卡通过与PCIE载板连接的电池模块供电，电池模块采用IPL1-103-01-L-D-RE1-K。
进一步，所述第一FPGA芯片和第二FPGA芯片的DDR内存模块都采用MT41J256M16HA-125-IT。
进一步，所述第一FPGA芯片和第二FPGA芯片采用表贴散热。
进一步，所述第二FPGA芯片的PCIE接口通过高速连接器QTH-040-01-L-D-DP-A与PCIE载板连接。
进一步，所述集成的双通道ADC芯片采用ADS42LB69芯片，所述同步时钟芯片和采样时钟芯片模块的采样时钟芯片采用ADCLK946BCPZ。
进一步，所述所述模拟信号输入电路采用2个串联的宽带变压器构成的信号输入电路。
进一步，所述模拟信号输入电路通过SSMC同轴连接器连接输入的模拟信号，所述采样时钟芯片模块通过SSMC同轴连接器连接输入的外部时钟信号。
综上所述，由于采用了上述技术方案，本实用新型的有益效果是：
1、本实用新型中，采用2个FPGA芯片架构，其中一个通过连接器连接ADC子卡完成多通道高速采集，另一个完成高性能处理的功能，2个FPGA芯片在高效采集的同时也可以高性能处理，打破1个FPGA芯片架构的局限性，且采用的TTL控制模块使得PCIE采集处理卡在高性能的同时做到低功耗。同时采用5个双通道ADC芯片来构建10通道的信号采集，由与连接器连接的控制通信总线来集中控制，保证采样频率和输入增益稳定保持在高要求水平，并且可自由选择2、4、6、8转换通道。由1个采样时钟芯片输出5个时钟信号和一个到PCIE采集处理卡的同步时钟信号，再由一个同步时钟芯片输出PCIE采集处理卡的同步时钟信号到5个双通道ADC芯片，用1个采样时钟芯片进行与模拟信号输入的阻抗匹配，采用了尽量少的时钟芯片，降低了时钟信号电路器件对模拟信号输入高频电路的干扰。本新型在通道数量更多，采集速率依然保持高速的要求下的情况下依然保证了子卡的优良性能。
2、本实用新型中，处理卡通过与PCIE载板连接的电池模块供电，电池模块采用IPL1-103-01-L-D-RE1-K，令供电更加安全。
3、本实用新型中，所述第一FPGA芯片和第二FPGA芯片采用表贴散热，增强板卡的散热功能，保证低功耗和高性能。
4、本实用新型中，采样时钟芯片模块和同步时钟芯片2个模块与高频电路之间采用板级的局部屏蔽或者地线隔离，进一步减少时钟信号电路器件对模拟信号输入高频电路的干扰。
5、本实用新型中，采用2个串联的宽带变压器构成的信号输入电路能够简化模拟信号输入电路，并且集成的宽带变压器能够比纯元件电路抗干扰性更强。
6、本实用新型中，模拟信号输入电路通过SSMC同轴连接器连接输入的模拟信号，采样时钟芯片模块通过SSMC同轴连接器连接输入的外部时钟信号，加强了各通道间信号的隔离度。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本实用新型采集处理***架构图；
图2、图3和图4是本实用新型XC7K325T-2FFG900I芯片的电路示意图；
图5、图6、图7和图8是本实用新型XCKU040-2FFVA1156I芯片的电路示意图；
图9是本实用新型ADS42LB69芯片的电路示意图；
图10是本实用新型采样时钟芯片模块的电路示意图；
图11是本实用新型同步时钟芯片的电路示意图；
图12是本实用新型FMC连接器连接电源模块的示意图；
图13是本实用新型FMC连接器与5个双通道ADC芯片、采样时钟芯片模块和同步时钟芯片的电路连接示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本实用新型，即所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以下结合实施例对本发明的特征和性能作进一步的详细描述。
实施例1
本实用新型较佳实施例提供的一种十通道的Kintex UltraScale采集处理***，如图1所示，包括PCIE采集处理卡和与PCIE采集处理卡通过连接器连接的ADC子卡，
PCIE采集处理卡包括：连接的第一FPGA芯片和第二FPGA芯片，第二FPGA芯片为Kintex-7架构，设置有多路PCIE接口，通过多路PCIE接口连接PCIE载板，还连接有DDR内存模块、SPI Flash模块、差分时钟模块，第一FPGA芯片为KintexUltraScale架构，第一FPGA芯片与连接器连接，设置有两个高速扩展卡接口，还连接有DDR内存模块、SPI Flash模块、差分时钟模块、TTL控制模块；
ADC子卡包括：与连接器信号端输入端对应连接的5个双通道ADC芯片，5个双通道ADC芯片信号采集端连接模拟信号输入电路，5个双通道ADC芯片之间通过控制通信总线连接，控制通信总线还连接到连接器，PCIE采集处理卡的频率和增益控制信号通过连接器传输至5个双通道ADC芯片；还包括采样时钟芯片模块，外部时钟信号输入到采样时钟芯片模块，采样时钟芯片模块包括1个采样时钟芯片，采样时钟芯片输出5个时钟信号至5个双通道ADC芯片的5个采样时钟信号电路，采样时钟芯片还输出一个同步时钟信号，同步时钟信号通过连接连接器输出到PCIE采集处理卡；还包括与连接器连接的接收PCIE采集处理卡同步时钟信号的同步时钟芯片，同步时钟芯片信号输出端连接5个双通道ADC芯片，将PCIE采集处理卡的同步时钟信号输出至5个双通道ADC芯片。
本实施例中，第一FPGA芯片采用XCKU040-2FFVA1156I芯片，第二FPGA芯片采用XC7K325T-2FFG900I芯片，第一FPGA芯片和第二FPGA芯片之间采用GTX x8或者LVDS 72对的数据传输方式。所述集成的双通道ADC芯片采用ADS42LB69芯片。
第一FPGA芯片的配置模式如下表：
KintexUltraScale配置模式
| 配置模式 | M[2∶0] | 总线位宽 | CCLK |
| 主串行 | 000 | x1 | Output |
| 主SPI | 001 | x1，x2，x4，x8 | Output |
| 主BPI | 010 | x8，x16 | Output |
| 主SelectMAP | 100 | x8，x16 | Output |
| JTAG | 101 | x1 | N/A |
| 重SelectMAP | 110 | x8，x16，x32 | Input |
| 重串行 | 111 | x1 | Input |
采用的是Master BPI模式x16。其他未定义模式视为无效。
第二FPGA芯片的配置模式如下表：
Kintex-7配置模式
| 配置模式 | M[2∶0] | 总线位宽 | CCLK |
| 主串行 | 000 | x1 | Output |
| 主SPI | 001 | x1，x2，x4，x8 | Output |
| 主BPI | 010 | x8，x16 | Output |
| 主SelectMAP | 100 | x8，x16 | Output |
| JTAG | 101 | x1 | N/A |
| 重SelectMAP | 110 | x8，x16，x32 | Input |
| 重串行 | 111 | x1 | Input |
采用的是Master BPI模式x16。其他未定义模式视为无效。
XC7K325T-2FFG900I芯片的电路图如图2-4所示，Kintex-7 FPGA Bank电压：
Bank0为配置HR Bank电压2.5V；
Bank12，Bank13为HR Bank电压3.3V；
Bank14，Bank15为HR Bank电压2.5V；
Bank16，Bank17，Bank18为HR Bank电压2.5V；
Bank32为HP Bank电压1.8V；
Bank33，Bank34为HP Bank电压1.5V；
未具体说明的电压参照Kintex-7的DS182 DC and AC数据手册。
XCKU040-2FFVA1156I芯片的电路图如图5-8所示，KintexUltraScale FPGA Bank电压：
Bank0为配置HR Bank电压3.3V；
Bank44，Bank45为HP Bank电压1.5V；
Bank46，Bank47，Bank48为HP Bank电压VADJ可调；
Bank64，Bank65为HR Bank电压为2.5V；
Bank66，Bank67，Bank68为HP Bank电压VADJ可调；
未具体说明的电压参照KintexUltraScale的DS892 DC and AC数据手册。
第二FPGA芯片Kintex-7设置有多路PCIE接口，通过多路PCIE接口连接PCIE载板，还连接有DDR内存模块、SPI Flash模块、差分时钟模块，第一FPGA芯片KintexUltraScale设置有两个高速扩展卡接口FMC-HPC，还连接有DDR内存模块、SPI Flash模块、差分时钟模块、TTL控制模块。
本实施例中两个高速扩展卡接口FMC-HPC采用SamTec ASP-134486-01。
本实施例中SPI Flash模块采用PC28F00AP30TFA。
本实施例中TTL控制模块采用J30J 51针的连接器与第一FPGA芯片KintexUltraScale连接，每组提供GND，3.3V，40根以上信号接口。驱动能力大于120mA。
本实施例中第一FPGA芯片连接的差分时钟模块包括SYS时钟模块、DDR时钟模块、GTX时钟模块，第二FPGA芯片连接的差分时钟模块包括SYS时钟模块、DDR时钟模块、GTX时钟模块、DIFF可编程时钟模块。
本实施例中，所述第一FPGA芯片和第二FPGA芯片的DDR内存模块都采用MT41J256M16HA-125-IT。第一FPGA芯片KintexUltraScale的内存为：MT41J256M16HA-125-IT，x4，总容量2GB，位宽64bit，器件最高支持1600MT/s；第二FPGA芯片Kintex-7的内存为：MT41J256M16HA-125-IT，x2，总容量1GB，位宽32bit，器件最高支持1600MT/s。
进一步，所述第二FPGA芯片的PCIE接口采用PCIE Express GEN2 x8接口，通过高速连接器QTH-040-01-L-D-DP-A与PCIE载板连接。
进一步，所述处理卡通过与PCIE载板连接的电池模块供电12V/4A，电池模块采用IPL1-103-01-L-D-RE1-K。令供电更加安全。
进一步，所述第一FPGA芯片和第二FPGA芯片还分别设置有标准14Pin 2.0mm标准的调试JTAG接口。
一个ADS42LB69芯片的电路示意图如图9所示，其它4个ADS42LB69芯片的电路示意图与之相同，5个芯片其相应的数据信号端分别按照1-5编号。
进一步，本实施例中，所述模拟信号输入电路采用2个串联的宽带变压器构成的信号输入电路，如图9中所示。2个串联的宽带变压器构成的信号输入电路能够简化模拟信号输入电路，并且集成的宽带变压器能够比纯元件电路抗干扰性更强。本实施例中宽带变压器采用WBC1-1TL。
本实施例中，所述同步时钟芯片和采样时钟芯片模块的采样时钟芯片采用ADCLK946BCPZ。采样时钟芯片模块的电路示意图如图10所示，同步时钟芯片的电路示意图如图11所示。
进一步，本实施例中，所述模拟信号输入电路通过SSMC同轴连接器连接输入的模拟信号，所述采样时钟芯片模块通过SSMC同轴连接器连接输入的外部时钟信号。SSMC同轴连接器的采用加强了各通道间信号的隔离度。
本实施例中连接器连接电源模块为ADC子卡供电，电路示意图如图12所示。连接器与5个双通道ADC芯片、采样时钟芯片模块和同步时钟芯片的电路连接示意图如图13所示。
本实用新型中，采用2个FPGA芯片架构，其中一个通过连接器连接ADC子卡完成多通道高速采集，另一个完成高性能处理的功能，2个FPGA芯片在高效采集的同时也可以高性能处理，打破1个FPGA芯片架构的局限性，且采用的TTL控制模块使得PCIE采集处理卡在高性能的同时做到低功耗。同时采用5个双通道ADC芯片来构建10通道的信号采集，由与连接器连接的控制通信总线来集中控制，保证采样频率和输入增益稳定保持在高要求水平，并且可自由选择2、4、6、8转换通道。由1个采样时钟芯片输出5个时钟信号和一个到PCIE采集处理卡的同步时钟信号，再由一个同步时钟芯片输出PCIE采集处理卡的同步时钟信号到5个双通道ADC芯片，用1个采样时钟芯片进行与模拟信号输入的阻抗匹配，采用了尽量少的时钟芯片，降低了时钟信号电路器件对模拟信号输入高频电路的干扰。本新型在通道数量更多，采集速率依然保持高速的要求下的情况下依然保证了子卡的优良性能。
实施例2
本实用新型较佳实施例在实施例1的基础上，所述第一FPGA芯片和第二FPGA芯片还分别连接有状态指示灯模块。可以包括电源指示灯，***指示灯，用户自定义指示灯，方便对采集卡工作状态进行指示。
进一步，所述第一FPGA芯片和第二FPGA芯片采用表贴散热。增强板卡的散热功能，保证低功耗和高性能。
实施例3
本实用新型较佳实施例在实施例1的基础上，所述采样时钟芯片模块和同步时钟芯片2个模块与高频电路之间采用板级的局部屏蔽或者地线隔离，进一步减少时钟信号电路器件对模拟信号输入高频电路的干扰。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种十通道的Kintex UltraScale采集处理***，包括PCIE采集处理卡和与PCIE采集处理卡通过连接器连接的ADC子卡，其特征在于：
PCIE采集处理卡包括：连接的第一FPGA芯片和第二FPGA芯片，第二FPGA芯片为Kintex-7架构，设置有多路PCIE接口，通过多路PCIE接口连接PCIE载板，还连接有DDR内存模块、SPIFlash模块、差分时钟模块，第一FPGA芯片为KintexUltraScale架构，第一FPGA芯片与连接器连接，设置有两个高速扩展卡接口，还连接有DDR内存模块、SPI Flash模块、差分时钟模块、TTL控制模块；
ADC子卡包括：与连接器信号端输入端对应连接的5个双通道ADC芯片，5个双通道ADC芯片信号采集端连接模拟信号输入电路，5个双通道ADC芯片之间通过控制通信总线连接，控制通信总线还连接到连接器，PCIE采集处理卡的频率和增益控制信号通过连接器传输至5个双通道ADC芯片；还包括采样时钟芯片模块，外部时钟信号输入到采样时钟芯片模块，采样时钟芯片模块包括1个采样时钟芯片，采样时钟芯片输出5个时钟信号至5个双通道ADC芯片的5个采样时钟信号电路，采样时钟芯片还输出一个同步时钟信号，同步时钟信号通过连接连接器输出到PCIE采集处理卡；还包括与连接器连接的接收PCIE采集处理卡同步时钟信号的同步时钟芯片，同步时钟芯片信号输出端连接5个双通道ADC芯片，将PCIE采集处理卡的同步时钟信号输出至5个双通道ADC芯片。
2.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述第一FPGA芯片采用XCKU040-2FFVA1156I芯片，所述第二FPGA芯片采用XC7K325T-2FFG900I芯片，第一FPGA芯片和第二FPGA芯片之间采用GTX x8或者LVDS72对的数据传输方式。
3.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述第一FPGA芯片和第二FPGA芯片还分别设置有调试JTAG接口。
4.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述处理卡通过与PCIE载板连接的电池模块供电，电池模块采用IPL1-103-01-L-D-RE1-K。
5.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述第一FPGA芯片和第二FPGA芯片的DDR内存模块都采用MT41J256M16HA-125-IT。
6.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述第一FPGA芯片和第二FPGA芯片采用表贴散热。
7.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述第二FPGA芯片的PCIE接口通过高速连接器QTH-040-01-L-D-DP-A与PCIE载板连接。
8.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述集成的双通道ADC芯片采用ADS42LB69芯片，所述同步时钟芯片和采样时钟芯片模块的采样时钟芯片采用ADCLK946BCPZ。
9.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述模拟信号输入电路采用2个串联的宽带变压器构成的信号输入电路。
10.根据权利要求1所述的一种十通道的Kintex UltraScale采集处理***，其特征在于：所述模拟信号输入电路通过SSMC同轴连接器连接输入的模拟信号，所述采样时钟芯片模块通过SSMC同轴连接器连接输入的外部时钟信号。
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|---|---|
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| CN112180777A (zh) * | 2020-08-24 | 2021-01-05 | 扬州船用电子仪器研究所(中国船舶重工集团公司第七二三研究所) | 基于Virtex UltraScale+FPGA的多通道宽带信号采集架构 |
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| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20200501 |