CN210222733U

CN210222733U - 一种高速数字中频采集板

Info

Publication number: CN210222733U
Application number: CN201921710134.7U
Authority: CN
Inventors: Hong Xiao; 肖红; Luqing Zhou; 周禄清
Original assignee: Sichuan Di Information Technology Co Ltd
Current assignee: Sichuan Di Information Technology Co Ltd
Priority date: 2019-10-12
Filing date: 2019-10-12
Publication date: 2020-03-31
Anticipated expiration: 2029-10-12

Abstract

本实用新型公开了一种高速数字中频采集板，包括载板和FMC子板，在FMC子板上设有ADC模块、DAC模块、时钟模块和FMC连接器，在载板上设有第一FPGA处理器、第二FPGA处理器、第一存储模块、第二存储模块、复位模块和电源模块，载板和FMC子板之间通过FMC连接器进行对接。其应用时，可以有效提高对中频信号的采集处理效率，并且提高采集板卡整体处理的同步性，有效降低延迟，同时节省功耗。

Description

一种高速数字中频采集板

技术领域

本实用新型涉及电子电路设计技术领域，具体涉及一种高速数字中频采集板。

背景技术

现代通信***中，大量实时信号的传输需求对数据采集***提出了高效率的要求，这其中就包括了对中频信号的采集处理。现有的中频信号采集***在使用过程中存在着一些不足：对中频信号的采集处理效率不高；整体时钟同步性较差、延迟较高；***功耗较高。

实用新型内容

本实用新型针对现有技术存在的不足，提供一种高速数字中频采集板，其应用时，可以有效提高对中频信号的采集处理效率，并且提高采集板卡整体处理的同步性，有效降低延迟，同时节省功耗。

本实用新型通过以下技术方案实现：

一种高速数字中频采集板，包括载板和FMC子板，在FMC子板上设有ADC模块、DAC模块、时钟模块和FMC连接器，在载板上设有第一FPGA处理器、第二FPGA处理器、第一存储模块、第二存储模块、复位模块和电源模块，载板和FMC子板之间通过FMC连接器进行对接，其中：ADC模块用于采集中频信号，并将采集到的中频信号经过模数转化后通过FMC连接器传输至第一FPGA处理器；第一FPGA处理器与第二FPGA处理器连接，第一FPGA处理器用于接收ADC模块传输的数字信号，并按设定的逻辑和运算量对数字信号进行处理，同时将超出运算量的部分数字信号传至第二FPGA处理器进行协同处理，最后综合自身和第二FPGA处理器处理后的信号通过FMC连接器传输至DAC模块；DAC模块用于将第一FPGA处理器和第二FPGA处理器处理后的信号进行数模转换后回放；时钟模块分别连接ADC模块、DAC模块、第一FPGA处理器、第二FPGA处理器和复位模块，并为其提供参考时钟；第一存储模块和第二存储模块分别用于存储第一FPGA处理器和第二FPGA处理器的处理数据；复位模块用于对第一FPGA处理器和第二FPGA处理器进行复位；电源模块用于为载板和FMC子板提供工作电源。

优选地，所述ADC模块采用ADC083000型ADC芯片，DAC模块采用AD9739BBCZ型DAC芯片。

优选地，所述第一FPGA处理器采用XC7VX690T-2FFG1761I型处理器，第二FPGA处理器采用XC7K325T-2FFG900I型处理器。

优选地，所述第一存储模块采用两片型号为CY7C25652KV18-550BZXI的QDRII+芯片，第二存储模块采用两片型号为MT41K512M16HA-125IT的DDR3芯片。

优选地，所述时钟模块包括AD9516-3BCPZ时钟芯片、156.25MHz差分晶振、100MHz晶振、25MHz晶振、ADCLK946BCPZ型时钟芯片和CDCM610004RHBT型时钟芯片，并采用156.25MHz差分晶振通过ADCLK946BCPZ型时钟芯片为第一FPGA处理器提供SRIO参考时钟，采用100MHz晶振通过CDCM610004RHBT型时钟芯片为第一FPGA处理器和第二FPGA处理器提供***参考时钟，采用25MHz晶振为复位模块提供参考时钟，采用AD9516-3BCPZ时钟芯片接入外部2.4GHz时钟信号来分别为ADC模块和DAC模块提供工作时钟。

优选地，所述复位模块包括但不仅限于CPLD控制芯片。

优选地，第一FPGA处理器与第二FPGA处理器上分别均挂载有第一SPI FLASH芯片和第二SPI FLASH芯片，第一SPI FLASH芯片型号为S25FS256SAGNFI001，第二SPI FLASH芯片型号为S25FL128SAGMFIRO1，第一SPI FLASH芯片和第二SPI FLASH芯片分别用于第一FPGA处理器与第二FPGA处理器上电后的模式自加载。

优选地，在ADC模块的信号采集端设有前端调理电路，用于将输入的中频信号耦合至ADC模块。

本实用新型具有如下的优点和有益效果：

1、本实用新型一种高速数字中频采集板，可以有效提高对中频信号的采集处理效率。

2、本实用新型一种高速数字中频采集板，可以有效提高采集板卡整体处理的同步性，有效降低延迟。

3、本实用新型一种高速数字中频采集板，可以有效节省高速中频采集***的功耗。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为本实用新型的结构示意图；

图2为FMC子板的结构示意图；

图3为实施例中时钟模块的第一部分示意图；

图4为实施例中时钟模块的第二部分示意图；

图5为实施例中的前端调理电路图；

图6为实施例中载板的电源供给示意图；

图7为实施例中FMC子板的电源供给示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例

如图1、2所示，一种高速数字中频采集板，包括载板和FMC子板，在FMC子板上设有ADC模块、DAC模块、时钟模块和FMC连接器，在载板上设有第一FPGA处理器(FPGA1)、第二FPGA处理器(FPGA2)、第一存储模块、第二存储模块、复位模块和电源模块，载板和FMC子板之间通过FMC连接器进行对接，其中：ADC模块用于采集中频信号，并将采集到的中频信号经过模数转化后通过FMC连接器传输至第一FPGA处理器；第一FPGA处理器与第二FPGA处理器连接，第一FPGA处理器用于接收ADC模块传输的数字信号，并按设定的逻辑和运算量对数字信号进行处理，同时将超出运算量的部分数字信号传至第二FPGA处理器进行协同处理，最后综合自身和第二FPGA处理器处理后的信号通过FMC连接器传输至DAC模块；DAC模块用于将第一FPGA处理器和第二FPGA处理器处理后的信号进行数模转换后回放；时钟模块分别连接ADC模块、DAC模块、第一FPGA处理器、第二FPGA处理器和复位模块，并为其提供参考时钟；第一存储模块和第二存储模块分别用于存储第一FPGA处理器和第二FPGA处理器的处理数据；复位模块用于对第一FPGA处理器和第二FPGA处理器进行复位；电源模块用于为载板和FMC子板提供工作电源。

ADC模块采用ADC083000型ADC芯片，DAC模块采用AD9739BBCZ型DAC芯片。ADC083000型ADC芯片是一款8位、3Gsps、高性能、低功耗A/D转换器，包含模拟+1.9VA和数字+1.9VD两种电源，其典型特性如下：

通道数：单通道；

分辨率：8bit；

采样率：3.4GSPS(Max)；

模拟全功率带宽：3GHz；

电源：1.9V；

输出接口：LVDS；

AD9739BBCZ型DAC芯片是分辨率为14bit，采样率为2.5GSPS的高性能射频DAC，可以产生DC到3GHz的宽带信号。DAC内核采用四相开关结构，从而能提供杰出的低失真性能以及业界领先的直接射频输出能力。该芯片工作在基带模式时，能在第一奈奎斯特频率内产生多载波信号，而工作在混频模式时，能在第二、三奈奎斯特区间输出多载波信号。输出电流可以从8.66mA配置到31.66mA。芯片具有双端、源同步的LVDS接口，从而简化了与FPGA之间的数字接口。片上控制器能在大温度变化范围内管理内部和外部时钟域接口，从而保证数据从主机到DAC内核的正确传输。芯片通过串行***接口(SPI)来进行配置和实现寄存器访问。AD9739采用0.18um CMOS工艺制造，并采用1.8V和3.3V电源供电。

第一FPGA处理器采用XC7VX690T-2FFG1761I型处理器，第二FPGA处理器采用XC7K325T-2FFG900I型处理器。

第一存储模块采用两片型号为CY7C25652KV18-550BZXI的QDRII+芯片，第二存储模块采用两片型号为MT41K512M16HA-125IT的DDR3芯片。

如图3、4所示，时钟模块包括AD9516-3BCPZ时钟芯片、156.25MHz差分晶振、100MHz晶振、25MHz晶振、ADCLK946BCPZ型时钟芯片和CDCM610004RHBT型时钟芯片，并采用156.25MHz差分晶振通过ADCLK946BCPZ型时钟芯片为第一FPGA处理器提供SRIO参考时钟，采用100MHz晶振通过CDCM610004RHBT型时钟芯片为第一FPGA处理器和第二FPGA处理器提供***参考时钟，采用25MHz晶振为复位模块提供参考时钟，采用AD9516-3BCPZ时钟芯片接入外部2.4GHz时钟信号来分别为ADC模块和DAC模块提供工作时钟。AD9516-3BCPZ可多路扇出，其中一路扇出实现8分频，给到FPGA芯片作为预留时钟，除此之外，内置了一个10MHz的温补晶振，通过倍频输出给FPGA芯片，内时钟和外时钟同时只使用一个，同时，其支持14路输出时钟发生器，集成2.0GHz VCO，最高可以使用2.4GHz的外部VCO/VCXO。包含3对LVPECL输出，2对LVDS/CMOS输，jitter低至225fs。

复位模块的复位信号可分为两部分，第一部分外部复位信号，第二部分是内部复位信号。外部复位可用按键复位和PCIE复位，按键复位使用按键加专用复位芯片进行，PCIE复位通过VPX上的PCIE复位信号，该信号连接到FPGA芯片上，可通过逻辑对板上其他部分进行复位。内部复位信号由CPLD给出，可对FPGA及板上其他芯片进行复位。

第一FPGA处理器与第二FPGA处理器上分别均挂载有第一SPI FLASH芯片和第二SPI FLASH芯片，第一SPI FLASH芯片型号为S25FS256SAGNFI001，第二SPI FLASH芯片型号为S25FL128SAGMFIRO1，第一SPI FLASH芯片和第二SPI FLASH芯片分别用于第一FPGA处理器与第二FPGA处理器上电后的模式自加载。本高速数字中频板设计FPGA处理器的默认加载模式为Master SPI模式，配置模式设计为001。上电后，FPGA芯片通过主动读取挂载的SPIFlash芯片实现自加载。本设计中，采用Master SP x4接口进行设计。

如图5所示，在ADC模块的信号采集端设有前端调理电路，用于将输入的中频信号耦合至ADC模块。前端调理电路主要采用巴伦变压器单端转差分工AD采集，ADC083000支持LVDS时钟，AC耦合，支持0.4Vpp～2Vpp，内置100欧姆偏置电阻，无需外部匹配。

如图6、7所示，对于电源模块的供电，可在载板和FMC子板上均设置不同的电源芯片来对两个板的器件进行供电，载板和FMC子板上的电源芯片之间通过FMC连接器连接。载板的主要输入电源是12V，另外使用5V电源为电源管理芯片供电，要求采用非隔离电源：

使用LTM4630为第一FPGA处理器的内核供电，最大供流能力为36A；

使用LTM4620A为第二FPGA处理器内核供电，最大供流能力为13A；同时提供第一FPGA处理器和第二FPGA的MGTAVTT提供1.2V电源，最大供流能力为13A；

用LTM4620A产生2路电源，分别提供给整板的1.8V和3.3V；

使用LDO芯片TPS74401给DDR3和QDR供IO电源1.5V，以及FPGA辅助电源2V；

使用TPS51200为DDR和QDR提供参考电源。

FMC子板的整板电源管理如下表所示：

FMC子板使用FMC连接器12V和3.3V供电，整板最大功耗5W。

本高速数字中频采集板工作温度为-20℃～+60℃，以+80℃为板卡最高工作温度对功耗进行统计。

第一FPGA处理器功耗如下表所示：

第二FPGA处理器功耗如下表所示：

其他对应芯片功耗如下表所示：

根据芯片的电气特性，预估采集板上主要芯片的功耗如下表所示：

根据上表的估算，所有负载芯片都满负荷工作时，功耗接近49.5W。本板负载芯片所需的低电压电源由输入12V经过电源模块进行DC-DC降压转换，转换效率约为80～90％。综上所述，评估整板最大功耗为：49.5W÷82％＝60W。计算出在+70℃温度下工作时，各芯片最大功耗的累加和约为60W。实际使用时，功耗不会累加，因此，最终实际的功耗会远远低于计算值。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种高速数字中频采集板，其特征在于，包括载板和FMC子板，在FMC子板上设有ADC模块、DAC模块、时钟模块和FMC连接器，在载板上设有第一FPGA处理器、第二FPGA处理器、第一存储模块、第二存储模块、复位模块和电源模块，载板和FMC子板之间通过FMC连接器进行对接，其中：ADC模块用于采集中频信号，并将采集到的中频信号经过模数转化后通过FMC连接器传输至第一FPGA处理器；第一FPGA处理器与第二FPGA处理器连接，第一FPGA处理器用于接收ADC模块传输的数字信号，并按设定的逻辑和运算量对数字信号进行处理，同时将超出运算量的部分数字信号传至第二FPGA处理器进行协同处理，最后综合自身和第二FPGA处理器处理后的信号通过FMC连接器传输至DAC模块；DAC模块用于将第一FPGA处理器和第二FPGA处理器处理后的信号进行数模转换后回放；时钟模块分别连接ADC模块、DAC模块、第一FPGA处理器、第二FPGA处理器和复位模块，并为其提供参考时钟；第一存储模块和第二存储模块分别用于存储第一FPGA处理器和第二FPGA处理器的处理数据；复位模块用于对第一FPGA处理器和第二FPGA处理器进行复位；电源模块用于为载板和FMC子板提供工作电源。

2.根据权利要求1所述的一种高速数字中频采集板，其特征在于，所述ADC模块采用ADC083000型ADC芯片，DAC模块采用AD9739BBCZ型DAC芯片。

3.根据权利要求1所述的一种高速数字中频采集板，其特征在于，所述第一FPGA处理器采用XC7VX690T-2FFG1761I型处理器，第二FPGA处理器采用XC7K325T-2FFG900I型处理器。

4.根据权利要求1所述的一种高速数字中频采集板，其特征在于，所述第一存储模块采用两片型号为CY7C25652KV18-550BZXI的QDRII+芯片，第二存储模块采用两片型号为MT41K512M16HA-125IT的DDR3芯片。

5.根据权利要求3所述的一种高速数字中频采集板，其特征在于，所述时钟模块包括AD9516-3BCPZ时钟芯片、156.25MHz差分晶振、100MHz晶振、25MHz晶振、ADCLK946BCPZ型时钟芯片和CDCM610004RHBT型时钟芯片，并采用156.25MHz差分晶振通过ADCLK946BCPZ型时钟芯片为第一FPGA处理器提供SRIO参考时钟，采用100MHz晶振通过CDCM610004RHBT型时钟芯片为第一FPGA处理器和第二FPGA处理器提供***参考时钟，采用25MHz晶振为复位模块提供参考时钟，采用AD9516-3BCPZ时钟芯片接入外部2.4GHz时钟信号来分别为ADC模块和DAC模块提供工作时钟。

6.根据权利要求1所述的一种高速数字中频采集板，其特征在于，所述复位模块包括但不仅限于CPLD控制芯片。

7.根据权利要求1所述的一种高速数字中频采集板，其特征在于，第一FPGA处理器与第二FPGA处理器上分别均挂载有第一SPI FLASH芯片和第二SPI FLASH芯片，第一SPI FLASH芯片型号为S25FS256SAGNFI001，第二SPI FLASH芯片型号为S25FL128SAGMFI RO1，第一SPIFLASH芯片和第二SPI FLASH芯片分别用于第一FPGA处理器与第二FPGA处理器上电后的模式自加载。

8.根据权利要求1所述的一种高速数字中频采集板，其特征在于，在ADC模块的信号采集端设有前端调理电路，用于将输入的中频信号耦合至ADC模块。