TWI506768B - 非揮發性記憶體及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件以及其製造方法，且特別是有關於一種非揮發性記憶體以及其製造方法。
非揮發性記憶體元件由於具有可多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，因此已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
典型的非揮發性記憶體元件，一般是被設計成具有堆疊式閘極(Stacked-Gate)結構，其中包括以摻雜多晶矽製作的浮置閘極(Floating Gate)與控制閘極(Control Gate)。浮置閘極位於控制閘極和基底之間，且處於浮置狀態，沒有和任何電路相連接，而控制閘極則與字元線(Word Line)相接，此外還包括穿隧氧化層(Tunneling Oxide)和閘間介電層(Inter-Gate Dielectric Layer)分別位於基底和浮置閘極之間以及浮置閘極和控制閘極之間。
在目前提高元件積集度的趨勢下，會依據設計規則縮小元件的尺寸。通常浮置閘極與控制閘極之間的閘極耦合率(Gate Coupling Ratio)越大，其操作所需之工作電壓將越低。而提高閘極耦合率之方法包括增加閘間介電層之電容或減少穿隧氧化層之電容。其中，增加閘間介電層電容之方法為增加控制閘極層與浮置閘極之間所夾的面積。然而，隨著半導體元件積集度增加，習知的堆疊閘極結構，並無法增加控制閘極層與浮置閘極之間所夾的面積，而產生無法達到增加閘極耦合率以及增加元件集積度之問題。
有鑑於此，本發明提供一種非揮發性記憶體及其製造方法，可以增加浮置閘極與控制閘極之間所夾的面積，而提高閘極耦合率，並提升元件效能，且大幅降低浮置閘極間的相互干擾(Floating gate coupling)。
本發明提出一種非揮發性記憶體具有穿隧介電層、浮置閘極、控制閘極、閘間介電層、第一摻雜區與第二摻雜區。穿隧介電層配置於基底上。浮置閘極配置於穿隧介電層上，浮置閘極具有凸出部。控制閘極配置於浮置閘極上方，並覆蓋、環繞凸出部。其中，浮置閘極的凸出部無論從任何方向(例如位元線或字元線方向或位元線及字元線間所夾任何角度的方向)皆被控制閘極完全包覆、環繞在裡面。閘間介電層配置於浮置閘極與控制閘極之間。第一摻雜區與第二摻雜區分別配置於控制閘極二側的基底中。
在本發明之一實施例中，上述凸出部呈山丘狀或是角錐狀。
在本發明之一實施例中，上述閘間介電層的材質包括氧化矽/氮化矽/氧化矽。
在本發明之一實施例中，上述浮置閘極的材質包括摻雜多晶矽。
在本發明之一實施例中，上述控制閘極的材質包括摻雜多晶矽或多晶矽化金屬。
在本發明之一實施例中，上述穿隧介電層之材質包括氧化矽。
本發明之非揮發性記憶體的浮置閘極具有凸出部，而控制閘極覆蓋、環繞浮置閘極的凸出部。並且，浮置閘極的凸出部無論從任何方向(例如位元線或字元線方向或位元線及字元線間所夾任何角度的方向)皆被控制閘極完全包覆、環繞在裡面。因此在浮置閘極與控制閘極之間所夾的面積可以增加，進而提升記憶體的閘極耦合率。閘極耦合率(Coupling Ratio)值越高，則記憶體在操作時所需的電壓越低，元件的效率也會隨之提高。此外，閘間介電層環繞包圍著浮置閘極的凸出部，可以降低相鄰浮置閘極之間的干擾。
本發明提出一種非揮發性記憶體的製造方法，包括下列步驟。提供基底，並於基底上依序形成穿隧介電層與第一導體層。於第一導體層、穿隧介電層與基底中形成多個隔離結構後，圖案化第一導體層，以形成多個凸出部。移除部分隔離結構，以使隔離結構的上表面介於第一導體層的上表面與基底表面之間。於基底上形成閘間介電層；於閘間介電層上形成第二導體層。圖案化第二導體層、閘間介電層與第一導體層，使第二導體形成多個控制閘極，該第一導體層形成多個浮置閘極，其中控制閘極從任何方向(例如位元線或字元線方向或位元線及字元線間所夾任何角度的方向)皆覆蓋、環繞浮置閘極的凸出部。
在本發明之一實施例中，上述圖案化第一導體層，以形成凸出部的步驟後，更包括移除部分第一導體層以使凸出部之間的間距變大。
在本發明之一實施例中，上述移除部分第一導體層以使凸出部之間的間距變大的方法包括進行溼式蝕刻步驟或乾式蝕刻步驟。
在本發明之一實施例中，上述移除部分第一導體層以使凸出部之間的間距變大的方法如下。氧化部份第一導體層，以形成氧化層。然後，移除氧化層。
在本發明之一實施例中，上述凸出部呈山丘狀或是角錐狀。
在本發明之一實施例中，上述閘間介電層的材質包括氧化矽/氮化矽/氧化矽。
在本發明之一實施例中，上述浮置閘極的材質包括摻雜多晶矽。
在本發明之一實施例中，上述控制閘極的材質包括摻雜多晶矽或多晶矽化金屬。
在本發明之一實施例中，上述穿隧介電層之材質包括氧化矽。
本發明之非揮發性記憶體的製造方法，可製作出具有凸出部的浮置閘極，而控制閘極從任何方向(例如位元線或字元線方向或位元線及字元線間所夾任何角度的方向)皆覆蓋、環繞浮置閘極的凸出部，亦即，浮置閘極的凸出部是被控制閘極呈三百六十度環繞、覆蓋。因此浮置閘極與控制閘極之間所夾的面積可以增加，進而提升記憶體的閘極耦合率。閘極耦合率(Coupling Ratio)值越高，則記憶體在操作時所需的電壓越低，元件的效率也會隨之提高。
本發明之非揮發性記憶體的製造方法，形成具有凸出部之導體層時係採用後續形成控制閘極(字元線)所使用的光罩，因此並不需要額外製作其他光罩，因此可以減少成本。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為繪示本發明一實施例之一種非揮發性記憶體的上視圖。圖1B為繪示圖1A中沿A-A’線的剖面示意圖。圖1C為繪示圖1A中沿B-B’線的剖面示意圖。其中，A-A’線是沿著主動區的切線；B-B’線是沿著字元線的切線。
請參照圖1A至圖1C，此非揮發性記憶體例如是設置於基底100上。非揮發性記憶體包括隔離結構102、控制閘極(字元線)112、浮置閘極108、穿隧介電層106、閘間介電層110與多個摻雜區114所組成。
多數個元件隔離結構102例如是平行設置於基底100中，以定義出主動區104。隔離結構102例如是在X方向上延伸。隔離結構102例如是淺溝渠隔離結構。
多數個控制閘極(字元線)112例如是平行設置於基底100上，並在Y方向上延伸。X方向例如是與Y方向交錯。控制閘極(字元線)112的材質例如是摻雜多晶矽、多晶矽化金屬等導體材料。
多數個浮置閘極108例如是設置於控制閘極112下方，且位於相鄰兩元件隔離結構102之間的主動區104上。各浮置閘極108具有凸出部108a，其中各控制閘極112從任何方向例如是A-A’或B-B’方向或是A-A’及B-B’間所夾任何角度的方向皆覆蓋、環繞浮置閘極108的凸出部108a，亦即，浮置閘極的凸出部108a是被控制閘極112呈三百六十度環繞、覆蓋。凸出部108a形狀呈山丘狀或是角錐狀。浮置閘極108的材質例如是摻雜多晶矽、多晶矽化金屬等導體材料。
穿隧介電層106例如是設置於各浮置閘極108與基底100之間。穿隧介電層106的材質例如是氧化矽等適當的介電材料。
閘間介電層110例如是設置於各控制閘極112與各浮置閘極108之間。閘間介電層110的材質例如是氧化矽、氮化矽或氧化矽/氮化矽/氧化矽等複合介電層。
摻雜區114a、114b例如是設置於控制閘極112兩側的基底100中。摻雜區114a、114b例如是P型或N型摻雜區。在本實施例中，控制閘極112即作為記憶體的字元線。
如圖1A至圖1C，由於本發明所提出之非揮發性記憶體的浮置閘極108具有凸出部108a，而控制閘極112從任何方向例如是A-A’或B-B’方向或是A-A’及B-B’間所夾任何角度的方向皆覆蓋、環繞浮置閘極108的凸出部108a，亦即，浮置閘極的凸出部108a是被控制閘極112呈三百六十度環繞、覆蓋。因此在浮置閘極108與控制閘極106之間所夾的面積(包括浮置閘極108的凸出部108a的四個側壁面積、浮置閘極108的凸出部108a的頂部面積)可以增加，進而提升記憶體的閘極耦合率。閘極耦合率(Coupling Ratio)值越高，則記憶體在操作時所需的電壓越低，元件的效率也會隨之提高。此外，閘間介電層112環繞包圍著浮置閘極108的凸出部108a，由於浮置閘極的凸出部108a是被控制閘極112呈三百六十度環繞、覆蓋，因此可以降低任何方向上包含X方向、Y方向及XY方向上的相鄰浮置閘極間的干擾(FGx、FGy及FGxy coupling)。
接著，說明本發明之製造方法。圖2A至圖2E係分別繪示圖1A沿A-A’線的剖面示意圖。圖3A至圖3E係分別繪示圖1A沿B-B’線的剖面示意圖。在圖2A至圖2E與圖3A至圖3E中，構件與圖1A至圖1C相同者，給予相同的標號。
請參照圖2A、圖3A，首先提供基底100。基底100例如是矽基底。在基底100上依序形成穿隧介電層106與導體層116。穿隧介電層106的材質例如是氧化矽。穿隧介電層106的形成方法例如是熱氧化法。導體層116的材質例如是摻雜多晶矽，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後(未繪示)，進行離子植入步驟以形成之；或者是採用臨場植入摻質的方式以化學氣相沈積法形成之。然後，在導體層116、穿隧介電層106與基底100中形成多數個隔離結構102，這些隔離結構102定義出主動區104。
隔離結構102例如是往X方向延伸。隔離結構102例如是淺溝渠隔離結構，其形成方法例如是先於導體層116形成罩幕層(未繪示)，之後圖案化罩幕層，以形成暴露導體層116之開口(未繪示)。然後，以罩幕層為罩幕蝕刻導體層116、穿隧介電層106與基底100，而於導體層116、穿隧介電層106與基底100中形成多個溝渠(未繪示)，之後再於溝渠中填入絕緣材料而形成之。溝渠中所填入的絕緣材料例如是氧化矽。
請參照圖2B、圖3B，於基底100上形成圖案化罩幕層120。圖案化罩幕層120的材質，例如是光阻或是氮化矽。圖案化罩幕層120形成方法例如是於基底100上塗佈一層光阻材料後，進行曝光、顯影等製程而形成之。在形成圖案化罩幕層120時所使用的光罩例如是用於定義出後續控制閘極(字元線)的光罩。
接著，以圖案化罩幕層120為罩幕，移除部分導體層116，而形成多數個凸出部108a，相鄰凸出部108a之間分別具有開口122。開口122具有寬度W1。開口122並未暴露出穿隧介電層106的表面。亦即，在開口122底部的導體層116仍維持設定厚度。移除部分導體層116的方法包括蝕刻法，例如乾式蝕刻製程。
然後，於開口122所暴露的導體層116上形成氧化層118。氧化層118的形成方法例如熱氧化法。
請參照圖2C、圖3C，移除圖案化罩幕層120。移除圖案化罩幕層120之方法例如是濕式去光阻法或是濕式蝕刻製程。
接著，移除氧化層118與部分隔離結構102，以形成凸出部108a。移除部分氧化層118與隔離結構102之方法包括乾式蝕刻法或是濕式蝕刻法，例如是以氫氟酸作為蝕刻劑。移除氧化層118後，開口122的寬度由W1變成W2。亦即，使相鄰凸出部108a之間的間距變大。移除部分隔離結構102後，隔離結構102的上表面介於導體層116的上表面與基底100表面之間。
在另一實施例中，移除部分導體層116以使相鄰凸出部108a之間的間距變大的方法如下所述。在形成開口122後，直接移除圖案化罩幕層120。接著，移除部分導體層116，以使開口122的寬度由W1變成W2。移除部分導體層116的方法包括蝕刻法，例如乾式蝕刻製程或濕式蝕刻製程。藉由調整乾式蝕刻製程或濕式蝕刻製程的參數，凸出部108a的形狀可以變得更尖銳或是側璧較緩的角錐形狀或是山丘形狀。
然後，於導體層116上形成閘間介電層110。閘間介電層110的材質例如是氧化矽/氮化矽/氧化矽，其形成方法例如是利用化學氣相沈積法或是熱氧化法依序形成一層氧化矽層、一層氮化矽與一層氧化矽層。當然，閘間介電層110的材質還可以是氧化矽、氮化矽或氧化矽/氮化矽等材料，其形成方法例如是依照其材質以不同的反應氣體進行化學氣相沈積法。
請參照圖2D、圖3D，於基底100上形成填滿開口122的導體層124。導體層124的材質例如是金屬、金屬矽化物或摻雜多晶矽等適當之導體材料。導體層124的形成方法例如是依其材質選用物理氣相沈積法或化學氣相沈積法。
於基底100上形成圖案化罩幕層126。圖案化罩幕層126的材質，例如是光阻。圖案化罩幕層126形成方法例如是於基底100上塗佈一層光阻材料後，進行曝光、顯影等製程而形成之。在形成圖案化罩幕層126時所使用的光罩例如是用於定義出控制閘極(字元線)的光罩。
請參照圖2E、圖3E，以圖案化罩幕層126為罩幕，移除部分導體層124、閘間介電層110、部分導體層116，而形成控制閘極112與浮置閘極108。浮置閘極108具有凸出部108a，而控制閘極112從任何方向例如是A-A’或B-B’方向或是A-A’及B-B’間所夾任何角度的方向皆覆蓋、環繞浮置閘極108的凸出部108a。
之後，於控制閘極112兩側之基底100中形成多數個摻雜區114a、114b。摻雜區114a、114b的形成方法例如是以控制閘極112為罩幕，進行摻質植入製程。至於後續完成非揮發性記憶體之製程為熟悉此項技術者所週知，在此不再贅述。
本發明之非揮發性記憶體的製造方法，可製作出具有凸出部108a的浮置閘極108，而控制閘極112從任何方向例如是A-A’或B-B’方向或是A-A’及B-B’間所夾任何角度的方向皆覆蓋、環繞浮置閘極108的凸出部108a，亦即，浮置閘極的凸出部108a是被控制閘極112呈三百六十度環繞、覆蓋。因此浮置閘極108與控制閘極112之間所夾的面積可以增加，進而提升記憶體的閘極耦合率。閘極耦合率(Coupling Ratio)值越高，則記憶體在操作時所需的電壓越低，元件的效率也會隨之提高。另外，覆蓋且環繞浮置閘極凸出部108a的控制閘極112，亦可大幅降低任何方向上例如是X方向、Y方向及XY方向上的相鄰浮置閘極間的干擾(Floating gate coupling)。
本發明之非揮發性記憶體的製造方法，形成具有凸出部108a之導體層116時係採用後續形成控制閘極(字元線)所使用的光罩，因此並不需要額外製作其他光罩，因此可以減少成本。
綜上所述，本發明之非揮發性記憶體包括具有凸出部之浮置閘極，而控制閘極從任何方向(例如位元線或字元線方向或位元線及字元線間所夾任何角度的方向)皆覆蓋、環繞浮置閘極的凸出部，亦即，浮置閘極的凸出部是被控制閘極呈三百六十度環繞、覆蓋。因此浮置閘極與控制閘極之間的面積可以增加，進而提升記憶體的閘極耦合率，降低記憶體在操作時所需的電壓，而提升元件的效能。並且覆蓋、環繞浮置閘極的控制閘極可大幅降低浮置閘極間的干擾。而且本發明之非揮發性記憶體的製造方法，不需要花費額外的光罩費用或是添加新的製程設備。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基底
102．．．隔離結構
104．．．主動區域
106．．．穿隧介電層
108．．．浮置閘極
108a．．．凸出部
110．．．閘間介電層
112．．．控制閘極
114a、114b．．．摻雜區
116、124．．．導體層
118．．．氧化層
120、126．．．圖案罩幕層
122．．．開口
W1、W2．．．寬度
圖1A是依照本發明之一實施例所繪示之一種非揮發性記憶胞的上視圖。
圖1B是依照圖1中沿A-A切線所繪示之剖面圖。
圖1C是依照圖1中沿B-B切線所繪示之剖面圖。
圖2A至圖2E是依照圖1A中沿A-A切線之本發明之一實施例之一種非揮發性記憶體之製造流程剖面圖。
圖3A至圖3E是依照圖1A中沿B-B切線之本發明之一實施例之一種非揮發性記憶體之製造流程剖面圖。
100．．．基底
106．．．穿隧介電層
108．．．浮置閘極
108a．．．凸出部
110．．．閘間介電層
112．．．控制閘極
114a、114b．．．摻雜區
Claims (13)
- 一種非揮發性記憶體，包括：一穿隧介電層，配置於一基底上；一浮置閘極，配置於該穿隧介電層上，該浮置閘極具有一凸出部；一控制閘極，配置於該浮置閘極上方，並在各方向上覆蓋、環繞該凸出部，其中該凸出部呈山丘狀或是角錐狀且具有傾斜的四個側壁；一閘間介電層，配置於該浮置閘極與該控制閘極之間；以及一第一摻雜區與一第二摻雜區，分別配置於該控制閘極二側的該基底中。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該閘間介電層的材質包括氧化矽/氮化矽/氧化矽。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該浮置閘極的材質包括摻雜多晶矽。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該控制閘極的材質包括摻雜多晶矽或多晶矽化金屬。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該穿隧介電層之材質包括氧化矽。
- 一種非揮發性記憶體的製造方法，包括：提供一基底；於該基底上依序形成一穿隧介電層與一第一導體層；於該第一導體層、該穿隧介電層與該基底中形成多個 隔離結構；圖案化該第一導體層，以形成多個凸出部，其中該凸出部呈山丘狀或是角錐狀且具有傾斜的側壁；移除部分該些隔離結構，以使該些隔離結構的上表面介於該第一導體層的上表面與該基底表面之間；於該基底上形成一閘間介電層；於該閘間介電層上形成一第二導體層；以及圖案化該第二導體層、該閘間介電層與該第一導體層，使該第二導體形成多個控制閘極，該第一導體層形成多個浮置閘極，其中該些控制閘極分別在各方向上覆蓋、環繞該些浮置閘極的該些凸出部。
- 如申請專利範圍第6項所述之非揮發性記憶體的製造方法，其中圖案化該第一導體層，以形成該些凸出部的步驟後，更包括移除部分該第一導體層以使該些凸出部之間的間距變大。
- 如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中移除部分該第一導體層以使該些凸出部之間的間距變大的方法包括進行一溼式蝕刻步驟或一乾式蝕刻步驟。
- 如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中移除部分該第一導體層以使該些凸出部之間的間距變大的方法包括：氧化一部份該第一導體層，以形成一氧化層；以及移除該氧化層。
- 如申請專利範圍第6項所述之非揮發性記憶體的製造方法，其中該閘間介電層的材質包括氧化矽/氮化矽/氧化矽。
- 如申請專利範圍第6項所述之非揮發性記憶體的製造方法，其中該浮置閘極的材質包括摻雜多晶矽。
- 如申請專利範圍第6項所述之非揮發性記憶體的製造方法，其中該控制閘極的材質包括摻雜多晶矽或多晶矽化金屬。
- 如申請專利範圍第6項所述之非揮發性記憶體的製造方法，其中該穿隧介電層之材質包括氧化矽。
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| CN112670287A (zh) * | 2019-10-16 | 2021-04-16 | 中芯国际集成电路制造(上海)有限公司 | 存储器结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030001197A1 (en) * | 1999-10-08 | 2003-01-02 | Macronix International Co., Ltd. | Method for forming a flash memory cell having contoured floating gate surface |
| US6908817B2 (en) * | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| US20080173925A1 (en) * | 2005-11-14 | 2008-07-24 | Intel Corporation | Structured, electrically-formed floating gate for flash memories |
| US7544991B2 (en) * | 2006-10-23 | 2009-06-09 | Samsung Electronics Co., Ltd. | Non-volatile memory device and methods of manufacturing and operating the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100192551B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 반도체 메모리 소자 및 그의 제조방법 |
| US5981335A (en) * | 1997-11-20 | 1999-11-09 | Vanguard International Semiconductor Corporation | Method of making stacked gate memory cell structure |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| JP4005962B2 (ja) * | 2003-09-22 | 2007-11-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2005277035A (ja) * | 2004-03-24 | 2005-10-06 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP4762041B2 (ja) * | 2006-04-24 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| CN101064314A (zh) * | 2006-04-25 | 2007-10-31 | 力晶半导体股份有限公司 | 非易失性存储器及其制造方法 |
| CN101174590A (zh) * | 2006-11-01 | 2008-05-07 | 力晶半导体股份有限公司 | 多阶非挥发性存储器的制造方法 |
| US8207036B2 (en) * | 2008-09-30 | 2012-06-26 | Sandisk Technologies Inc. | Method for forming self-aligned dielectric cap above floating gate |
-
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-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030001197A1 (en) * | 1999-10-08 | 2003-01-02 | Macronix International Co., Ltd. | Method for forming a flash memory cell having contoured floating gate surface |
| US6908817B2 (en) * | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| US20080173925A1 (en) * | 2005-11-14 | 2008-07-24 | Intel Corporation | Structured, electrically-formed floating gate for flash memories |
| US7544991B2 (en) * | 2006-10-23 | 2009-06-09 | Samsung Electronics Co., Ltd. | Non-volatile memory device and methods of manufacturing and operating the same |
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| Publication number | Publication date |
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