CN105845689A - 具有电荷存储层的竖直存储器装置及其制造方法 - Google Patents

具有电荷存储层的竖直存储器装置及其制造方法 Download PDF

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Abstract

本发明提供了一种半导体器件及其制造方法。所述半导体器件包括：堆叠件，其包括竖直地堆叠在衬底上的绝缘图案和介于绝缘图案之间的栅极图案；有源柱，其穿过堆叠件，并且电连接至衬底；以及电荷存储层，其介于堆叠件与有源柱之间。电荷存储层包括处于有源柱与各栅极图案之一之间的第一部分、处于有源柱与各绝缘图案之一之间的第二部分和将第一部分连接至第二部分并且厚度小于第一部分的厚度的第三部分。

Description

具有电荷存储层的竖直存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2015年2月2日在韩国知识产权局提交的韩国专利申请No.10-2015-0016169的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的示例实施例涉及半导体器件及其制造方法，具体地说，涉及三维半导体器件及其制造方法。
背景技术
为了满足消费者对更优越的性能和低廉的价格的需求，期望半导体器件的更高集成度。就半导体器件而言，由于集成度是确定产品价格的重要因素，因此尤其期望增大的集成度。对于通常的二维或平面半导体存储器装置，集成的程度通常取决于单位存储器单元占据的面积。因此，集成的程度受到细微图案形成技术水平的极大影响。然而，通常需要昂贵的加工设备来增加图案精致性，这对增大二维或平面半导体器件的集成度形成了实际的限制。
为了克服这种限制，已提出了包括三维排列的存储器单元的三维(3D)半导体器件。然而，在实现低成本、3D半导体器件的批量生产方面存在明显的制造障碍，尤其是对于保持或超过其2D对应物的操作可靠性的3D装置的批量制造。
发明内容
一些实施例提供了一种半导体器件，该半导体器件包括：堆叠件，其包括竖直地堆叠在衬底上的各个绝缘图案和介于各绝缘图案之间的栅极图案；有源柱，其穿过堆叠件，并且电连接至衬底；以及电荷存储层，其介于堆叠件与有源柱之间。电荷存储层包括处于有源柱与各栅极图案之一之间的第一部分、处于有源柱与各绝缘图案之一之间的第二部分和将第一部分连接至第二部分并且厚度小于第一部分的厚度的第三部分。
在一些实施例中，第一部分可相对于第二部分朝向有源柱突出。第一部分可与第二部分的厚度相同或者比第二部分更薄。
在一些实施例中，所述半导体器件还包括：第一阻挡绝缘区，其位于各个栅极图案与电荷存储层之间；以及隧道绝缘层，其位于电荷存储层与有源柱之间。各第一阻挡绝缘区中的每一个可包括位于竖直地邻近的绝缘图案之间的第一部分和从第一部分水平地延伸并且朝着有源柱突出的第二部分。第一绝缘区的第二部分中的每一个可与邻近的绝缘图案重叠。在一些实施例中，第一绝缘区的第二部分可接触隧道绝缘层。
在其它实施例中，所述半导体器件还可包括介于栅极图案与第一阻挡绝缘区之间的第二阻挡绝缘区。第二阻挡绝缘区可包括介电常数高于第一阻挡绝缘区的介电常数的材料。
在一些实施例中，所述半导体器件还可包括有源柱的内部空间中的绝缘间隙填充图案。下部半导体图案可介于衬底与有源柱之间，并且与衬底接触。在一些实施例中，有源柱包括第一有源柱，并且所述半导体器件还包括穿过堆叠件并且与第一有源柱间隔开的第二有源柱，其中，第一有源柱和第二有源柱在其底端电连接。
另外的实施例提供了一种半导体器件，该半导体器件包括：堆叠件，其包括竖直地堆叠在衬底上的各个绝缘图案和介于各绝缘图案之间的栅极图案；有源柱，其穿过堆叠件，并且电连接至衬底；以及电荷存储层，其介于堆叠件与有源柱之间，并且具有介于栅极图案与有源柱之间的间隔开的突出部分。电荷存储层可在突出部分的第一侧和第二侧上变薄。所述半导体器件还可包括设置在各个栅极图案的侧壁上并且突出至有源柱中的阻挡绝缘区。电荷存储层的突出部分可布置在阻挡绝缘区上。
另一些实施例提供了一种半导体器件，该半导体器件包括：堆叠件，其包括竖直地堆叠在衬底上的各个绝缘图案和介于各绝缘图案之间的栅极图案；有源柱，其穿过堆叠件，并且电连接至衬底；第一阻挡绝缘区，其位于各栅极图案之一的侧壁上，并且朝着有源柱突出；电荷存储层，其位于第一阻挡绝缘区上，并且延伸至与第一阻挡绝缘区邻近的第一绝缘图案和第二绝缘图案的侧壁上，电荷存储层具有靠近第一阻挡绝缘区接触第一绝缘图案的位置的第一部分和靠近第一阻挡绝缘区接触第二绝缘图案的位置的第二部分，所述第一部分和第二部分比电荷存储层的第一部分与第二部分之间的第三部分更薄；以及隧道绝缘层，其介于电荷存储层与有源柱之间。
在一些实施例中，第一阻挡绝缘区可延伸至第一绝缘图案与第二绝缘图案之间的空间中。所述半导体器件还可包括第二阻挡绝缘区，其介于栅极图案与第一阻挡绝缘区之间并且包括介电常数大于第一阻挡绝缘区的介电常数的材料。
在一些实施例中，电荷存储层可包括在有源柱与各栅极图案之一之间朝着有源柱突出的一部分。
在一些实施例中，第一阻挡绝缘区可在靠近第一阻挡绝缘区接触第一绝缘图案和第二绝缘图案的位置接触隧道绝缘层。
在一些方法实施例中，在衬底上交替地形成绝缘层和牺牲层，以形成分层结构。形成穿过分层结构的孔，以暴露出衬底。氧化通过所述孔暴露的牺牲层的部分，以形成第一阻挡绝缘区。在第一阻挡绝缘区上形成电荷存储层并且在电荷存储层上形成隧道绝缘层。在隧道绝缘层上形成半导体层，以在所述孔中形成有源柱。去除牺牲层，以在绝缘层之间形成暴露出第一阻挡绝缘区的凹陷。氧化电荷存储层的与第一阻挡绝缘区接触的部分，以使第一阻挡绝缘区朝着有源柱扩展，因此使电荷存储层的靠近第一阻挡绝缘区接触绝缘层的位置的部分变窄。在凹陷中的第一阻挡绝缘区上形成第二阻挡绝缘区，并且在凹陷中的第二阻挡绝缘区上形成栅极图案。
在一些实施例中，氧化牺牲层的通过所述孔暴露的部分以形成第一阻挡绝缘区的步骤产生了突出至所述孔中的第一阻挡绝缘区。
在一些实施例中，氧化牺牲层的通过所述孔暴露的部分以形成第一阻挡绝缘区的步骤和氧化电荷存储层的与第一阻挡绝缘区接触的部分以使第一阻挡绝缘区朝着有源柱扩展因此使电荷存储层的靠近第一阻挡绝缘区接触绝缘层的位置的部分变窄的步骤包括分别的第一自由基氧化工艺和第二自由基氧化工艺。可利用氢和氧的混合气体在750℃-950℃的温度和在5托-20托的压强下执行第一自由基氧化工艺和第二自由基氧化工艺中的每一个。
在一些实施例中，氧化电荷存储层的与第一阻挡绝缘区接触的部分以使第一阻挡绝缘区朝着有源柱扩展，因此使电荷存储层的靠近第一阻挡绝缘区接触绝缘层的位置的部分变窄的步骤产生了接触隧道绝缘层的扩展的第一阻挡绝缘区。
在一些实施例中，去除牺牲层以在绝缘层之间形成暴露出第一阻挡绝缘区的凹陷的步骤包括：在分层结构中形成与所述孔间隔开并且暴露出牺牲层和衬底的沟槽；以及选择性地去除暴露的牺牲层，以形成暴露出第一阻挡绝缘区的凹陷。
在其它实施例中，第二阻挡绝缘区的介电常数可比第一阻挡绝缘区的介电常数更高。
附图说明
通过以下结合附图进行的简单描述将更加清楚地理解示例实施例。附图表示如本文所述的非限制性示例实施例。
图1是示出根据本发明构思的示例实施例的半导体器件的框图。
图2是示出图1的存储器单元阵列的示例的框图。
图3是示意性地示出根据本发明构思的示例实施例的图2的存储器块的单元阵列的电路图。
图4是示出根据本发明构思的示例实施例的半导体器件的平面图。
图5A是沿着图4的线I-I'截取的剖视图，示出了根据本发明构思的示例实施例的半导体器件。
图5B是示出图5A的部分“A”的放大图，并且图5C和图5D是示出的图5B的部分“B”放大图。
图6A、图7A和图9A至图14A是沿着图4的线I-I'截取的剖视图，示出了根据本发明构思的示例实施例的制造半导体器件的方法。
图6B、图7B和图9B至图14B是分别示出图6A、图7A和图9A至图14A的部分“A”的放大图。
图13C和图13D是示出图13B的部分“B”的放大图。
图8是示出第一初始绝缘层的厚度与竖直位置之间的关系的曲线图。
图15A是沿着图4的线I-I'截取的剖视图，示出了根据本发明构思的其它示例实施例的半导体器件。
图15B是示出图15A的部分“A”的放大图，并且图15C和图15D是示出图15B的部分“B”的放大图。
图16是示意性地示出根据本发明构思的其它示例实施例的图2的存储器块的单元阵列的电路图。
图17A是示出根据本发明构思的另一些示例实施例的半导体器件的剖视图。
图17B是示出图17A的部分“A”的放大图，并且图17C和图17D是示出图17B的部分“B”的放大图。
图18A至图23A是示出根据本发明构思的又一些示例实施例的半导体器件的剖视图。
图18B至图23B分别是示出图18A至图23A的部分“A”的放大图。
图22C和图22D是示出图22B的部分“B”的放大图。
图24是示出包括根据本发明构思的示例实施例的半导体器件的电子***的示例的示意性框图。
图25是示出包括根据本发明构思的示例实施例的半导体器件的存储卡的示例的示意性框图。
图26是示出包括根据本发明构思的示例实施例的半导体器件的信息处理***的示例的示意性框图。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及补充下面提供的书面说明。然而，这些附图不一定按照比例，并且可不准确反映任何给出的实施例的准确结构或性能特征，并且不应被解释为局限或限制通过示例实施例包含的值或特性的范围。例如，为了清楚，可缩小或夸大分子、层、区和/或结构性元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
现在，将参照其中示出了示例实施例的附图更完全地描述本发明构思的示例实施例。然而，本发明构思的示例实施例可按照许多不同形式实现，并且不应理解为限于本文阐述的实施例；相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把示例实施例构思完全传递给本领域普通技术人员。在附图中，为了清楚起见，可夸大层和区的厚度。附图中的相同的附图标记指示相同的元件，因此，将省略其重复描述。
应该理解，当一个元件被称作“连接至”或“结合至”另一元件时，所述一个可直接连接至或结合至所述另一元件，或者可存在中间元件。相反，当一个元件被称作“直接连接”或“直接结合”至另一元件时，则不存在中间元件。相同的附图标记始终指代相同的元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”对“直接邻近”、“在……上”对“直接在……上”等)。
应该理解，虽然本文中可使用术语例如“第一”、“第二”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离示例实施例的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，当术语“包括”、“包括……的”、“包含”和/或“包含……的”用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
本文参照作为理想示例实施例(和中间结构)的示意图的剖视图描述本发明构思的示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，本发明构思的示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例实施例的范围。
如通过本发明的实体应该理解，根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可在不一定正交的两个不同的方向上复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括按照阵列和/或基于微电子器件的功能性的二维图案布置的多个器件。
根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。而且，根据本文所述的各个实施例的微电子器件可在可与所述两个不同方向正交的第三方向上复制，以提供三维集成电路。
因此，本文所示的剖视图可对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中在三个不同方向上延伸的多个器件提供支持。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
图1是示出根据本发明构思的示例实施例的半导体器件的框图。半导体器件可包括存储器单元阵列10、地址解码器20、读/写电路30、数据输入/输出电路40和控制逻辑50。
存储器单元阵列10可经多条字线WL连接至地址解码器20，并且可经多条位线BL连接至读/写电路30。存储器单元阵列10可包括多个存储器单元。存储器单元阵列10可构造为在各个单元中存储一个或多个比特。
地址解码器20可经字线WL连接至存储器单元阵列10。地址解码器20根据控制逻辑50的控制操作。地址解码器20可接收地址ADDR。地址解码器20解码接收到的地址ADDR中的行地址，以从字线WL中选择对应的字线。地址解码器20还解码地址ADDR中的列地址，并且将解码的列地址传递至读/写电路30。地址解码器20可包括诸如行解码器、列解码器和地址缓冲器的各种组件。
读/写电路30可经位线BL连接至存储器单元阵列10，并且经数据线DL连接至数据输入/输出电路40。读/写电路30可在控制逻辑50的控制下操作。读/写电路30从地址解码器20接收解码的列地址。读/写电路30利用解码的列地址选择位线BL。例如，读/写电路30从数据输入/输出电路40接收数据，并且将接收到的数据写入存储器单元阵列10中。读/写电路30从存储器单元阵列10读数据，并且将读取的数据传递至数据输入/输出电路40。读/写电路30从存储器单元阵列10的第一存储区读数据，并且将读取的数据写入存储器单元阵列10的第二存储区中。例如，读/写电路30可执行复制-备份操作。
读/写电路30可包括具有页缓冲器(或页寄存器)和列选择电路的元件。作为另一示例，读/写电路30可包括具有读出放大器、写驱动器和列选择电路的元件。
数据输入/输出电路40可经数据线DL连接至读/写电路30。数据输入/输出电路40根据控制逻辑50的控制操作。数据输入/输出电路40与外部交换数据DATA。数据输入/输出电路40将数据DATA经数据线DL传递至读/写电路30。数据输入/输出电路40将从读/写电路30经数据线DL传递的数据DATA输出至外部。例如，数据输入/输出电路40可包括诸如数据缓冲器的元件。
控制逻辑50可连接至地址解码器20、读/写电路30和数据输入/输出电路40。控制逻辑50控制3D半导体器件的操作。控制逻辑50可响应于从外部传递的控制信号CTRL操作。
图2是示出图1的存储器单元阵列的示例的框图。参照图2，存储器单元阵列10可包括多个存储器块BLK1至BLKn。存储器块BLK1至BLKn中的每一个可具有三维(3D)或“竖直”结构。例如，存储器块BLK1至BLKn中的每一个可包括在第一方向D1、第二方向D2和第三方向D3上延伸的结构。例如，存储器块BLK1至BLKn中的每一个可包括沿着第三方向D3延伸的多个单元串。
图3是示意性地示出根据本发明构思的示例实施例的图2的存储器块的单元阵列的电路图。半导体器件可包括公共源极线CSL、位线BL和设置在公共源极线CSL与位线BL之间的多个单元串CSTR。多组单元串CSTR可并联至对应的位线BL。
单元串CSTR中的每一个可包括结合至公共源极线CSL的地选择晶体管GST、结合至位线BL中的每一条的串选择晶体管SST和介于选择晶体管GST与SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可串联。地选择线GSL、多条字线WL1-WLn和串选择线SSL可分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。
图4是示出根据本发明构思的示例实施例的半导体器件的平面图。图5A是沿着图4的线I-I'截取的剖视图，图5B是示出图5A的部分“A”的放大图，并且图5C和图5D是示出图5B的部分“B”的放大图。
参照图4和图5A至图5D，堆叠件GS可设置在衬底100上。衬底100可为具有第一导电类型(例如，p型)的半导体衬底。半导体衬底100可包括单晶硅层、绝缘体上硅(SOI)晶圆、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成绝缘层在上的多晶硅层中的至少一个。
堆叠件GS可包括竖直地堆叠在衬底100上的绝缘图案115和栅极图案GP，各个栅极图案GP介于邻近的绝缘图案115之间。例如，绝缘图案115可包括二氧化硅层。栅极图案GP可包括掺杂的硅、金属(例如，钨)、金属氮化物和金属硅化物中的至少一个。当在平面图中看时，堆叠件GS可具有直线形状，并且沿着第一方向D1平行地延伸。在示例实施例中，多个间隔开的堆叠件GS可设为在与第一方向D1交叉(例如，垂直于第一方向D1)的第二方向D2上彼此间隔开。此外，下部绝缘层105可设置在衬底100与堆叠件GS之间。例如，下部绝缘层105可包括二氧化硅层。下部绝缘层105可比设置在其上的绝缘图案115更薄。
在示例实施例中，可将栅极图案GP中的至少一个(例如，最下面的一个和最上面的一个)用作参照图1描述的地选择晶体管GST和串选择晶体管SST的栅电极。例如，在3D NAND闪速存储器装置中，最上面的栅极图案可用作控制位线BL与有源柱130之间的电连接的串选择晶体管的栅电极，并且最下面的栅极图案可用作控制形成在衬底100中的公共源极区142与有源柱130之间的电连接的地选择晶体管的栅电极。
堆叠件GS可具有穿过栅极图案GP到达衬底100的多个竖直孔116。在示例实施例中，当在平面图中看时，竖直孔116可沿着第一方向D1按照z字形排列方式排列。然而，竖直孔116的排列方式可不限于此，并且可不同地修改。
各个有源柱130可布置在各个竖直孔116中。有源柱130可穿过栅极图案GP并接触衬底100。在示例实施例中，有源柱130可包括半导体材料。各个导电焊盘139可设置在有源柱130上。例如，导电焊盘139可包括掺杂的半导体区和/或其它类型的导电性材料。有源柱130可包括用于MOS晶体管串的沟道区。
在示例实施例中，有源柱130可具有带有封闭的下端的管状形状。例如，有源柱130可包括设置在竖直孔116的侧壁上的第一半导体图案132和设置在第一半导体图案132的侧壁上的第二半导体图案134。第一半导体图案132可具有带有敞开的上端和下端的管状形状。第一半导体图案132可与衬底100间隔开。第二半导体图案134可具有带有封闭的下端和敞开的上端的管状形状。第二半导体图案134可与第一半导体图案132的内侧壁和衬底100的顶表面接触。因此，第二半导体图案134的内侧壁可限定空间135。
在示例实施例中，第一半导体图案132和第二半导体图案134中的每一个可包括多晶硅、单晶硅和非晶硅中的至少一个。第一半导体图案132和第二半导体图案134可为未掺杂的状态或可掺杂为具有与衬底100的导电类型相同的导电类型。
有源柱130的内侧壁的剖面轮廓可与电荷存储层CL的内侧壁的剖面轮廓相似，将在下面更详细地描述这一点。换句话说，有源柱130的内侧壁(即，内部空间135的侧壁)可包括弯曲部分。因此，内部空间135可包括具有至少两个不同的直径的多个部分。作为一个示例，内部空间135可包括：第一部分，其位于与电荷存储层CL的第一区CR1的水平相同的水平，以具有第一直径d1；以及第二部分，其位于与电荷存储层CL的第二区CR2的水平相同的水平，以具有比第一直径d1更大的第二直径d2。内部空间135可填充有绝缘间隙填充图案137。例如，绝缘间隙填充图案137可包括二氧化硅层。由于内部空间135形成为具有包括弯曲部分的侧壁，因此填充内部空间135的绝缘间隙填充图案137也可包括具有至少两个不同的直径的多个部分。例如，绝缘间隙填充图案137可在与电荷存储层CL的第一区CR1的水平相同的水平具有等于第一直径d1的第一宽度，并且在与电荷存储层CL的第二区CR2的水平相同的水平具有等于第二直径d2的第二宽度。
数据存储元件S可设置在堆叠件GS与有源柱130之间。数据存储元件S可包括邻近堆叠件GS的阻挡绝缘区BCL、邻近有源柱130的隧道绝缘层TL和介于它们之间的电荷存储层CL。数据存储元件S可称作数据存储层。
在示例实施例中，阻挡绝缘区BCL可包括第一阻挡绝缘区BCL1和第二阻挡绝缘区BCL2。作为示例，第一阻挡绝缘区BCL1可为二氧化硅区，第二阻挡绝缘区BCL2可为高k介电区(例如，氧化铝层和/或氧化铪层)。
详细地说，第一阻挡绝缘区BCL1可为布置在栅极图案GP与电荷存储层CL之间的隔离图案。第一阻挡绝缘区BCL1可包括：第一部分P1，其位于在竖直方向上彼此邻近的绝缘图案115之间；以及第二部分P2，其从第一部分P1水平地延伸至竖直孔116中。换句话说，第一阻挡绝缘区BCL1可在竖直孔116的侧壁上隔离。例如，当在竖直剖面中看时，第一阻挡绝缘区BCL1可与一个对应的栅极图案GP重叠，并且可局部地设置在竖直邻近的各对绝缘图案115之间。第二部分P2可具有部分P2a，部分P2a和与其邻近的绝缘图案115重叠。因此，第二部分P2的竖直延伸程度可大于邻近的各对绝缘图案115之间的竖直距离。
第二阻挡绝缘区BCL2可设置在一对对应的栅极图案GP与第一阻挡绝缘区BCL1之间。第二阻挡绝缘区BCL2可在栅极图案GP和与其邻近的绝缘图案115之间延伸，以覆盖栅极图案GP的顶表面和底表面。
电荷存储层CL可为电荷俘获层或者具有导电性纳米粒子的绝缘层。更具体地说，例如，电荷存储层CL可包括氮化硅层、氧氮化硅层、富硅氮化物层和纳米晶硅层中的至少一个。电荷存储层CL可布置在设有第一阻挡绝缘区BCL1的竖直孔116的侧壁上。换句话说，电荷存储层CL可覆盖突出至竖直孔116中的第一阻挡绝缘区BCL1的内侧壁，并且在竖直方向上沿着竖直孔116的侧壁延伸。因此，在竖直剖面中，电荷存储层CL可具有相对于衬底100竖直但部分弯曲的轮廓。
详细地说，电荷存储层CL可包括介于栅极图案GP与有源柱130之间的第一区CR1、介于绝缘图案115与有源柱130之间的第二区CR2和将第一区CR1连接至第二区CR2的第三区CR3。第一区CR1中的每一个可为具有第一厚度t1并且与第一阻挡绝缘区BCL1接触的电荷存储层CL的一部分，第二区CR2中的每一个可为具有第二厚度t2并且与绝缘图案115接触的电荷存储层CL的一部分。在示例实施例中，第一厚度t1可小于或实质上等于第二厚度t2。第一厚度t1和第二厚度t2可实质上是均匀的，但是本发明构思的示例实施例可不限于此。此外，第一区CR1可从第二区CR2水平地突出。换句话说，电荷存储层CL的第一区CR1可朝着有源柱130凹进。
可将第三区CR3定义为位于邻近第一阻挡绝缘区BCL1的重叠部分P2a并且其厚度小于第一区CR1和第二区CR2的厚度的一部分。在示例实施例中，如图5C所示，第三区CR3可包括比第一区CR1更薄的一部分CR3a(即，t3＜t1)。换句话说，第三区CR3的至少一部分可具有比第一区CR1的第一厚度t1更小的第三厚度t3。第三区CR3的这样的一部分可与第一阻挡绝缘区BCL1的重叠部分P2a接触。总的来说，电荷存储层CL可具有：内侧壁CR3s，其位于邻近第一阻挡绝缘区BCL1的重叠部分P2a并且具有弯曲轮廓；以及薄化部分CR3a，其位于邻近第一阻挡绝缘区BCL1的重叠部分P2a。在其它示例实施例中，如图5D所示，第一阻挡绝缘区BCL1的重叠部分P2a可穿过第三区CR3，并且可接触隧道绝缘层TL。
隧道绝缘层TL可由至少一个绝缘层形成，并且其带隙可大于电荷存储层CL的带隙。作为示例，隧道绝缘层TL可为二氧化硅层。隧道绝缘层TL可设置在电荷存储层CL的侧壁上，并且可具有与电荷存储层CL的剖面轮廓实质上相同的剖面轮廓。隧道绝缘层TL可与电荷存储层CL结合用作竖直绝缘图案124。如上所述，竖直绝缘图案124可大体上相对于衬底100垂直延伸，但是可包括多个弯曲部分。
在第一方向D1上延伸的隔离沟槽141可设置在邻近的各对堆叠件GS之间。公共源极区142可设置在通过隔离沟槽141暴露的衬底100的一部分中。公共源极区142可在衬底100中与第一方向D1平行地延伸。公共源极区142可具有与第一导电类型不同的第二导电类型(例如，n型)。在隔离沟槽141中，器件隔离图案145可设置在公共源极区142上。例如，器件隔离图案145可包括二氧化硅层。
公共接触层(未示出)可设置在器件隔离图案145与公共源极区142之间。例如，公共接触层可包括诸如金属硅化物层的金属-半导体化合物层。绝缘间隔件143可设置在堆叠件GS的侧壁上，在堆叠件GS的侧壁与器件隔离图案145之间。绝缘间隔件143可包括二氧化硅层、氧氮化硅层、氮化硅层和氧化铝层中的至少一个。
带状插塞140可穿过由器件隔离图案145限定的孔，并且电连接至公共源极区142。带状插塞140可沿着第一方向D1间隔开。势垒层148可设置在带状插塞140与器件隔离图案145之间。带状插塞140可包括金属(例如，钨、铜和/或铝)层。势垒层148可包括导电性金属氮化物(例如，氮化钛和/或氮化钽)层。公共接触层(未示出)可设置在带状插塞140与公共源极区142之间。
带状线160可设置在器件隔离图案145上，并且可与第一方向D1平行地延伸。带状线160可通过第一接触件162电连接至带状插塞140。带状线160和第一接触件162可包括金属(例如，钨、铜和/或铝)、导电性金属氮化物(例如，氮化钛和/或氮化钽)和过渡金属(例如，钛和/或钽)中的至少一个。
位线BL可设置在带状线160上方，并且可沿着第二方向D2平行地延伸。位线BL可通过第二接触件164电连接至有源柱130。位线BL和第二接触件164可包括金属(例如，钨、铜、铝)、导电性金属氮化物(例如，氮化钛和/或氮化钽)和过渡金属(例如，钛和/或钽)中的至少一个。
公共源极线CSL可布置在带状线160上，并且可沿着第二方向D2延伸。公共源极线CSL可通过第三接触件166电连接至带状线160。公共源极线CSL和第三接触件166可包括金属(例如，钨、铜和/或铝)、导电性金属氮化物(例如，氮化钛和/或氮化钽)和过渡金属(例如，钛和/或钽)中的至少一个。
根据本发明构思的示例实施例，电荷存储层可穿过竖直地堆叠在衬底上的栅极图案，并且具有弯曲轮廓或卷绕轮廓。此外，电荷存储层可包括在栅极图案之间的厚度减小的部分。这样，可减少在电荷存储层中俘获的电荷的竖直分散。这样可改进竖直型FLASH存储器装置的电荷保持特性。结果，竖直型FLASH存储器装置可具有改进的可靠性。
下文中，将描述根据本发明构思的示例实施例的制造半导体器件的方法。图6A、图7A和图9A至图14A是沿着图4的线I-I'截取的剖视图，示出了根据本发明构思的示例实施例的制造半导体器件的方法。图6B、图7B和图9B至图14B是分别示出图6A、图7A和图9A至图14A的部分“A”的放大图。图13C和图13D是示出图13B的部分“B”的放大图。图8是示出第一初始绝缘层的厚度与竖直位置之间的关系的曲线图。
参照图6A和图6B，牺牲层112和绝缘层114可以交替地堆叠在衬底100上，以形成分层结构110。衬底100可为具有第一导电类型(例如，p型)的半导体衬底。半导体衬底可包括单晶硅层、绝缘体上硅(SOI)晶圆、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一个。
牺牲层112可包括相对于绝缘层114具有高蚀刻选择性的材料。在示例实施例中，可按照以下方式选择用于牺牲层112和绝缘层114的材料：蚀刻所述材料，以在利用化学溶液的湿法蚀刻工艺中具有高蚀刻选择性，并且在利用蚀刻气体的干法蚀刻工艺中具有低蚀刻选择性。在示例实施例中，各牺牲层112可具有实质上相同的厚度。然而，在其它示例实施例中，各牺牲层112中的最上面的一个和最下面的一个可比其它牺牲层更厚。各绝缘层114可具有实质上相同的厚度，但是在其它示例实施例中，各绝缘层114中的至少一个(例如，最上面的一个)的厚度可与其它绝缘层的厚度不同。例如，可利用化学气相沉积(CVD)工艺形成牺牲层112和绝缘层114。
在示例实施例中，可由针对特定蚀刻剂具有不同的蚀刻速率的绝缘材料形成牺牲层112和绝缘层114。例如，牺牲层112可包括硅层、碳化硅层、氧氮化硅层和氮化硅层中的至少一个。绝缘层114可为硅层、二氧化硅层、碳化硅层、氧氮化硅层和氮化硅层中的至少一个，但是其可由选为与牺牲层112不同的材料形成。例如，牺牲层112可由氮化硅层形成，并且绝缘层114可由二氧化硅层形成。在其它示例实施例中，牺牲层112可由硅层形成，并且绝缘层114可由二氧化硅层形成。
此外，下部绝缘层105可形成在衬底100与分层结构110之间。例如，下部绝缘层105可包括可通过热氧化工艺和/或沉积工艺形成的二氧化硅层。下部绝缘层105可比牺牲层112和绝缘层114更薄。
参照图7A和图7B，可形成穿过分层结构110并暴露出衬底100的竖直孔116。在示例实施例中，竖直孔116的形成可包括：在分层结构110上形成掩模图案(未示出)；以及利用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺。各向异性蚀刻工艺可包括过度蚀刻(例如，使衬底100的顶表面部分地凹进)，因此，在竖直孔116下方的那部分衬底100可凹进特定深度。
当在平面图中看时，竖直孔116可以二维方式排列在衬底100上。例如，如图4所示，竖直孔116可沿着第一方向D1按照z字形排列方式排列。但是本发明构思的示例实施例可不限于此。
然后，可在具有竖直孔116的得到的结构上执行第一氧化工艺。在示例实施例中，第一氧化工艺可为自由基氧化工艺。例如，可利用氢(H2)和氧(O2)的混合气体作为源气在750℃至950℃的温度和5托至20托的压强下执行第一氧化工艺。第一蚀刻工艺的结果是，可将通过竖直孔116暴露的牺牲层112氧化，以形成第一初始阻挡绝缘区121。例如，第一初始阻挡绝缘区121可为二氧化硅层。
第一初始阻挡绝缘区121可仅局部形成在通过竖直孔116暴露出的牺牲层112的表面上。如上所述，在绝缘层114由二氧化硅层形成并且牺牲层112由与二氧化硅层不同的材料(例如，氮化硅和/或硅)形成的情况下，可执行第一氧化工艺以仅在牺牲层112的暴露的表面上形成氧化层。在示例实施例中，第一初始阻挡绝缘区121可具有突出至竖直孔116中的内侧壁。
在示例实施例中，第一初始阻挡绝缘区121的厚度tc可在至的范围内。在示例实施例中，由于利用上述工艺条件通过自由基氧化工艺形成第一初始阻挡绝缘区121，因此第一初始阻挡绝缘区可具有独立于其竖直位置的均匀的厚度。换句话说，可减小第一初始阻挡绝缘区121的分别形成在位于分层结构110的最高和最低水平的牺牲层112上的竖直分离的两个部分之间的厚度差。如图8所示，在第一初始阻挡绝缘区按照上述方式形成的器件中，第一初始阻挡绝缘区中的最上面的一个与最下面的一个之间的厚度差为约(850℃的温度)或者(950℃的温度)。由于测量存在误差，因此这表示根据本发明构思的示例实施例的第一初始阻挡绝缘区可形成为具有优秀的厚度均匀性。
在竖直剖面中观看时，第一初始阻挡绝缘区121可包括邻近绝缘层114的相对的端部121e和相对的端部121e之间的中心部分121c。第一初始阻挡绝缘区121的相对的端部121e可具有圆形。因此，第一初始阻挡绝缘区121的相对的端部121e的厚度可小于中心部分121c的厚度。第一初始阻挡绝缘区121的厚度tc可对应于第一初始阻挡绝缘区121的中心部分121c的厚度。
虽然未示出，但是第一氧化工艺的结果是，可将通过竖直孔116暴露出的衬底100的顶表面部分氧化。可利用例如清洁工艺去除形成在衬底100上的这种氧化层。
参照图9A和图9B，竖直绝缘层123和第一半导体层131可按次序形成在设有第一初始阻挡绝缘区121的竖直孔116中。在当前实施例中，竖直绝缘层123可包括电荷存储层CL和隧道绝缘层TL。
详细地说，电荷存储层CL可与设有第一初始阻挡绝缘区121的竖直孔116的侧壁一致。换句话说，电荷存储层CL可覆盖绝缘层114的侧壁和在绝缘层114之间突出的第一初始阻挡绝缘区121的内侧壁，并且具有实质上均匀的厚度。因此，电荷存储层CL可具有弯曲轮廓或卷绕轮廓。换句话说，电荷存储层CL可包括位于邻近第一初始阻挡绝缘区121的相对的端部121e并且具有圆形侧壁的至少一部分。此外，电荷存储层CL可包括位于邻近第一初始阻挡绝缘区121的中心部分121c并且离开牺牲层112突出的一部分。另外，电荷存储层CL可延伸以覆盖分层结构110的顶表面和通过竖直孔116暴露的衬底100的顶表面。在示例实施例中，可通过化学气相沉积(CVD)方法或者原子层沉积(ALD)方法形成电荷存储层CL。电荷存储层CL可为电荷俘获层或者具有导电性纳米粒子的绝缘层。例如，电荷俘获层可为氮化硅层。
隧道绝缘层TL可共形地形成在电荷存储层CL上。隧道绝缘层TL可具有与电荷存储层CL的截面轮廓实质上相同的截面轮廓。隧道绝缘层TL可由带隙大于电荷存储层CL的带隙的各种绝缘层中的至少一个形成。例如，隧道绝缘层TL可为二氧化硅层。在示例实施例中，可通过CVD方法或ALD方法形成隧道绝缘层TL。
第一半导体层131可共形地形成在隧道绝缘层TL上。在示例实施例中，第一半导体层131可为可通过CVD方法或ALD方法形成的半导体材料(例如，多晶硅层、单晶硅层和/或非晶硅层)。可替换地，第一半导体层131可为有机半导体层和碳纳米结构中的一种。
竖直绝缘层123和第一半导体层131的沉积厚度之和可小于竖直孔116中的每一个的宽度的一半。换句话说，竖直孔116可不完全填充有竖直绝缘层123和第一半导体层131。
参照图10A和图10B，可从竖直孔116的底表面去除第一半导体层131和竖直绝缘层123，以暴露出衬底100的顶表面。因此，第一半导体图案132和竖直绝缘图案124可形成在竖直孔116的内侧表面上。换句话说，竖直绝缘图案124和第一半导体图案132的形状可类似具有敞开的端部的管。此外，可按照各向异性和过度蚀刻的方式蚀刻第一半导体层131和竖直绝缘层123，因此，通过第一半导体图案132暴露的衬底100的顶表面可部分地凹进。
在各向异性蚀刻工艺期间，可不蚀刻位于第一半导体图案132下方的竖直绝缘层123的那部分，并且在这种情况下，竖直绝缘图案124可具有介于第一半导体图案132的底表面与衬底100的顶表面之间的底部部分。
此外，在第一半导体层131和竖直绝缘层123上的各向异性蚀刻的结果是，可暴露出分层结构110的顶表面。因此，竖直绝缘图案124和第一半导体图案132中的每一个可局部地形成在对应的一个竖直孔116中。
参照图11A和图11B，第二半导体图案134和绝缘间隙填充图案137可按次序形成在设有竖直绝缘图案124和第一半导体图案132的竖直孔116中。
在示例实施例中，可通过以下步骤形成第二半导体图案134和绝缘间隙填充图案137：在设有竖直绝缘图案124和第一半导体图案132的竖直孔116中按次序形成第二半导体层和绝缘间隙填充层；以及将它们平面化以暴露出分层结构110的顶表面。
可由可利用原子层沉积(ALD)技术和化学气相沉积(CVD)技术之一形成的半导体材料(例如，多晶硅、单晶硅和/或非晶硅)形成第二半导体层。在示例实施例中，第二半导体层可共形地形成，以不完全填充竖直孔116。第二半导体层的内侧表面可限定内部空间135。在其它示例实施例中，与图中所示的不同，第二半导体图案134可完全填充竖直孔116。第一半导体图案132和第二半导体图案134可构成有源柱130。
绝缘间隙填充图案137可填充有源柱130的内部空间135。绝缘间隙填充图案137可通过旋涂玻璃(SOG)工艺形成，并且可为绝缘材料和二氧化硅层之一。
然后，导电焊盘139可连接至第一半导体图案132和第二半导体图案134。在示例实施例中，可通过以下步骤形成导电焊盘139：使第一半导体图案132和第二半导体图案134的顶部部分凹进；以及用导电性材料填充凹进部分。可替换地，导电焊盘139的形成可包括：用杂质掺杂其下方的第一半导体图案132和第二半导体图案134，以具有与其不同的导电类型。在这种情况下，导电焊盘139可与其下方的第一半导体图案132和第二半导体图案134的一些部分结合构成二极管。
参照图12A和图12B，可对分层结构110图案化以形成暴露出衬底100的隔离沟槽141。
在示例实施例中，分层结构110的图案化可包括：在分层结构110上形成掩模图案(未示出)；以及按次序蚀刻下部绝缘层105、牺牲层112和用作蚀刻掩模的绝缘层114。如图4所示，隔离沟槽141可成形为类似于平行于第一方向D1延伸的线或矩形。可按照过度蚀刻方式形成隔离沟槽141，因此，通过隔离沟槽141暴露的衬底100的顶表面可凹进特定深度。
形成隔离沟槽141的结果是，初始堆叠件110a可包括牺牲层112和绝缘层114的图案化的结构。绝缘图案115可指绝缘层114的图案化的结构。当在平面图中看时，初始堆叠件110a可具有平行于隔离沟槽141或第一方向D1延伸的线形。隔离沟槽141可暴露出绝缘图案115的侧壁和牺牲层112的图案化的结构的侧壁。
参照图13A和图13B，可去除通过隔离沟槽141暴露的牺牲层112，以在绝缘图案115之间形成凹陷118。
可通过选择性地去除绝缘图案115之间的牺牲层112形成凹陷118。凹陷118可从隔离沟槽141在绝缘图案115之间水平地延伸，并且暴露出第一初始阻挡绝缘区121的外侧壁。换句话说，可通过竖直邻近的一对绝缘图案115和第一初始阻挡绝缘区121的外侧壁限定每一个凹陷118。在示例实施例中，在牺牲层112包括氮化硅层的情况下，可利用含有磷酸的蚀刻溶液去除牺牲层112。
可在具有凹陷118的所得结构上执行第二氧化工艺。可按照与第一氧化工艺基本相同的方式执行第二氧化工艺。换句话说，第二氧化工艺可为利用氢(H2)和氧(O2)的混合气体的自由基氧化工艺。可在750℃至950℃的温度和5托至20托的压强下执行第二氧化工艺。第二氧化工艺的结果是，电荷存储层CL与第一初始阻挡绝缘区121接触的那部分可被氧化，以形成第二初始阻挡绝缘区125。例如，第二初始阻挡绝缘区125可包括二氧化硅层。作为一个示例，在第二氧化工艺期间产生的氧自由基可穿过第一初始阻挡绝缘区121并且随后可与电荷存储层CL的硅原子化学反应，以形成第二初始阻挡绝缘区125。
根据本发明构思的示例实施例，第一初始阻挡绝缘区121的相对的端部121e可形成为比其中心部分121c更薄。因此，与包括中心部分121c的另一路径相比，在第二氧化工艺期间产生的氧自由基通过包括第一初始阻挡绝缘区121的相对的端部121e的路径会更容易地渗透入电荷存储层CL中。结果是，第二初始阻挡绝缘区125在邻近第一初始阻挡绝缘区121的相对的端部121e可比在邻近中心部分121c另一区上更厚，如图13C所示。换句话说，第二初始阻挡绝缘区125的位于邻近第一初始阻挡绝缘区121的相对的端部121e的相对的端部125e可形成为比第二初始阻挡绝缘区125的位于邻近第一初始阻挡绝缘区121的中心部分121c的中心部分125c更厚。结果是，电荷存储层CL的位于邻近第二初始阻挡绝缘区125的相对的端部125e的那部分的厚度可小于电荷存储层CL的位于邻近第二初始阻挡绝缘区125的中心部分125c的其它部分的厚度。换句话说，电荷存储层CL可包括位于邻近第二初始阻挡绝缘区125的相对的端部125e并且具有减小的厚度的至少一个部分。
虽然未示出，第二初始阻挡绝缘区125的中心部分125c的厚度可基本为零。换句话说，第二初始阻挡绝缘区125可仅具有相对的端部125e。这是因为穿过第一初始阻挡绝缘区121的中心部分121c的氧自由基的数量太少，从而不能在第一初始阻挡绝缘区121的中心部分121c与电荷存储层CL之间的区中导致氧化反应。可通过控制第一初始阻挡绝缘区121的厚度形成第二初始阻挡绝缘区125(例如，通过按照中心部分121c的厚度比相对的端部121e的厚度相对更大的方式形成第一初始阻挡绝缘区121)和/或通过控制第二氧化工艺中的工艺条件(例如，通过减少第二氧化工艺中的处理时间)形成第二初始阻挡绝缘区125。在这种情况下，除邻近第二初始阻挡绝缘区125的相对的端部125e的部分以外，电荷存储层CL可具有实质上均匀的厚度。
在其它示例实施例中，如图13D所示，可按照相对的端部125e穿过电荷存储层CL以与隧道绝缘层TL接触的方式形成第二初始阻挡绝缘区125。可通过控制第一初始阻挡绝缘区121的厚度和/或第二氧化工艺中的工艺条件来实现第二初始阻挡绝缘区125的这种结构。
第一初始阻挡绝缘区121和第二初始阻挡绝缘区125可用作第一阻挡绝缘区BCL1。参照图5A至图5D描述的第一阻挡绝缘区BCL1的第一部分P1可包括第一初始阻挡绝缘区121的一部分。第一阻挡绝缘区BCL1的第二部分P2可包括第一初始阻挡绝缘区121的其它部分和第二初始阻挡绝缘区125。参照图5A至图5D描述的第一阻挡绝缘区BCL1的重叠部分P2a可包括第二初始阻挡绝缘区125的相对的端部125e。
虽然未示出，但是第二氧化工艺的结果是，通过隔离沟槽141暴露的衬底100的顶表面可被部分氧化。可通过后续工艺(例如，清洁工艺)去除形成在衬底100上的这种氧化层。
参照图14A和图14B，第二阻挡绝缘区BCL2可形成在通过凹陷118暴露的绝缘图案115和第一阻挡绝缘区BCL1上。在当前实施例中，第二阻挡绝缘区BCL2可包括介电常数高于二氧化硅层的介电常数的材料。例如，第二阻挡绝缘区BCL2可包括氧化铝层和/或氧化铪层。可通过ALD工艺形成第二阻挡绝缘区BCL2。第一阻挡绝缘区BCL1和第二阻挡绝缘区BCL2可用作阻挡绝缘区BCL。此外，阻挡绝缘区BCL、电荷存储层CL和隧道绝缘层TL可用作数据存储元件S或存储器层。
然后，通过经隔离沟槽141供应导电性材料，可在凹陷118中形成导电性层(未示出)。例如，导电性层可包括掺杂的多晶硅层、金属(例如，钨)层和金属氮化物层中的至少一个。例如，导电性层可包括金属氮化物层和其上的金属层。可通过ALD工艺形成导电性层。
可去除凹陷118以外(即，隔离沟槽141)的导电性层。因此，可在凹陷118中形成各个栅极图案GP。此外，从隔离沟槽141去除导电性层的结果是，可通过隔离沟槽141暴露衬底100。可通过用具有第二导电类型的杂质离子对衬底100的暴露的部分高度掺杂来形成公共源极区142。
返回参照图4A和图5A至图5D，可在隔离沟槽141的侧壁上形成绝缘间隔件143。可通过沉积和各向异性地蚀刻二氧化硅层或氮化硅层形成绝缘间隔件143。
器件隔离图案145可填充隔离沟槽141。器件隔离图案145可沿着隔离沟槽141延伸，或者平行于第一方向D1延伸。器件隔离图案145可包括二氧化硅层。器件隔离图案145可具有与各绝缘图案115中的最上面的一个绝缘层图案115共面的顶表面。
带状插塞140可形成在器件隔离图案145中。此外，势垒层148可形成在器件隔离图案145与带状插塞140之间。带状插塞140可包括金属(例如，钨、铜和/或铝)层。势垒层148可包括导电性金属氮化物(例如，氮化钛和/或氮化钽)层。带状插塞140可经公共接触层(未示出)电连接至公共源极区142。
第一接触件162可连接至带状插塞140。带状线160可形成在第一接触件162上并且连接至各第一接触件162。各条带状线160可沿着第一方向D1平行地延伸。带状线160可通过第一接触件162电连接至带状插塞140。带状线160和第一接触件162可包括选自金属(例如，钨、铜和/或铝)、导电性金属氮化物(例如，氮化钛和/或氮化钽)和过渡金属(例如，钛和/或钽)中的至少一个。
第二接触件164可形成在有源柱130上并且连接至有源柱130。位线BL可形成在第二接触件164上，以将各个第二接触件164彼此连接。位线BL可在第二方向D2上延伸。位线BL可通过第二接触件164电连接至有源柱130。位线BL和第二接触件164可包括金属(例如，钨、铜和/或铝)、导电性金属氮化物(例如，氮化钛和/或氮化钽)和过渡金属(例如，钛和/或钽)中的至少一个。
第三接触件166可形成在带状线160上，并且连接至带状线160。公共源极线CSL可形成在第三接触件166上，以将各个第三接触件166彼此连接。因此，公共源极线CSL可通过第三接触件166电连接至带状线160。公共源极线CSL和第三接触件166可包括金属(例如，钨、铜和铝)、导电性金属氮化物(例如，氮化钛和/或氮化钽)和过渡金属(例如，钛和/或钽)中的至少一个。
图15A是沿着图4的线I-I'截取的剖视图，以示出根据本发明构思的其它示例实施例的半导体器件。图15B是示出图15A的部分“A”的放大图，并且图15C和图15D是示出图15B的部分“B”的放大图。在下面的描述中，为了简明起见，可由相似或相同的附图标记指示先前描述的元件，而不用重复对其的重复描述。
参照图4和图15A至图15D，半导体器件还可包括穿过堆叠件GS的下部并且连接至衬底100的下部半导体图案136。下部半导体图案136可具有位于衬底100的顶表面下方的底表面，或者具有***衬底100中的底部部分。此外，下部半导体图案136的顶表面所在的水平可比各栅极图案GP中的最下面的一个栅极图案GP的顶表面的水平更高。
邻近下部半导体图案136的绝缘图案115可与下部半导体图案136的侧壁的一部分直接接触。第二阻挡绝缘区BCL2可介于各栅极图案GP的最下面的一个栅极图案GP与下部半导体图案136之间。栅极电介质层128可介于第二阻挡绝缘区BCL2与下部半导体图案136之间。例如，栅极电介质层128可包括二氧化硅层。
可由具有与衬底100的导电类型相同的导电类型的半导体材料形成下部半导体图案136。在示例实施例中，可通过选择性外延生长(SEG)工艺形成下部半导体图案136，其中通过竖直孔116暴露的衬底100用作种层。下部半导体图案136可为填充竖直孔116的下部的柱。在示例实施例中，可在形成第一初始阻挡绝缘区121(例如，参照图7A和图7B)之后形成下部半导体图案136。在这种情况下，形成在各牺牲层112中的最下面的一个牺牲层112的表面上的氧化层可用作栅极电介质层128。在其它示例实施例中，可在形成第一初始阻挡绝缘区121(例如，参照图7A和图7B)之前形成下部半导体图案136。
有源柱130可形成在下部半导体图案136上。有源柱130可通过下部半导体图案136电连接至衬底100。有源柱130的底表面所在水平可比下部半导体图案136的顶表面的水平更低，或者有源柱130可具有***下部半导体图案136中的底部部分。
除这些不同之外，该半导体器件可构造为具有与先前实施例的特征实质上相同的特征(例如，与绝缘间隙填充图案137和数据存储元件S相关的特征)，此外，可通过与先前实施例的方法相似的方法制造该半导体器件。
图16是示意性地示出根据本发明构思的其它示例实施例的图2的存储器块的单元阵列的电路图。
参照图16，根据当前实施例的半导体器件的单元阵列可包括公共源极线CSL、多条位线BL和公共源极线CSL与位线BL之间的单元串CSTR。
公共源极线CSL可为设置在衬底上的导电性层，并且位线BL可为设置在衬底上的导电性图案(例如，金属线)。
单元串CSTR可包括分别连接至各条位线BL的多个上串CSTR1和连接至公共源极线CSL的单个下串CSTR2。多个上串CSTR1可共同连接至单个下串CSTR2。上串CSTR1可通过至少一个开关装置SW共同连接至下串CSTR2。连接至上串CSTR1的至少一个开关装置SW可按照向其施加相同的电压的方式构造。
各个上串CSTR1中的每一个可包括连接至对应的一根位线BL的串选择晶体管SST和布置在串选择晶体管SST与开关装置SW之间的多个上存储器单元晶体管MCT1。串选择晶体管SST可与各上存储器单元晶体管MCT1串联。下串CSTR2可包括结合至公共源极线CSL的地选择晶体管GST和布置在地选择晶体管GST与开关装置SW之间的多个下存储器单元晶体管MCT2。地选择晶体管GST可与各下存储器单元晶体管MCT2串联。
布置在位线BL与开关装置SW之间的串选择线SSL和上字线WL1(0)至WL1(3)可分别用于串选择晶体管SST和各上存储器单元晶体管MCT1的栅电极。布置在公共源极线CSL与开关装置SW之间的地选择线GSL和下字线WL2(0)至WL2(3)可分别用于地选择晶体管GST和各下存储器单元晶体管MCT2的栅电极。上存储器单元晶体管MCT1和下存储器单元晶体管MCT2中的每一个可包括数据存储元件或存储器层。
连接至各条位线BL的多个上串CSTR1可共同连接至与公共源极线连接的单个下串CSTR2。因此，单个下串CSTR2的地选择晶体管GST可被包括分别结合至各条位线BL的串选择晶体管SST的各个上串CSTR1所共享。由于单个下串CSTR2的地选择晶体管GST被连接至各条位线且独立地操作的各个上串CSTR1所共享，因此可增大半导体器件的集成密度。
图17A是示出根据本发明构思的另一些示例实施例的半导体器件的剖视图。图17B是示出图17A的部分“A”的放大图，并且图17C和图17D是示出图17B的部分“B”的放大图。在下面的描述中，为了简明起见，可由相似或相同的附图标记指示先前描述的元件，而不用重复对其的重复描述。
参照图17A和图17B，根据当前实施例的半导体器件可包括衬底100上的位线BL、衬底100与位线BL之间的堆叠件GS、堆叠件GS与位线BL之间的公共源极线CSL和穿过堆叠件GS的多个有源柱130。有源柱130中的每一个可将对应的一根位线BL连接至公共源极线CSL。接触插塞PLG和焊盘PAD可设置在堆叠件GS与位线BL之间，以提供它们之间的电连接路径。下部绝缘层105可设置在衬底100与堆叠件GS之间。下部绝缘层105可包括二氧化硅层。
堆叠件GS可沿着第一方向D1(例如，平行于衬底)延伸。在示例实施例中，多个堆叠件GS可设为通过在第一方向D1上延伸的隔离沟槽141沿着第二方向D2(例如，与第一方向D1交叉或垂直于第一方向D1)彼此间隔开。堆叠件GS可包括绝缘图案115和绝缘图案115之间的栅极图案。栅极图案可包括掺杂的硅、金属(例如，钨)、金属氮化物和金属硅化物中的至少一个。绝缘图案115可包括二氧化硅层。下部绝缘层105的厚度可比绝缘图案115的厚度更小。
各栅极图案可按次序(例如，沿着竖直方向)形成在衬底100上。栅极图案可包括串选择线SSL、字线和地选择线GSL。串选择线SSL可布置在字线与位线BL之间。地选择线GSL可布置在字线与公共源极线CSL之间。各条字线可按次序形成在衬底100上。在当前实施例中，串选择线SSL和地选择线GSL都可设置在字线WL上。串选择线SSL可通过隔离沟槽141在第二方向D2上与地选择线GSL间隔开。字线可包括衬底100与串选择线SSL之间的上字线WL1，和衬底100与地选择线GSL之间的下字线WL2。上字线WL1可通过隔离沟槽141在第二方向D2上与下字线WL2间隔开。
器件隔离图案145可设置在串选择线SSL与地选择线GSL之间以及上字线WL1与下字线WL2之间。器件隔离图案145可具有直线形状，并且可沿着第一方向D1延伸。器件隔离图案145可填充隔离沟槽141，并且可包括例如二氧化硅层、氮化硅层和/或氧氮化硅层中的至少一个。
所述多个有源柱130可穿过堆叠件GS。当在平面图中看时，有源柱130可沿着第一方向D1排列。
有源柱130中的每一个可包括穿过堆叠件GS的竖直部分VP和设置在堆叠件GS下方以将各竖直部分VP彼此连接的水平部分HP。竖直部分VP可设置在穿过堆叠件GS的竖直孔116中。水平部分HP可设置在形成在衬底100的顶部部分中的水平凹槽R1中。各竖直部分VP中的一个可连接至公共源极线CSL，并且各竖直部分VP中的另一个可连接至对应的一条位线BL。水平部分HP可设置在衬底100与堆叠件GS之间，以将各竖直部分VP彼此连接。
详细地说，在各有源柱130中的每一个中，各竖直部分VP可包括穿过上字线WL1和串选择线SSL的第一竖直部分VP1和穿过下字线WL2和地选择线GSL的第二竖直部分VP2。第一竖直部分VP1可连接至对应的一条位线BL，并且第二竖直部分VP2可连接至公共源极线CSL。水平部分HP可从上字线WL1下方的区朝着下字线WL2下方的区延伸，从而将第一竖直部分VP1连接至第二竖直部分VP2。
有源柱130中的每一个可包括穿过堆叠件GS的半导体图案。在有源柱130中的每一个中，半导体图案的竖直部分VP可设为覆盖竖直孔116的内侧表面，并且半导体图案的水平部分HP可设为覆盖水平凹槽R1的内表面。半导体图案可包括半导体材料。例如，半导体图案可包括与在先前实施例中描述的第一半导体图案132和第二半导体图案134的材料相同的材料。
有源柱130中的每一个可具有管状形状，并且可具有限定在其中的内部空间135。有源柱130的内部空间135可填充有绝缘间隙填充图案137。绝缘间隙填充图案137可包括二氧化硅层。
数据存储元件S可设置在有源柱130与栅极图案之间。栅极绝缘层129可设置在有源柱130与衬底100之间。栅极绝缘层129可包括二氧化硅层。
在本发明构思的另一些示例实施例中，有源柱130、绝缘间隙填充图案137和数据存储元件S可具有与先前实施例中的特征相似的特征。例如，数据存储元件S可包括竖直绝缘图案124和阻挡绝缘区BCL。如上所述，竖直绝缘图案124可具有相对于衬底100的顶表面基本垂直但部分弯曲的形状。此外，在水平凹槽R1中，竖直绝缘图案124还可包括介于栅极绝缘层129与有源柱130之间以及堆叠件GS与有源柱130之间的部分。换句话说，竖直绝缘图案124可设置在连续地覆盖一对有源柱130的侧壁和水平凹槽R1的内表面的单个主体中。如图17C和图17D所示，数据存储元件可具有如上参照图5C和图5D所述的特征。鉴于图5C和图5D的先前描述，将不重复对这些特征的描述。
下面是根据本发明构思的又一些示例实施例的制造半导体器件的方法的示例。图18A至图23A是示出根据本发明构思的又一些示例实施例的半导体器件的剖视图。图18B至图23B分别是示出图18A至图23A的部分“A”的放大图。图22C和图22D是示出图22B的部分“B”的放大图。
参照图18A和图18B，可设置衬底100。衬底100可为具有第一导电类型(例如，p型)的半导体衬底。半导体衬底可包括单晶硅层、绝缘体上硅(SOI)晶圆、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一个。
可在衬底100中形成掩埋的牺牲图案111，随后，可在衬底100上形成分层结构110。掩埋的牺牲图案111可由相对于分层结构110具有蚀刻选择性的材料形成。例如，掩埋的牺牲图案111可包括氮化硅层、氧氮化硅层、锗层和/或硅锗层。掩埋的牺牲图案111可以二维方式排列，并且它们中的每一个可具有岛形结构。分层结构110可包括交替地堆叠在衬底100上的牺牲层112和绝缘层114。在形成分层结构110之前可形成下部绝缘层105。
参照图19A和图19B，可形成通过分层结构110的竖直孔116，并且部分地暴露出掩埋的牺牲图案111的顶表面。此外，可选择性地去除暴露的掩埋的牺牲图案111，以形成水平凹槽R1。可在每一个掩埋的牺牲图案111上形成一对竖直孔116。因此，水平凹槽R1和一对竖直孔116可连接，以形成具有“U”形截面的单个串孔，如图19A所示。
参照图20A和图20B，有源柱130可覆盖水平凹槽R1和竖直孔116的内表面。如图所示，有源柱130可形成为不完全填充水平凹槽R1和竖直孔116(即，限定内部空间135)。有源柱130的内部空间135可填充有绝缘间隙填充图案137。在形成有源柱130之前可形成第一初始阻挡绝缘区121和竖直绝缘图案124。另外，可在水平凹槽R1上形成栅极绝缘层129。当形成第一初始阻挡绝缘区121时，通过水平凹槽R1暴露的衬底100可被氧化，以形成栅极绝缘层129。竖直绝缘图案124可连续地覆盖一对有源柱130的侧壁和水平凹槽R1的内表面，并且具有单个主体结构。
可利用与参照图7A和图7B以及图9A至图10B描述的方法类似的方法形成有源柱130、绝缘间隙填充图案137、第一初始阻挡绝缘区121和竖直绝缘图案124。
参照图21A和图21B，可图案化分层结构110，以形成与水平凹槽R1交叉的隔离沟槽141。隔离沟槽141可形成在连接至对应的一个水平凹槽R1的一对竖直孔116之间。形成隔离沟槽141的结果是，可图案化牺牲层112和绝缘层114，以形成初始堆叠件110a。绝缘图案115可指绝缘层114的图案化的结构。
参照图22A至图22D，可选择性地去除通过隔离沟槽141暴露的牺牲层112，以形成凹陷118。
然后，可将电荷存储层CL部分氧化，以形成第二初始阻挡绝缘区125。可利用与参照图13A和图13B描述的方法类似的方法形成第二初始阻挡绝缘区125。结果，可形成包括第一初始阻挡绝缘区121和第二初始阻挡绝缘区125的第一阻挡绝缘区BCL1。
参照图23A和图23B，通过经隔离沟槽141供应导电性材料，可在凹陷118中形成导电性图案(未示出)。例如，导电性图案可包括掺杂的多晶硅层、金属层(例如，钨)和金属氮化物层中的至少一个。例如，导电性层可包括金属氮化物层和其上的金属层。在形成导电性图案之前可形成第二阻挡绝缘区BCL2。导电性图案中的最上面的一个可被图案化，以限定串选择线SSL。串选择线SSL可限定为与地选择线GSL横向间隔开。位于串选择线SSL和地选择线GSL下方的其它导电性图案可用作字线。隔离沟槽141可填充有器件隔离图案145。
返回参照图17A至图17D，焊盘PAD和公共源极线CSL可连接至有源柱130。然后，位线BL可连接至焊盘PAD。接触插塞PLG可设置在位线BL与焊盘PAD之间。
图24是示出包括根据本发明构思的示例实施例的半导体器件的电子***的示例的示意性框图。
参照图24，根据本发明构思的示例实施例的电子***1100可包括控制器1110、输入/输出(I/O)单元1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可对应于通过其传输电信号的路径。存储器装置1130可包括根据本发明构思的各示例实施例的半导体存储器装置中的至少一个。
控制器1110可包括微处理器、数字信号处理器、微控制器和构造为具有与它们的功能类似的功能的其它逻辑装置中的至少一个。I/O单元1120可包括键区、键盘和显示单元。存储器装置1130可存储数据和/或命令。接口单元1140可将电数据发送至通信网络，或者可从通信网络接收电数据。接口单元1140可按照无线方式或有线方式操作。例如，接口单元1140可包括用于无线通信的天线，或者用于有线和/或无线通信的收发器。虽然附图中未示出，但电子***1100还可包括快速DRAM装置和/或快速SRAM装置，用作用于改进控制器1110的操作的高速缓存。
电子***1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者电子产品。所述电子产品可按照无线方式接收或者发送信息数据。
图25是示出包括根据本发明构思的示例实施例的半导体器件的存储卡的示例的示意性框图。
参照图25，存储卡1200可包括存储器装置1210。存储器装置1210可包括根据本发明构思的上述实施例的半导体存储器装置中的至少一个。在其它实施例中，存储器装置1210还可包括与根据本发明构思的上述实施例的半导体存储器装置的类型不同的半导体存储器装置。例如，存储器装置1210还可包括动态随机存取存储器(DRAM)装置和/或静态随机存取存储器(SRAM)装置。存储卡1200可包括控制主机与存储器装置1210之间的数据通信的存储器控制器1220。
存储器控制器1220可包括控制存储卡1200的整体操作的处理单元1222。另外，存储器控制器1220可包括用作处理单元1222的操作存储器的SRAM装置1221。此外，存储器控制器1220还可包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可构造为包括存储卡1200与主机之间的数据通信协议。存储器接口单元1225可将存储器控制器1220连接至存储器装置1210。存储器控制器1220还可包括错误检查和校正(ECC)块1224。ECC块1224可检查和校正从存储器装置1210读出的数据的错误。存储卡1200还可包括存储代码数据以与主机联接的只读存储器(ROM)装置。存储卡1200可用作便携式数据存储卡。可替换地，可按照固态盘(SSD)而非计算机***的硬盘的形式设置存储卡1200。
图26是示出包括根据本发明构思的示例实施例的半导体器件的信息处理***的示例的示意性框图。
参照图26，信息处理***1300可设为移动装置、台式计算机或其一部分。存储器***1310可包括存储器装置1311和控制存储器装置1311的整体操作的存储器控制器1312。信息处理***1300可包括存储器***1310，其包括根据本发明构思的示例实施例的半导体存储器装置中的至少一个。信息处理***1300还包括可经***总线1360电连接至存储器***1310的调制解调器1320、中央处理单元(CPU)1330、RAM 1340和用户接口1350。通过CPU 1330处理的数据和/或从外部输入的数据可存储在存储器***1310中。存储器***1310可设为固态盘SSD，因此，信息处理***1300能够在存储器***1310中可靠地存储大量数据。存储器***1310的这种可靠性的增加使得信息处理***1300能够保存用于错误校正的资源并实现高速数据交换功能。虽然未示出，但是本领域技术人员应该清楚，例如，在根据本发明构思的示例实施例的信息处理***1300中还可包括应用芯片集、相机图像传感器、相机图像信号处理器(ISP)、输入/输出装置等。
根据本发明构思的示例实施例，电荷存储层可穿过竖直地堆叠在衬底上的栅极图案，并且具有弯曲轮廓或卷绕轮廓。此外，电荷存储层可包括这样的一部分，其厚度在与栅极图案竖直间隔开的区中减小。这样，可防止或抑制竖直型FLASH存储器装置遭受在电荷存储层中俘获的电荷的竖直分散。换句话说，可减少存储在电荷存储层中的电荷的损失，因此提高竖直型FLASH存储器装置的电荷保持特性。结果，竖直型FLASH存储器装置可具有提高的可靠性。
虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员之一应该理解，可在不脱离权利要求的精神和范围的情况下，可在其中作出形式和细节上的修改。

Claims (25)

1.一种半导体器件，包括：
堆叠件，其包括竖直地堆叠在衬底上的各绝缘图案和介于各绝缘图案之间的栅极图案；
有源柱，其穿过所述堆叠件，并且电连接至所述衬底；以及
电荷存储层，其介于所述堆叠件与所述有源柱之间，所述电荷存储层包括处于所述有源柱与各栅极图案之一之间的第一部分、处于所述有源柱与各绝缘图案之一之间的第二部分和将第一部分连接至第二部分并且厚度小于第一部分的厚度的第三部分。
2.根据权利要求1所述的半导体器件，其中，第一部分相对于第二部分朝向所述有源柱突出。
3.根据权利要求1所述的半导体器件，其中，第一部分比第二部分更薄。
4.根据权利要求1所述的半导体器件，其中，第一部分和第二部分具有实质上相同的厚度。
5.根据权利要求1所述的半导体器件，还包括：
第一阻挡绝缘区，其位于各个栅极图案与所述电荷存储层之间；以及
隧道绝缘层，其位于所述电荷存储层与所述有源柱之间。
6.根据权利要求5所述的半导体器件，其中，各第一阻挡绝缘区中的每一个包括位于竖直地邻近的绝缘图案之间的第一部分和从第一部分水平地延伸并且朝着有源柱突出的第二部分。
7.根据权利要求6所述的半导体器件，其中，所述第一绝缘区的第二部分中的每一个与邻近的绝缘图案重叠。
8.根据权利要求7所述的半导体器件，其中，所述第一绝缘区的第二部分接触所述隧道绝缘层。
9.根据权利要求5所述的半导体器件，还包括介于所述栅极图案与所述第一阻挡绝缘区之间的第二阻挡绝缘区，
其中，所述第二阻挡绝缘区包括介电常数高于所述第一阻挡绝缘区的介电常数的材料。
10.根据权利要求1所述的半导体器件，还包括所述有源柱的内部空间中的绝缘间隙填充图案。
11.根据权利要求1所述的半导体器件，还包括介于所述衬底与所述有源柱之间并且与所述衬底接触的下部半导体图案。
12.根据权利要求1所述的半导体器件，其中，所述有源柱是第一有源柱，并且所述半导体器件还包括穿过所述堆叠件并且与所述第一有源柱间隔开的第二有源柱，
其中，所述第一有源柱和所述第二有源柱在其底端电连接。
13.一种半导体器件，包括：
堆叠件，其包括竖直地堆叠在衬底上的各绝缘图案和介于各绝缘图案之间的栅极图案；
有源柱，其穿过所述堆叠件，并且电连接至所述衬底；以及
电荷存储层，其介于所述堆叠件与所述有源柱之间，并且具有介于所述栅极图案与所述有源柱之间的间隔开的突出部分。
14.根据权利要求13所述的半导体器件，其中，所述电荷存储层在突出部分的第一侧和第二侧上变薄。
15.根据权利要求14所述的半导体器件，还包括设置在各个栅极图案的侧壁上并且突出至所述有源柱中的阻挡绝缘区，并且
其中，所述电荷存储层的突出部分布置在所述阻挡绝缘区上。
16.一种半导体器件，包括：
堆叠件，其包括竖直地堆叠在衬底上的各绝缘图案和介于各绝缘图案之间的栅极图案；
有源柱，其穿过所述堆叠件，并且电连接至所述衬底；
第一阻挡绝缘区，其位于各栅极图案之一的侧壁上，并且朝着所述有源柱突出；
电荷存储层，其位于所述第一阻挡绝缘区上，并且延伸至与所述第一阻挡绝缘区邻近的第一绝缘图案和第二绝缘图案的侧壁上，所述电荷存储层具有靠近第一阻挡绝缘区接触第一绝缘图案的位置的第一部分和靠近第一阻挡绝缘区接触第二绝缘图案的位置的第二部分，所述第一部分和第二部分比所述电荷存储层的第一部分与第二部分之间的第三部分更薄；以及
隧道绝缘层，其介于所述电荷存储层与所述有源柱之间。
17.根据权利要求16所述的半导体器件，其中，所述第一阻挡绝缘区延伸至所述第一绝缘图案与所述第二绝缘图案之间的空间中。
18.根据权利要求17所述的半导体器件，还包括第二阻挡绝缘区，其介于所述栅极图案与所述第一阻挡绝缘区之间并且包括介电常数大于所述第一阻挡绝缘区的介电常数的材料。
19.根据权利要求16所述的半导体器件，其中，所述电荷存储层包括在所述有源柱与各栅极图案之一之间朝着所述有源柱突出的一部分。
20.根据权利要求16所述的半导体器件，其中，所述第一阻挡绝缘区在靠近所述第一阻挡绝缘区接触所述第一绝缘图案和所述第二绝缘图案的位置接触所述隧道绝缘层。
21.一种制造半导体器件的方法，包括步骤：
在衬底上交替地形成各绝缘层和各牺牲层，以形成分层结构；
形成穿过所述分层结构的孔，以暴露出所述衬底；
氧化所述牺牲层的通过所述孔暴露的部分，以形成第一阻挡绝缘区；
在所述第一阻挡绝缘区上形成电荷存储层；
在所述电荷存储层上形成隧道绝缘层；
在所述隧道绝缘层上形成半导体层，以在所述孔中形成有源柱；
去除所述牺牲层，以在各绝缘层之间形成暴露出所述第一阻挡绝缘区的凹陷；
氧化所述电荷存储层的与所述第一阻挡绝缘区接触的部分，以使所述第一阻挡绝缘区朝着所述有源柱扩展，因此使所述电荷存储层的靠近所述第一阻挡绝缘区接触所述绝缘层的位置的各部分变窄；
在所述凹陷中的第一阻挡绝缘区上形成第二阻挡绝缘区；以及
在所述凹陷中的第二阻挡绝缘区上形成各栅极图案。
22.根据权利要求21所述的方法，其中，氧化所述牺牲层的通过所述孔暴露的部分以形成所述第一阻挡绝缘区的步骤产生了突出至所述孔中的第一阻挡绝缘区。
23.根据权利要求21所述的方法，其中，氧化所述牺牲层的通过所述孔暴露的部分以形成所述第一阻挡绝缘区的步骤和氧化所述电荷存储层的与所述第一阻挡绝缘区接触的部分以使所述第一阻挡绝缘区朝着所述有源柱扩展，因此使所述电荷存储层的靠近所述第一阻挡绝缘区接触所述绝缘层的位置的各部分变窄的步骤包括分别的第一自由基氧化工艺和第二自由基氧化工艺。
24.根据权利要求21所述的方法，其中，氧化所述电荷存储层的与所述第一阻挡绝缘区接触的部分以使所述第一阻挡绝缘区朝着所述有源柱扩展，因此使所述电荷存储层的靠近所述第一阻挡绝缘区接触所述绝缘层的位置的各部分变窄的步骤产生了接触所述隧道绝缘层的扩展的第一阻挡绝缘区。
25.根据权利要求21所述的方法，其中，去除所述牺牲层以在各绝缘层之间形成暴露出所述第一阻挡绝缘区的凹陷的步骤包括：
在所述分层结构中形成与所述孔间隔开并且暴露出各牺牲层和所述衬底的沟槽；以及
选择性地去除通过所述沟槽暴露出的暴露的牺牲层，以形成暴露出所述第一阻挡绝缘区的凹陷。
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