CN105706171B - 用于访问动态随机存取存储器阵列的技术 - Google Patents

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Abstract

公开用于访问动态随机存取存储器（DRAM）阵列的示例。在一些示例中，DRAM库的子阵列可能够响应于相同的列地址选通脉冲来打开多个页面。在其他示例中，DRAM库的子阵列可被设置使得输入/输出（IO）位可采用序列化方式通过IO线路由。对于这些其他示例，IO线可经过DRAM管芯（其包括DRAM库）并且/或可在DRAM芯片外部耦合于存储器通道或总线。描述其他示例并且要求保护它们。

Description

用于访问动态随机存取存储器阵列的技术
技术领域
本文描述的示例大体上涉及对动态随机存取存储器的存储器访问。
背景技术
因为动态随机存取存储器（DRAM）技术被缩放至较小尺寸并且在各种操作环境和形状因子中使用，可需要通过精心设计来减轻DRAM的相对高的用电水平来减少用电。这些相对高的水平在例如数据中心等大型计算***中有问题，甚至少量附加用电也迅速提升与操作大型数据中心关联的成本。同样，在例如智能电话或平板等小形状因子中，如果在这些设备中使用的关联DRAM未能在降低功率方面取得相似进展，在低功率处理器中取得的性能改进可下降。例如，如果减少DRAM容量来补偿DRAM的过度用电，这些小形状因子设备可经受性能下降。
附图说明
图1图示示例第一***。
图2图示示例第二***。
图3图示示例第三***。
图4图示示例第一逻辑流。
图5图示示例第四***。
图6图示示例定时。
图7图示示例第二逻辑流。
图8图示示例第五***。
具体实施方式
如在本公开中预想的，可需要通过精心设计来减轻DRAM用电。该精心设计可将减少与对DRAM的读或写命令（其可使能DRAM的较小容量以更高效操作）关联的延迟考虑在内。同样，将携有输入/输出（IO）位的线更高效路由到DRAM阵列的设计可进一步有助于减少DRAM用电。例如，因为DRAM阵列或管芯可在其他芯片（其可包括处理器管芯、其他DRAM管芯或甚至其他类型的存储器管芯）上堆叠，三维（3D）芯片堆叠技术可允许缩短或甚至消除一些线。本发明关于本文描述的示例所需要的这些和其他挑战。
在一些示例中，用于访问DRAM阵列的技术可包括在DRAM库（bank）处接收第一和第二命令来访问DRAM库。对于这些示例，DRAM库的第一页面可响应于第一命令在第一组子阵列处打开并且DRAM库的第二页面可响应于第二命令在第二组子阵列处打开。对第一和第二打开页面的IO访问然后可在相同的列地址选通脉冲（CAS）期间使能。如在下文更多描述的，在相同CAS期间对第一和第二打开页面两者使能IO访问可减少队列中包括的读/写命令并且这可提高***性能。
根据一些示例，用于访问DRAM阵列的技术还可包括在DRAM库处接收列地址以通过指定的列选择线（COLSL）来对激活页面提取数据，该列选择线促使IO位经由相应的主数据线（MDQ）从对于DRAM库的两个或以上子阵列路由。对于这些示例，对于来自两个或以上子阵列的第一子阵列的指定COLSL的第一IO位可在接收指定列地址后对至少一个列地址选通脉冲延迟。同样对于这些示例，经由第一MDQ路由的对于第一子阵列的第一IO位可与经由第二MDQ路由的对于两个或以上子阵列的第二子阵列的第二IO位复用使得第一和第二IO位采用序列化方式在连续列选通脉冲中通过第一IO线路由。如在下文更多描述的，使两个IO位复用可可能减少从DRAM库路由的IO线的数量。这在3D芯片堆叠情形中可特别有用，因为减少的IO线可对应地使通过DRAM管芯（其可包括DRAM库）的硅直通孔（TSV）的数量减少。
图1图示示例第一***。如在图1中示出的，第一***包括***100。在一些示例中，***100可包括DRAM管芯105，其具有库110、120、130、140和IO 150。如在图1中示出的，在一些示例中，IO 150可将IO信息或数据路由到库110至140或从库110至140路由并且在DRAM芯片105外部路由到总线或存储器通道160。尽管未在图1中示出，存储器通道160可耦合于计算***（其设置成与DRAM管芯105耦合）的存储器控制器。
根据一些示例，如在图1中示出的，库110至140每个包括子阵列，其共享例如行和列解码器等***电路。例如，库110包括子阵列116-1至116-n，其中“n”是大于3的任意正整数。在一些示例中，子阵列116-1至116-n可设置成共享行解码器114和列解码器112。行解码器114或列解码器112可包括这样的逻辑，其可激活子阵列116-1至116-n的行和/或列来读取数据或将数据写入这些子阵列，例如响应于行或列地址选通脉冲和读/写命令的接收。
在一些示例中，IO 150可包括收集从子阵列116-1至116-n读取或写入子阵列116-1至116-n的位并且然后经由存储器通道160将那些位路由到一个或多个处理器（未示出）/从一个或多个处理器路由。对于这些示例，存储器通道160可由一个或多个处理器的存储器控制器（未示出）控制。一个或多个处理器例如可包括在计算平台、设备或***中，该计算平台、设备或***可包括但不限于计算机、个人计算机（PC）、台式计算机、膝上型计算机、笔记本式计算机、上网本计算机、Ultrabook™计算机、平板计算机、平板、便携式游戏控制台、便携式媒体播放器、可佩戴计算机、智能电话、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、微型计算机、主机计算机、超级计算机、网络家电、web家电、分布式计算***、多处理器***、基于处理器的***或其组合。
图2图示示例第二***。如在图2中示出的，第二***包括***200。在一些示例中，***200可描绘图1中示出的***100的库100的子阵列116-1至116-n中包括的电路的更详细视图。对于这些示例，子阵列116-1至166-n可包括在段带（segment strip）中，该段带可经由各种列选择线（COLSL）激活。这些各种COLSL在图2中示出为COLSL0至COLSL2。
根据一些示例，如在图2中示出的，子阵列116-1至116-n每个包括多个位线，其耦合于感测放大器（Amp）。对于这些示例，响应于由GWL驱动器250驱动的全局字线（GWL）252并且还响应于指定COLSL，通过之前的页面激活到存储在感测amp 214、222、232或242中的位线的输入/输出（I/O）可通过相应COLSL而与相应的本地数据线（LDQ）（其连接到相应的主数据线（MDQ））连接。例如，具有耦合于感测amp 214的位线212的子阵列116-1可经由耦合于MDQ0的LDQ 216使能以响应于指定COLSL和GWL 252将位读入或写入位线212的所选存储器单元。在一些示例中，子阵列可使用段字线和它的驱动器作为GWL 252以下的驱动器层级以沿指定位线（未在图2中示出）选择位。
在一些示例中，如在下文更详细描述的，对于指定COLSL的地址空间可分成至少两组子阵列。例如，如在图2中示出的，COLSL0至COLSL2中的每个被分成对于子阵列116-1和116-2的组A和对于子阵列116-2和116-n的组B。DRAM库可包括列解码器中的逻辑，用于响应于接收的读/写命令基于这些命令中指示的独立列地址来识别哪组子阵列打开页面（例如，激活行）。由于在组A与B之间划分单个COLSL，对相同DRAM库中的独立打开页面的IO访问可响应于相同的列地址选通脉冲（CAS）而是可能的。在一些示例中，这可允许DRAM库有几乎同时服务于对两个打开页面的读和写命令的能力。
示例不限于图2中示出或在上文对***200描述的COLSL的数量。预想任意数量的COLSL。同样，预想更多组子阵列来进一步对COLSL划分地址空间。因此，示例在上文的上下文中不限于三个COLSL和/或两个组。
图3图示示例第三***。如在图3中示出的，第三***包括***300。在一些示例中，***300示出DRAM库110的列解码器112可如何包括用于基于接收命令中指示的列地址来选择子阵列组的逻辑。例如，列解码器112在图3中示出为包括组解码器312，其耦合于列解码器316和列解码器318。同样，如在图3中示出的，命令控制器314可耦合于列解码器316和列解码器318。
根据一些示例，组解码器312可能够接收与命令控制器314所接收的一个或多个命令（例如，来自存储器控制器）关联的一个或多个列地址。该一个或多个命令可以是访问DRAM库110的子阵列，其分组成组A和组B，如在图2中示出的。对于这些示例，组解码器312可基于与一个或多个命令关联的一个或多个列地址来确定可访问哪组子阵列（从哪组子阵列读取或写入哪组子阵列）。例如，可对组A中包括的子阵列116-1和116-2分配第一列地址集并且可对组B中包括的子阵列116-3和116-n分配第二列地址集。
在一些示例中，具有落入第一列地址集内的第一列地址的第一命令（例如，读命令）可被命令控制器314接收。组解码器312可识别第一列地址是分配给组A的第一集的部分并且可将第一列地址转发到对于组A的列解码器316。同样，也可与第一命令大致并发地接收第二命令（例如，写命令），其具有落入第二列地址集内的第二列地址。组解码器312可识别第二列地址是分配给组B的第二集的部分并且可将第一地址转发到对于组B的列解码器318。
根据一些示例，命令控制314可能够转发与接收的第一和第二命令关联的信息。例如，第一命令可以是读命令并且命令控制314可将读控制信号转发到列解码器316或列解码器318。因为列解码器316在处理与第一命令关联的第一列地址，列解码器316将向组A子阵列发送读控制信号。同时，列解码器318可忽视这些转发的读控制信号。在一些示例中，第二命令可以是写命令并且命令控制314可将写控制信号转发到列解码器316或列解码器318。因为列解码器318在处理与第二命令关联的第二列地址，列解码器318将向组B子阵列发送写控制信号。同时，列解码器316可忽视这些转发的写控制信号。
在一些示例中，在组A和组B中的每个处的指定COLSL可分别被列解码器316和318基于接收的第一和第二列地址断言或激活。对组A子阵列断言的指定COLSL可促使打开DRAM库110的第一页面。同样，对组B子阵列断言的指定COLSL可促使打开DRAM库110的第二页面。对于这些示例，第一和第二页面都可在相同CAS期间打开。打开第一和第二页面然后可使分配给组A和B子阵列的MDQ能够允许或便于在相同CAS期间的IO访问。因此，与多个命令关联的IO访问在相同CAS期间在相同DRAM库处可是可能的。
图4图示示例第一逻辑流400。在一些示例中，逻辑流400可由如在上文对图1-3描述的***100、200或300的元件实现。然而，示例过程或操作不限于使用***100、200或300的元件的实现。
从开始移到框410，逻辑流400可接收第一和第二命令。在一些示例中，对于第一和第二命令的读/写控制信息可被命令控制器314接收并且组解码器312可接收与第一和第二命令关联的列地址。
从框410行进到框420，逻辑流400可基于列地址识别组。根据一些示例，组解码器312可基于列地址识别将第一和第二命令分配给哪些组。
从框420行进到决策框430，逻辑流400可确定与第一和第二命令关联的列地址是否指示相同组。如果列地址与相同组关联，过程移到框440。否则，如果列地址被分配给组A，过程移到框450。如果列地址被分配给组B，过程移到框460。
从决策框430移到框440，逻辑流400然后可对于第一命令打开分配给相同列地址的相同组的单个页面并且在第一CAS期间使能对单个打开页面的IO访问。对于这些示例，IO访问还可包括经由分配给相同组的MDQ来使能IO访问。经由这些MDQ的IO访问可基于与第一命令关联的读或写控制信号。
从框440行进到框450，逻辑流400然后可对于第二命令打开分配给相同列地址的相同组的另一个单页面并且在第二CAS期间使能对另一打开页面的IO访问。打开另一单页面还可导致关闭响应于第一命令打开的页面。对于这些示例，IO访问还可包括经由分配给相同组的MDQ来使能IO访问。经由这些MDQ的IO访问可基于与第二命令关联的读或写控制信号。过程然后可由于接收的具有分配给相同子阵列组的列地址而第一和第二命令而终止。
从决策框430移到框460，逻辑流400可打开组A的页面。
从决策框430移到框470，逻辑流400还可打开组B的页面。在一些示例中，打开组A和B的独立页面可导致并发地打开DRAM库的独立页面。
从框460或470移到框480，逻辑流400可在相同CAS期间使能对打开页面的IO访问。在一些示例中，IO访问可包括对独立分配给组A或组B的MDQ使能独立IO访问。对于这些示例，与第一或第二命令关联的读或写控制信号可使能对MDQ的IO访问。过程然后终止。
图5图示示例第四***。如在图5中示出的，第四***包括***500。在一些示例中，***500可具有与图2中示出的***200相似的布局。如在图5中示出的，***500包括DRAM管芯505。根据一些示例，DRAM管芯505可包括子阵列510、520、530和540。与图2中示出的***200的布局不同，对于图5中的DRAM管芯505的布局描绘锁存器、复用器（MUX）和用于路由IO线的硅直通孔（TSV）。
根据一些示例，如在图5中示出的，用于锁存和重定时的块可耦合于对于子阵列对的一个子阵列COLSL并且复用器（MUX）可耦合于对于指定对的每个子阵列的MDQ。例如，锁存器518可耦合于对于子阵列510的 COLSL并且MUX 550可耦合于对于子阵列510的MDQ0和对于子阵列520的MDQ1。同样，锁存器538可耦合于对于子阵列530的COLSL并且MUX 560可耦合于对于子阵列530的MDQ2和对于子阵列540的MDQ3。
在一些示例中，列解码器570可包括命令控制器、组解码器以及可能两个或以上组列解码器（例如，例如列解码器316或318）。同样，如在图5中示出的，列解码器570、锁存器518、538或MUX 550、560可响应于列地址选通脉冲（CAS）或被其控制。
根据一些示例，锁存器518可以是图5中示出的四子阵列布局的第一锁存器，其可能够延迟对响应于接收促使列解码器570基于列地址断言指定COLSL的命令所断言指定COLSL的第一IO位并且还可促使GWL驱动器550断言GWL 552。对于这些示例，可对至少一个CAS延迟第一IO位。因此，经由MDQ0的IO访问可移位等同于至少一个CAS的时期。耦合于子阵列520的MDQ1的MUX 550可能够在接收列地址后对于至少两个CAS延迟对于指定COLSL的第二位。MUX 550然后可被每个CAS控制使得经由MDQ0路由的第一IO位响应于第一CAS经过MUX550并且经由MDQ1路由的第二IO位响应于第二CAS经过MUX 550。
在一些示例中，锁存器538可以是图5中示出的四子阵列布局的第二锁存器，其可能够如上文提到的那样延迟对响应于接收促使列解码器570基于列地址断言指定COLSL的命令所断言的指定COLSL的第三IO位。对于这些示例，还可对至少一个CAS延迟第三IO位。因此，经由MDQ2的IO访问还可移位等同于至少一个CAS的时期。耦合于子阵列530的MDQ2的MUX560可能够在接收列地址后对于至少两个CAS延迟对于指定COLSL的第四IO位。MUX 560然后可被每个CAS控制使得经由MDQ2路由的第三IO位响应于第一CAS经过MUX 560并且经由MDQ2路由的第四IO位响应于第二CAS经过MUX 560。
根据一些示例，耦合于MUX 550输出的IO线580-1可采用序列化方式在第一和第二CAS中在DRAM管芯505外部路由第一和第二IO位。同样，耦合于MUX 560输出的IO线580-2可采用序列化方式在第一和第二CAS中在DRAM管芯505外部路由第三和第四IO位。对于这些示例，如在图5中示出的，IO线580-1可通过TSV 590-1路由并且IO线580-2可通过TSV 590-2路由。
在一些示例中，DRAM管芯505可包括在3D芯片堆叠中。对于这些示例，TSV 590-1和590-2可耦合于另一个芯片。该耦合可包括通过能够将IO位路由到其他芯片的相应TSV590-1和590-2的IO线580-1或580-2。
示例不限于图5中示出的成对子阵列的数量，预想任意数量的子阵列对。同样，可以比2:1还高的比率复用的较大MUX可用于允许超过2个位的序列化。例如，预想能够4:1复用的MUX。
根据一些示例，尽管未在图5中示出，子阵列510、520、530和540可采用如在上文对图2提到的相似的方式分组。列解码器570中包括的逻辑然后可能够打开分组子阵列中的独立页面，如在上文对图2或图3提到的。独立打开的页面然后可具有从可适用MDQ输出的序列化IO位，如在上文对图5提到的。
图6图示示例定时600。在一些示例中，定时600示出在IO位可从DRAM阵列（例如对图5描述的阵列510至540）的COLSL0的MDQ0至MDQ3路由时的示例定时是怎样的。从MDQ4和5路由的额外位也在图6中示出。如在图6中示出的，响应于第一CAS，对于MDQ0（第1 IO位）、MDQ2（第3 IO位）和MDQ4（第5 IO位）的IO位可通过相应的IO线180-1、180-2和IO线180-m路由，其中“m”等同于大于2的任意正整数。同样，如在图6中示出的，响应于第二CAS，对于MDQ1（第2 IO位）、MDQ3（第4 IO位）和MDQ6（第6 IO位）的IO位可通过相应的IO线180-1、180-2和IO线180-m路由。因此，多个IO位可采用序列化方式输出到IO线。
在一些其他示例中，序列化IO位之间的延迟可比单个CAS更长。因此，示例不限于为了IO位序列化的单个CAS的延迟。
图7图示示例第二逻辑流700。在一些示例中，逻辑流700可由如在上文对图1-3和5描述的***100、200、300或500的元件实现。然而，示例过程或操作不限于使用***100、200、300或500的元件的实现。
从开始移到框410，逻辑流400可接收列地址以通过促使IO位经由相应MDQ从两个或以上子阵列路由的指定COLSL来激活页面。在一些示例中，列地址可与在列解码器（例如，列解码器570）处接收的命令关联，该命令然后可促使断言指定COLSL以激活页面。
从框410行进到框420，逻辑流400可在接收列地址后对于至少一个CAS延迟来自两个或以上子阵列的第一子阵列的指定COLSL的第一IO位。根据一些示例，第一IO位可经由使用锁存器（例如，锁存器518）来延迟。
从框420行进到框430，逻辑流400可使经由对于第一子阵列的第一MDQ路由的第一IO位与经由对于两个或以上子阵列的第二子阵列的第二MDQ路由的第二IO位复用使得第一和第二IO位采用序列化方式在连续CAS中通过第一IO线路由。在一些示例中，耦合于第一和第二MDQ的MUX（例如，MUX 550）可用于延迟第二IO位使得第一IO位利用第一CAS从MUX输出并且第二IO位利用第二连续CAS输出。过程然后终止。
图8图示示例第四***。如在图8中示出的，第四***包括***800。在一些示例中，***800可包括处理器810、平台控制器集线器830、***闪存840或DRAM 820-1至820-n，其中“n”是大于2的任意正整数。同样，如在图8中示出的，DRAM 820-1至820-n可经由相应的通道825-1至825-n耦合于处理器810。
根据一些示例，如在图8中示出的，处理器810可包括核812和存储器控制器814。对于这些示例，存储器控制器814可包括充当处理器810的集成存储器控制器的逻辑和/或特征。由于处理器810的集成存储器控制器，存储器控制器814对于处理器810的元件（例如核812）可便于对DRAM 820-1至820-n的读或写访问。
在一些示例中，***闪存840可能够存储基本输入输出***（BIOS）。对于这些示例，在***800的***启动期间，BIOS可经由通信链路845转发到平台控制器集线器830并且然后经由链路835转发到核812。BIOS可包括供核812执行的软件指令，作为***启动的至少一部分。
根据一些示例，DRAM 820-1至820-n可在或可不在独立双列直插存储器模块（DIMM）上，每个具有多个DRAM芯片。DIMM可包括各种类型的DRAM，例如双数据速率同步DRAM（DDR SDRAM），如在包括各代DDR（例如DDR2、DDR3、DDR4或未来DDR代）的JEDEC固态技术协会（“JEDEC”）发布的那些的一个或多个技术标准或规范中描述的。例如，JESD79-3F—在2012年7月发布的“DDR3 SDRAM标准”和/或后来的修正。DIMM可采用各种配置设置来包括但不限于寄存器DIMM（RDIMM）、减载DIMM（LRDIMM）、无寄存DIMM（UDIMM）或全缓冲DIMM（FB-DIMM）。这些各种配置还可在JEDEC发布的一个或多个技术标准中描述。
在一些示例中，DRAM 820-1至820-n可包括如在上文对***200或500描述的那样设置并且在图2和5中示出的DRAM阵列。
在一些示例中，***800可以是***或装置的部分，该***或装置可以是例如用户设备、计算机、个人计算机（PC）、台式计算机、膝上型计算机、笔记本式计算机、上网本计算机、平板计算机、平板、便携式游戏控制台、便携式媒体播放器、智能电话、可佩戴计算机、Ultrabook计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、微型计算机、主计算机、超型计算机、网络家电、web家电、分布式计算***、多处理器***、基于处理器的***或其组合。因此，在各种示例中，如适当期望的，可包括或省略设备（其包括本文描述的***800）的功能和/或特定配置。
应意识到在图8的框图中示出的示例***800可代表许多潜在实现的一个功能描述性示例。因此，在附图中描绘的块功能的省略或包含并未推断出用于实现这些功能的硬件部件、电路、软件和/或元件在其他示例中将一定被划分、省略或包括。
至少一个实施例的一个或多个方面可由存储在至少一个机器可读介质上的代表性指令来实现，该机器可读介质代表处理器内的各种逻辑，其在被机器、计算设备或***读取时促使该机器、计算设备或***制造逻辑来执行本文描述的技术。这样的表示（称为“IP核”）可存储在有形的机器可读介质上并且供应给各种客户或制造设施来装入实际上制作逻辑或处理器的制造机器。
各种示例可使用硬件元件、软件元件或两者的组合来实现。在一些示例中，硬件元件可包括设备、部件、处理器、微处理器、控制器、解码器、电路、电路元件（例如，晶体管、电阻器、电容器、感应器，等）、集成电路、专用集成电路（ASIC）、可编程逻辑设备（PLD）、数字信号处理器（DSP）、现场可编程门阵列（FPGA）、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片集等。在一些示例中，软件元件可包括软件部件、程序、应用、计算机程序、应用程序、***程序、机器程序、操作***软件、中间件、固件、软件模块、例程、子例程、函数、方法、规程、软件接口、应用程序接口（API）、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定示例是否使用硬件元件和/或软件元件实现可根据许多因素而变化，例如如对于给定实现所期望的期望计算速率、功率水平、耐热性、处理周期预算、输入数据速率、输出数据速率、存储器资源、数据总线速度和其它设计或性能约束。
一些示例可包括制造物品或至少一个计算机可读介质。计算机可读介质可包括非暂时性存储介质来存储逻辑。在一些示例中，非暂时性存储介质可包括能够存储电子数据的一个或多个类型的计算机可读存储介质，其包括易失性存储器或非易失性存储器、可移动或不可移动存储器、可擦除或不可擦除存储器、可写或可重写存储器，等。在一些示例中，逻辑可包括各种软件元件，例如软件部件、程序、应用、计算机程序、应用程序、***程序、机器程序、操作***软件、中间件、固件、软件模块、例程、子例程、函数、方法、规程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。
根据一些示例，计算机可读介质可包括非暂时性存储介质来存储或维持指令，其在由机器、计算设备或***执行时促使该机器、计算设备或***根据描述的示例执行方法和/或操作。指令可包括任何适合类型的代码，例如源代码、编译代码、解释代码、可执行代码、静态代码、动态代码及类似物。指令可根据预定义计算机语言、方式或语法实现，用于指示机器、计算设备或***执行某一功能。指令可使用任何适合的高级、低级、面向对象、视觉、编译和/或解释性编程语言来实现。
一些示例可使用表达“在一个示例中”或“示例”连同它们的派生物来描述。这些术语意指连同示例描述的特定特征、结构或特性包括在至少一个示例中。短语“在一个示例中”在说明书中的各种地方中的出现不一定都指相同示例。
一些示例可使用表达“耦合”和“连接”连同它们的派生物来描述。这些术语不一定规定为彼此的同义词。例如，使用术语“连接”和/或“耦合”的描述可指示两个或以上元件彼此直接物理或电接触。然而，术语“耦合”还可意指两个或以上元件彼此不直接接触，但仍彼此共同操作或交互。
强调提供本公开的摘要以遵守37 C.F.R.章节1.72（b），从而需要将允许读者快速弄清本技术公开的性质的摘要。认为并且理解它将不用于解释或限制权利要求的范围或含义。另外，在前面的详细描述中，可以看到为了简化公开的目的而在单个实施例中将各种特征组合在一起。该公开的方法不解释为反映要求保护的实施例比在每个权利要求中明确详述的特征要求更多特征这样的意图。相反，如下列权利要求反映的，发明性主旨在于比单个公开示例的所有特征要少。从而，下列权利要求以此并入详细描述，其中每个权利要求立足于它自身作为独立示例。在附上的权利要求中，术语“包括”和“在…中”分别用作相应术语“包含”和“其中”的简明英语等同物。此外，术语“第一”、“第二”、“第三”等仅用作标号，而不意在对它们的对象施加数值要求。
在一些示例中，示例第一装置可包括DRAM库，其包括第一组子阵列和第二组子阵列以及组解码器，用于接收与访问DRAM库的命令关联的列地址并且基于列地址确定要访问哪组子阵列。第一装置还包括第一列地址解码器，其耦合于第一组子阵列。第一列地址解码器能够响应于组解码器接收的具有分配给第一组的第一列地址的第一命令并且响应于指定CAS来打开DRAM库的第一页面。第一装置还包括第二列地址解码器，其耦合于第二组子阵列。第二列地址解码器可能够响应于组解码器接收的具有分配给第二组的第二列地址的第二命令并且响应于指定CAS来打开DRAM库的第二页面。
根据对于第一装置的一些示例，DRAM库可包括MDQ，其被设置使得MDQ的第一和第二部分分别被分配给第一和第二组子阵列。第一和第二部分能够在指定CAS期间对第一和第二打开页面进行IO访问。
在一些示例中，第一装置还可包括命令控制器，用于将与第一和第二命令关联的信息转发到第一和第二解码器以在指定CAS期间提供对第一和第二打开页面的读或写访问。
根据对于第一装置的一些示例，第一命令可以是读命令并且第二命令是写命令。
在对于第一装置的一些示例中，DRAM库可以是DDR DRAM，其包括DDR3 DRAM或DDR4DRAM。
在对于第一装置的一些示例中，DRAM库可定位在3D芯片堆叠中所包括的DRAM管芯上。
在一些示例中，示例第一方法可包括在DRAM库处接收第一和第二命令来访问DRAM库并且响应于第一命令在第一组子阵列处打开第一页面。第一方法还可包括响应于第二命令在第二组子阵列处打开DRAM库的第二页面并且在相同CAS期间使能对第一和第二打开页面的IO访问。
根据一些示例，第一方法还可包括响应于第一命令基于分配给第一组子阵列的第一命令中指示的第一列地址来确定打开第一页面。第一方法还可包括响应于第二命令基于分配给第二组子阵列的第二命令中指示的第二列地址来确定打开第二页面。
在对于第一方法的一些示例中，DRAM库可包括MDQ，其被设置使得MDQ的第一和第二部分分别被分配给第一和第二组子阵列。对于这些示例，第一和第二部分能够在指定CAS期间对第一和第二打开页面进行IO访问。
根据对于第一方法的一些示例，第一命令可以是读命令并且第二命令是写命令。
在一些示例中，装置可包括用于执行上文的第一方法的部件。
在一些示例中，示例第二装置可包括具有至少两个子阵列的DRAM阵列，每个子阵列具有能够对于来自多个子帧内中的每个的指定COLSL进行IO的MDQ。第二装置还可包括第一锁存器，其耦合于对于至少两个子阵列的第一子阵列的指定COLSL。第一锁存器可响应于接收对于指定COLSL的列地址对于至少一个列地址选通脉冲延迟对于来自第一子阵列的指定COLSL的第一IO位。第一装置还可包括第一MUX，其耦合于对于第一子阵列的第一MDQ和对于至少两个子阵列的第二子阵列的第二MDQ。第一MUX可能够在接收对于指定COLSL的列地址后对于至少两个列地址选通脉冲延迟对于指定COLSL的第二IO位。第一MUX可由每个列地址选通脉冲控制使得经由第一MDQ路由的第一IO位响应于第一列地址选通脉冲经过第一MUX并且经由第二MDQ路由的第二IO位响应于第二列地址选通脉冲经过第一MUX。
根据一些示例，第二装置还可包括第一IO线，其耦合于第一MUX的输出以在DRAM管芯（其包括DRAM阵列）外部采用序列化方式在第一和第二列地址选通脉冲中路由第一和第二IO位。
在对于第二装置的一些示例中，DRAM管芯可包括在3D芯片堆叠中。对于这些示例，第一IO线可通过DRAM管芯中的第一TSV路由到3D芯片堆叠中的另一个芯片。
根据对于第二装置的一些示例，第一锁存器可由每个列地址选通脉冲控制。
在对于第二装置的一些示例中，DRAM阵列可以是DRAM库，其具有第一和第二组子阵列。对于这些示例，第一和第二子阵列可包括在第一组中并且第三和第四子阵列可包括在第二组中。
根据一些示例，第二装置还可包括第二锁存器，其耦合于对于第三子阵列的指定COLSL。第二锁存器可响应于接收对于指定COLSL的列地址来对至少一个列地址选通脉冲延迟来自第三子阵列的指定COLSL的第三IO位。第二装置还可包括第二MUX，其耦合于对于第三子阵列的第三MDQ和对于第四子阵列的第四MDQ。第二MUX可能够在接收对于指定COLSL的列地址后对于至少两个列地址延迟对于指定COLSL的第四IO位。第二MUX可由每个列地址选通脉冲控制使得经由第三MDQ路由的第三IO位响应于第一列地址选通脉冲经过第二MUX并且经由第四MDQ路由的第四IO位响应于第二列地址选通脉冲经过第二MUX。
在一些示例中，第二装置还可包括第一IO线，其耦合于第一MUX的输出以在DRAM管芯（其包括DRAM阵列）外部采用序列化方式在第一和第二列地址选通脉冲中路由第一和第二IO位。第二装置还可包括第二IO线，其耦合于第二MUX的输出以在DRAM管芯（其包括DRAM阵列）外部采用序列化方式在第一和第二列地址选通脉冲中路由第三和第四IO位。
根据对于第二装置的一些示例中，DRAM管芯可包括在3D芯片堆叠中。对于这些示例，第一IO线可通过DRAM管芯中的第一TSV路由到3D芯片堆叠中的另一个芯片。第二IO线可通过DRAM管芯中的第二TSV将第三和第四IO位路由到另一个芯片。
在一些示例中，第二装置还可包括组解码器，用于接收命令来访问DRAM库并且基于接收命令中指示的列地址来确定要访问哪组子阵列。第二装置还可包括第一列地址解码器，其耦合于第一组子阵列。第一列地址解码器可能够响应于组解码器所接收的具有分配给第一组的第一列地址的第一命令并且响应于指定列地址选通脉冲来打开DRAM库的第一页面。第二装置还可包括第二列地址解码器，其耦合于第二组子阵列。第二列地址解码器可能够响应于组解码器所接收的具有分配给第二组的第二列地址的第二命令并且响应于指定列地址选通脉冲来打开DRAM库的第二页面。第二装置还可包括命令控制器，其可将与第一和第二命令关联的信息转发到第一和第二解码器以在指定列地址选通脉冲期间提供对第一和第二打开页面的读或写访问。
在一些示例中，示例第二方法可包括在DRAM库处接收列地址以通过促使IO位经由来自DRAM库的两个或以上子阵列的相应MDQ路由的指定COLSL来激活页面。第二方法还可包括在接收列地址后对于至少一个列地址选通脉冲延迟对于来自两个或以上子阵列的第一子阵列的指定COLSL的第一IO位。第二方法还可包括使经由对于第一子阵列的第一MDQ路由的第一IO位与经由对于两个或以上子阵列的第二子阵列的第二MDQ路由的第二IO位复用使得第一和第二IO位采用序列化方式在连续列地址选通脉冲中通过第一IO线路由。
根据对于第二方法的一些示例，DRAM库可定位在DRAM管芯上。对于这些示例，第一IO线可将第一和第二IO位路由到数据总线，其耦合于DRAM管芯。
在对于第二方法的一些示例中，DRAM库可定位在3D芯片堆叠中包括的DRAM管芯上。第一IO线可通过DRAM管芯中的第一TSV将第一和第二IO位路由到3D芯片堆叠中包括的另一个芯片。
根据对于第二方法的一些示例，DRAM库可具有第一和第二组子阵列。对于这些示例，第一和第二子阵列可包括在第一组中并且第三和第四子阵列包括在第二组中。
在一些示例中，第二方法还可包括在接收列地址后对于至少一个列地址选通脉冲延迟对于第三子阵列的指定COLSL的第三IO位。第二方法还可包括使经由对于第三子阵列的第三MDQ路由的第三IO位与经由对于第四子阵列的第四MDQ路由的第四IO位复用使得第三和第四IO位采用序列化方式在连续列地址选通脉冲中通过第二IO线路由。
根据对于第二方法的一些示例，DRAM库可定位在3D芯片堆叠中包括的DRAM管芯上。对于这些示例，第一IO线可通过DRAM管芯中的第一TSV将第一和第二IO位路由到3D芯片堆叠中包括的另一个芯片。同样，第二IO线可通过DRAM管芯中的第二TSV将第三和第四IO位路由到其他芯片。
在一些示例中，装置可包括用于执行如上文描述的第二方法的部件。
尽管主旨已经以结构特征和/或方法论行为特定的语言描述，要理解在附上的权利要求中限定的主旨不一定局限于上文描述的特定特征或动作。相反，上文描述的特定特征和动作作为实现权利要求的示例形式而公开。

Claims (37)

1.一种存储装置，其包括：
动态随机存取存储器（DRAM）库，其包括第一组子阵列和第二组子阵列；
组解码器，用于接收与访问所述DRAM库的命令关联的列地址并且基于所述列地址确定要访问哪组子阵列；
第一列地址解码器，其耦合于所述第一组子阵列，所述第一列地址解码器能够响应于所述组解码器接收的具有分配给所述第一组的第一列地址的第一命令并且响应于指定列地址选通脉冲（CAS）来打开所述DRAM库的第一页面；以及
第二列地址解码器，其耦合于所述第二组子阵列，所述第二列地址解码器能够响应于所述组解码器接收的具有分配给所述第二组的第二列地址的第二命令并且响应于所述指定CAS来打开所述DRAM库的第二页面。
2.如权利要求1所述的装置，其包括所述DRAM库，所述DRAM库包括主数据线（MDQ），所述MDQ被设置使得所述MDQ的第一和第二部分分别被分配给所述第一和第二组子阵列，所述第一和第二部分能够在所述指定CAS期间对所述第一和第二打开页面进行输入/输出访问。
3.如权利要求1所述的装置，其包括：
命令控制器，用于将与所述第一和第二命令关联的信息转发到所述第一列地址解码器和所述第二列地址解码器以在所述指定CAS期间提供对所述第一和第二打开页面的读或写访问。
4.如权利要求1所述的装置，包括所述第一命令是读命令并且所述第二命令是写命令。
5.如权利要求1所述的装置，所述DRAM库包括双数据速率（DDR）DRAM，其包括DDR3 DRAM或DDR4 DRAM。
6.如权利要求1所述的装置，其包括所述DRAM库，所述DRAM库定位在三维（3D）芯片堆叠中所包括的DRAM管芯上。
7.一种存储器访问方法，其包括：
在动态随机存取存储器（DRAM）库处接收第一和第二命令来访问所述DRAM库；
响应于所述第一命令在第一组子阵列处打开所述DRAM库的第一页面；
响应于所述第二命令在第二组子阵列处打开所述DRAM库的第二页面；以及
在相同列地址选通脉冲（CAS）期间使能对所述第一和第二打开页面的输入/输出访问。
8.如权利要求7所述的方法，其包括：
响应于所述第一命令基于分配给所述第一组子阵列的第一命令中指示的第一列地址来确定打开所述第一页面；以及
响应于所述第二命令基于分配给所述第二组子阵列的第二命令中指示的第二列地址来确定打开所述第二页面。
9.如权利要求8所述的方法，其包括所述DRAM库，所述DRAM库包括主数据线（MDQ），所述MDQ被设置使得所述MDQ的第一和第二部分分别被分配给所述第一和第二组子阵列，所述第一和第二部分能够在指定CAS期间对所述第一和第二打开页面进行IO访问。
10.如权利要求9所述的方法，包括所述第一命令是读命令并且所述第二命令是写命令。
11.一种存储装置，其包括：
动态随机存取存储器（DRAM）阵列，其具有至少两个子阵列，每个子阵列具有主数据线（MDQ），其能够对于来自所述至少两个子阵列的每个的指定列选择线（COLSL）进行输入/输出（IO）；
第一锁存器，其耦合于对于所述至少两个子阵列的第一子阵列的指定COLSL，所述第一锁存器响应于接收对于所述指定COLSL的列地址对于至少一个列地址选通脉冲延迟对于来自所述第一子阵列的指定COLSL的第一IO位；
第一复用器（MUX），其耦合于对于所述第一子阵列的第一MDQ和对于所述至少两个子阵列的第二子阵列的第二MDQ，所述第一MUX能够在接收对于所述指定COLSL的列地址后对于至少两个列地址选通脉冲延迟对于所述指定COLSL的第二IO位，所述第一MUX由每个列地址选通脉冲控制使得经由所述第一MDQ路由的第一IO位响应于第一列地址选通脉冲经过所述第一MUX并且经由所述第二MDQ路由的第二IO位响应于第二列地址选通脉冲经过所述第一MUX。
12.如权利要求11所述的装置，其包括：
第一IO线，其耦合于所述第一MUX的输出以在所述DRAM管芯外部采用序列化方式在所述第一和第二列地址选通脉冲中路由所述第一和第二IO位，所述DRAM管芯包括所述DRAM阵列。
13.如权利要求12所述的装置，其包括在三维（3D）芯片堆叠中所包括的DRAM管芯，所述第一IO线通过所述DRAM管芯中的第一硅直通孔（TSV）路由到所述3D芯片堆叠中的另一个芯片。
14.如权利要求11所述的装置，其包括要由每个列地址选通脉冲控制的第一锁存器。
15.如权利要求11所述的装置，所述DRAM阵列包括DRAM库，其具有第一和第二组子阵列，所述第一和第二子阵列包括在所述第一组中并且第三和第四子阵列包括在所述第二组中。
16.如权利要求15的装置，其包括：
第二锁存器，其耦合于对于所述第三子阵列的指定COLSL，所述第二锁存器响应于接收对于所述指定COLSL的列地址来对至少一个列地址选通脉冲延迟来自所述第三子阵列的指定COLSL的第三IO位；以及
第二MUX，其耦合于对于所述第三子阵列的第三MDQ和对于所述第四子阵列的第四MDQ，所述第二MUX能够在接收对于所述指定COLSL的列地址后对于至少两个列地址选通脉冲延迟对于所述指定COLSL的第四IO位，所述第二MUX由每个列地址选通脉冲控制使得经由所述第三MDQ路由的第三IO位响应于所述第一列地址选通脉冲经过所述第二MUX并且经由所述第四MDQ路由的第四IO位响应于所述第二列地址选通脉冲经过所述第二MUX。
17.如权利要求16所述的装置，其包括：
第一IO线，其耦合于所述第一MUX的输出以在DRAM管芯外部采用序列化方式在所述第一和第二列地址选通脉冲中路由所述第一和第二IO位，所述DRAM管芯包括DRAM阵列；以及
第二IO线，其耦合于所述第二MUX的输出以在所述DRAM管芯外部采用序列化方式在所述第一和第二列地址选通脉冲中路由所述第三和第四IO位，所述DRAM管芯包括所述DRAM阵列。
18.如权利要求17所述的装置，其包括在三维（3D）芯片堆叠中所包括的DRAM管芯，所述第一IO线通过所述DRAM管芯中的第一硅直通孔（TSV）路由到所述3D芯片堆叠中的另一个芯片，所述第二IO线通过所述DRAM管芯中的第二TSV将所述第三和第四IO位路由到其他芯片。
19.如权利要求15所述的装置，其包括：
组解码器，用于接收命令来访问所述DRAM库并且基于接收命令中指示的列地址来确定要访问哪组子阵列；
第一列地址解码器，其耦合于所述第一组子阵列，所述第一列地址解码器能够响应于所述组解码器所接收的具有分配给所述第一组的第一列地址的第一命令并且响应于所述指定列地址选通脉冲来打开所述DRAM库的第一页面；
第二列地址解码器，其耦合于所述第二组子阵列，所述第二列地址解码器能够响应于所述组解码器所接收的具有分配给所述第二组的第二列地址的第二命令并且响应于所述指定列地址选通脉冲来打开所述DRAM库的第二页面；以及
命令控制器，其可将与所述第一和第二命令关联的信息转发到所述第一和第二解码器以在所述指定列地址选通脉冲期间提供对所述第一和第二打开页面的读或写访问。
20.一种存储器访问方法，其包括：
在动态随机存取存储器（DRAM）库处接收列地址以通过促使输入/输出（IO）位经由来自所述DRAM库的两个或以上子阵列的相应主数据线（MDQ）路由的指定列选择线（COLSL）来激活页面；
在接收所述列地址后对于至少一个列地址选通脉冲延迟对于来自所述两个或以上子阵列的第一子阵列的指定COLSL的第一IO位；以及
使经由对于所述第一子阵列的第一MDQ路由的第一IO位与经由对于所述两个或以上子阵列的第二子阵列的第二MDQ路由的第二IO位复用使得所述第一和第二IO位采用序列化方式在连续列地址选通脉冲中通过第一IO线路由。
21.如权利要求20所述的方法，其包括定位在DRAM管芯上的DRAM库，所述第一IO线将所述第一和第二IO位路由到数据总线，其耦合于所述DRAM管芯。
22.如权利要求20所述的方法，其包括所述DRAM库，所述DRAM库定位在三维（3D）芯片堆叠中所包括的DRAM管芯上，所述第一IO线通过所述DRAM管芯中的第一硅直通孔（TSV）将所述第一和第二IO位路由到所述3D芯片堆叠中包括的另一个芯片。
23.如权利要求20所述的方法，其包括所述DRAM库，所述DRAM库具有第一和第二组子阵列，所述第一和第二子阵列包括在所述第一组中并且第三和第四子阵列包括在所述第二组中。
24.如权利要求23所述的方法，其包括：
在接收所述列地址后对于至少一个列地址选通脉冲延迟对于所述第三子阵列的指定COLSL的第三IO位；
使经由对于所述第三子阵列的第三MDQ路由的第三IO位与经由对于所述第四子阵列的第四MDQ路由的第四IO位复用使得所述第三和第四IO位采用序列化方式在所述连续列地址选通脉冲中通过第二IO线路由。
25.如权利要求24所述的方法，其包括所述DRAM库，所述DRAM库定位在三维（3D）芯片堆叠中包括的DRAM管芯上，所述第一IO线通过所述DRAM管芯中的第一硅直通孔（TSV）将所述第一和第二IO位路由到所述3D芯片堆叠中包括的另一个芯片，所述第二IO线通过所述DRAM芯片中的第二TSV将所述第三和第四IO位路由到其他芯片。
26.一种存储器访问装置，其包括：
用于在动态随机存取存储器（DRAM）库处接收第一和第二命令来访问所述DRAM库的部件；
用于响应于所述第一命令在第一组子阵列处打开所述DRAM库的第一页面的部件；
用于响应于所述第二命令在第二组子阵列处打开所述DRAM库的第二页面的部件；以及
用于在相同列地址选通脉冲（CAS）期间使能对所述第一和第二打开页面的输入/输出访问的部件。
27.如权利要求26所述的装置，其包括：
用于响应于所述第一命令基于分配给所述第一组子阵列的第一命令中指示的第一列地址来确定打开所述第一页面的部件；以及
用于响应于所述第二命令基于分配给所述第二组子阵列的第二命令中指示的第二列地址来确定打开所述第二页面的部件。
28.如权利要求27所述的装置，其包括所述DRAM库，所述DRAM库包括主数据线（MDQ），所述MDQ被设置使得所述MDQ的第一和第二部分分别被分配给所述第一和第二组子阵列，所述第一和第二部分能够在指定CAS期间对所述第一和第二打开页面进行IO访问。
29.如权利要求28所述的装置，包括所述第一命令是读命令并且所述第二命令是写命令。
30.一种存储器访问装置，其包括：
用于在动态随机存取存储器（DRAM）库处接收列地址以通过促使输入/输出（IO）位经由来自所述DRAM库的两个或以上子阵列的相应主数据线（MDQ）路由的指定列选择线（COLSL）来激活页面的部件；
用于在接收所述列地址后对于至少一个列地址选通脉冲延迟对于来自所述两个或以上子阵列的第一子阵列的指定COLSL的第一IO位的部件；以及
用于使经由对于所述第一子阵列的第一MDQ路由的第一IO位与经由对于所述两个或以上子阵列的第二子阵列的第二MDQ路由的第二IO位复用使得所述第一和第二IO位采用序列化方式在连续列地址选通脉冲中通过第一IO线路由的部件。
31.如权利要求30所述的装置，其包括定位在DRAM管芯上的DRAM库，所述第一IO线将所述第一和第二IO位路由到数据总线，其耦合于所述DRAM管芯。
32.如权利要求30所述的装置，其包括所述DRAM库，所述DRAM库定位在三维（3D）芯片堆叠中所包括的DRAM管芯上，所述第一IO线通过所述DRAM管芯中的第一硅直通孔（TSV）将所述第一和第二IO位路由到所述3D芯片堆叠中包括的另一个芯片。
33.如权利要求30所述的装置，其包括所述DRAM库，所述DRAM库具有第一和第二组子阵列，所述第一和第二子阵列包括在所述第一组中并且第三和第四子阵列包括在所述第二组中。
34.如权利要求33所述的装置，其包括：
用于在接收所述列地址后对于至少一个列地址选通脉冲延迟对于所述第三子阵列的指定COLSL的第三IO位的部件；
用于使经由对于所述第三子阵列的第三MDQ路由的第三IO位与经由对于所述第四子阵列的第四MDQ路由的第四IO位复用使得所述第三和第四IO位采用序列化方式在所述连续列地址选通脉冲中通过第二IO线路由的部件。
35.如权利要求34所述的装置，其包括所述DRAM库，所述DRAM库定位在三维（3D）芯片堆叠中包括的DRAM管芯上，所述第一IO线通过所述DRAM管芯中的第一硅直通孔（TSV）将所述第一和第二IO位路由到所述3D芯片堆叠中包括的另一个芯片，所述第二IO线通过所述DRAM芯片中的第二TSV将所述第三和第四IO位路由到其他芯片。
36.一种计算机可读介质，具有存储于其上的指令，当执行所述指令时，使得计算装置执行如权利要求7-10中的任一项所述的方法。
37.一种计算机可读介质，具有存储于其上的指令，当执行所述指令时，使得计算装置执行如权利要求20-25中的任一项所述的方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8380916B2 (en) 2009-06-04 2013-02-19 Micron Technology, Inc. Control of page access in memory
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
US10620879B2 (en) * 2017-05-17 2020-04-14 Macronix International Co., Ltd. Write-while-read access method for a memory device
US10346092B2 (en) * 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10741239B2 (en) * 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
JP6490840B1 (ja) * 2018-01-05 2019-03-27 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
CN110164487A (zh) * 2019-04-08 2019-08-23 苏州汇峰微电子有限公司 一种动态随机存储器的架构
US11099784B2 (en) 2019-12-17 2021-08-24 Sandisk Technologies Llc Crosspoint memory architecture for high bandwidth operation with small page buffer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831924A (en) * 1995-09-07 1998-11-03 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device having a plurality of banks distributed in a plurality of memory arrays
CN101095196A (zh) * 2004-11-29 2007-12-26 拉姆伯斯公司 微线程存储器

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4984217A (en) * 1985-01-23 1991-01-08 Hitachi, Ltd. Semiconductor memory
JP2894170B2 (ja) * 1993-08-18 1999-05-24 日本電気株式会社 メモリ装置
US5506810A (en) * 1994-08-16 1996-04-09 Cirrus Logic, Inc. Dual bank memory and systems using the same
US5761694A (en) * 1995-11-30 1998-06-02 Cirrus Logic, Inc. Multi-bank memory system and method having addresses switched between the row and column decoders in different banks
US5982696A (en) * 1996-06-06 1999-11-09 Cirrus Logic, Inc. Memories with programmable address decoding and systems and methods using the same
JP3280867B2 (ja) * 1996-10-03 2002-05-13 シャープ株式会社 半導体記憶装置
JPH10163451A (ja) * 1996-12-02 1998-06-19 Hitachi Ltd 半導体記憶装置
US6026466A (en) * 1997-06-16 2000-02-15 Integrated Silicon Solution, Inc. Multiple row address strobe DRAM architecture to improve bandwidth
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6314042B1 (en) * 1998-05-22 2001-11-06 Mitsubishi Denki Kabushiki Kaisha Fast accessible semiconductor memory device
JP2000048558A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
JP4632107B2 (ja) * 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
JP2002269982A (ja) * 2001-03-07 2002-09-20 Toshiba Corp 半導体メモリ
US6587917B2 (en) * 2001-05-29 2003-07-01 Agilent Technologies, Inc. Memory architecture for supporting concurrent access of different types
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US7254075B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US7280428B2 (en) * 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
GB2441726B (en) * 2005-06-24 2010-08-11 Metaram Inc An integrated memory core and memory interface circuit
WO2010117535A2 (en) * 2009-03-30 2010-10-14 Rambus Inc. Memory system, controller and device that supports a merged memory command protocol
JP2010272168A (ja) * 2009-05-21 2010-12-02 Elpida Memory Inc 半導体装置
JP2011082449A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置
JP2012113597A (ja) * 2010-11-26 2012-06-14 Panasonic Corp メモリ装置、メモリ制御回路及びメモリ制御システム
US9330735B2 (en) * 2011-07-27 2016-05-03 Rambus Inc. Memory with deferred fractional row activation
US8693269B2 (en) * 2011-08-08 2014-04-08 Samsung Electronics Co., Ltd. Memory device for managing timing parameters

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831924A (en) * 1995-09-07 1998-11-03 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device having a plurality of banks distributed in a plurality of memory arrays
CN101095196A (zh) * 2004-11-29 2007-12-26 拉姆伯斯公司 微线程存储器

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