CN105448336B

CN105448336B - 半导体存储装置

Info

Publication number: CN105448336B
Application number: CN201510101093.1A
Authority: CN
Inventors: 白川政信; 二山拓也; 细野浩司
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2014-09-16
Filing date: 2015-03-06
Publication date: 2019-12-10
Anticipated expiration: 2035-03-06
Also published as: TWI595489B; JP2016062623A; CN105448336A; US20160078954A1; US9659663B2; TW201612910A

Abstract

实施方式的半导体存储装置具有第1存储单元、与所述第1存储单元相邻的第2存储单元、与所述第1存储单元结合的第1字线、及与所述第2存储单元结合的第2字线。在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、及与所述第1电压不同的第2电压。在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。

Description

半导体存储装置

[相关申请]

本申请案享有以日本专利申请2014-188192号(申请日：2014年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有一种将存储单元三维排列而成的NAND型闪速存储器。

发明内容

本发明的实施方式提供一种可提高动作性能的半导体存储装置。

附图说明

图1是依据第1实施方式的半导体存储装置的框图。

图2及图3分别是依据第1实施方式的存储单元阵列的电路图及剖视图。

图4是表示依据第1实施方式的存储单元的阈值分布的曲线图。

图5是依据第1实施方式的NAND串的电路图。

图6是表示依据第1实施方式的存储单元的阈值分布的曲线图。

图7是依据第1实施方式的NAND串的电路图。

图8是表示依据第1实施方式的数据读出时的字线电压的变化的时序图。

图9是依据第1实施方式的数据读出时的存储单元与感测放大器的示意图。

图10是表示依据第1实施方式的数据读出时的字线电压的变化的时序图。

图11是依据第1实施方式的数据读出时的存储单元与感测放大器的示意图。

图12至图16分别是表示写入时的电荷分布的模型的示意图。

图17是表示存储单元的阈值分布的曲线图。

图18是表示依据第2实施方式的数据读出时的字线电压的变化的时序图。

图19是依据第2实施方式的数据读出时的存储单元与感测放大器的示意图。

图20是表示依据第2实施方式的数据读出时的字线电压的变化的时序图。

图21是依据第2实施方式的数据读出时的存储单元与感测放大器的示意图。

图22是表示写入时的电荷分布的模型的示意图。

图23是表示存储单元的阈值分布的曲线图。

图24是依据第3实施方式的NAND串的电路图。

图25是表示依据第3实施方式的数据写入时的字线电压的变化的时序图。

图26是表示依据第3实施方式的数据读出时的字线电压的变化的时序图。

图27是表示依据第3实施方式的存储单元的阈值分布的变动的状况的示意图。

图28是表示依据第3实施方式的NAND串的一部分区域的电荷的状况的示意图。

图29是表示依据第3实施方式的数据写入时的字线电压的变化的时序图。

图30是表示依据第3实施方式的プ编程验证时的字线电压的变化的时序图。

图31是表示依据第4实施方式的数据写入时的字线电压的变化的时序图。

图32是表示依据第4实施方式的存储单元的阈值分布的变动的状况的示意图。

图33是表示依据第4实施方式的NAND串的一部分区域的电荷的状况的示意图。

图34及图35分别是表示依据第5实施方式的电压VREADLA的层依存性的曲线图。

图36是依据第5实施方式的修正表的概念图。

图37是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。

图38及图39分别是NAND串的剖视图。

图40至图44分别是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。

图45是表示依据第6实施方式的数据读出时的字线电压的变化的时序图。

图46是依据第6实施方式的数据读出时的存储单元与感测放大器的示意图。

图47是表示存储单元的阈值分布的曲线图。

图48是表示依据第6实施方式的变化例的数据读出时的字线电压的变化的时序图。

图49是依据第6实施方式的变化例的数据读出时的存储单元与感测放大器的示意图。

图50是依据第7实施方式的半导体存储装置的框图。

图51及图52分别是依据第7实施方式的存储单元阵列的电路图及剖视图。

图53是依据第7实施方式的半导体存储装置的俯视图。

图54是表示图53中的区域A1的详情的俯视图。

图55及图56分别是依据第7实施方式的数据写入时及读出时的各种信号的时序图。

图57是依据第7实施方式的存储单元阵列的等效电路图。

图58至图60分别是依据第1实施方式的修正读出的概念图。

图61及图62分别是依据第2实施方式的修正读出的概念图。

图63是表示依据第1实施方式的变化例的数据读出时的字线电压的变化的时序图。

图64是依据第5实施方式的变化例的修正表的概念图。

图65是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。

图66是表示依据第5实施方式的电压VREADLA的变化量的层依存性的曲线图。

图67是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。

图68是表示依据第5实施方式的电压VREADLA的变化量的层依存性的曲线图。

具体实施方式

1.第1实施方式

对依据第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置是列举由存储单元在半导体衬底的上方层叠而成的三维层叠型NAND型闪速存储器为例进行说明。

1.1关于NAND型闪速存储器的构成

首先，对NAND型闪速存储器的构成进行说明。

1.1.1关于NAND型闪速存储器的全体构成

图1是依据本实施方式的NAND型闪速存储器的框图。如图所示，NAND型闪速存储器10具备存储单元阵列11、行解码器12、感测放大器13、源极线驱动器14、井驱动器15、定序器16、及寄存器17。

存储单元阵列11具备作为分别与字线及位线关联的多个非易失性存储单元的集合的多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK为数据的删除单位，同一区块BLK内的数据是统括地被删除。区块BLK的各个具备由存储单元串联连接而成的NAND串18的集合(此被称为耙指(finger)FNG(FNG0、FNG1、FNG2、…))。当然，存储单元阵列11内的区块数、及1区块BLK内的耙指数为任意。

行解码器12对区块地址或页面地址进行解码，选择对应区块的任一字线。而且，行解码器12对选择字线及非选择字线施加适当的电压。

感测放大器13在数据读出时对从存储单元读出至位线的数据进行感测、放大。另外，在数据写入时将写入数据传送至存储单元。对存储单元阵列11的数据的读出及写入是以多个存储单元单位进行，该单位为页面。

源极线驱动器14对源极线施加电压。

井驱动器15对形成有NAND串18的井区域施加电压。

寄存器17保持各种信号。例如，保持数据写入或删除动作的状态，并据此向控制器通知动作是否正常完成。或者，寄存器17也可保持从控制器200接收的命令或地址等，且保持各种表。

定序器16控制NAND型闪速存储器10全体的动作。

1.1.2关于存储单元阵列11

接下来，对所述存储单元阵列11的构成的详情进行说明。图2是任一区块BLK的电路图，其他区块BLK也具有相同的构成。

如图所示，区块BLK包含例如4个耙指FNG(FNG0～FNG3)。另外，各耙指FNG包含多个NAND串18。

NAND串18的各个包含例如8个存储单元晶体管MT(MT0～MT7)、及选择晶体管ST(ST1、ST2)。此外，也可在存储单元晶体管MT与选择晶体管ST之间设置虚设晶体管，这种例子将于后述的第7实施方式中进行说明。

存储单元晶体管MT具备包含控制栅极与电荷存储层的层叠栅极，非易失地保持数据。存储单元晶体管MT的个数不限于8个，也可为16个或32个、64个、128个等，其数量并不限定。存储单元晶体管MT是以于选择晶体管ST1、ST2间串联连接其电流路径的方式配置。该串联连接的一端侧的存储单元晶体管MT7的电流路径是连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径是连接于选择晶体管ST2的电流路径的一端。

耙指FNG0～FNG3的各个的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。另一方面，选择晶体管ST2的栅极是在多个耙指间共通连接于同一选择栅极线SGS。另外，同一区块内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。

即，字线WL0～WL7及选择栅极线SGS是在同一区块BLK内的多个耙指FNG0～FNG3间共通地连接，相对于此，选择栅极线SGD在同一区块内是按耙指FNG0～FNG3的每一个而独立。

另外，在存储单元阵列11内矩阵状配置的NAND串18之中、位于同一列的NAND串18的选择晶体管ST1的电流路径的另一端是共通连接于任一位线BL(BL0～BL(L-1)，(L-1)为1以上的自然数)。即，位线BL是在多个区块BLK间将NAND串18共通地连接。另外，选择晶体管ST2的电流路径的另一端是共通连接于源极线SL。源极线SL是在例如多个区块间将NAND串18共通地连接。

如上所述，同一区块内的存储单元晶体管MT的数据是统括地被删除。相对于此，数据的读出及写入对于任一区块的任一耙指FNG中的、共通连接于任一字线WL的多个存储单元晶体管MT是统括地进行。将该单位称为“页面”。

图3是依据本实施方式的存储单元阵列11的一部分区域的剖视图。如图所示，在p型井区域20上设有多个NAND串18。即，在井区域20上设有作为选择栅极线SGS发挥功能的多个布线层27、作为字线WL发挥功能的多个布线层23、及作为选择栅极线SGD发挥功能的多个布线层25。

而且，形成有贯通这些布线层25、23、及27并到达井区域20的内存洞26。在内存洞26的侧面依次设有区块绝缘膜28、电荷存储层29(绝缘膜)、及栅极绝缘膜30，进而于内存洞26内埋入有导电膜31。导电膜31是作为NAND串18的电流路径发挥功能、且在存储单元晶体管MT以及选择晶体管ST动作时形成通道的区域。

在各NAND串18中，设有多层(本例为4层)的布线层27是电气地共通连接，且连接于同一选择栅极线SGS。即，这4层布线层27实质上是作为1个选择晶体管ST2的栅极电极而发挥功能。这一点对于选择晶体管ST1(4层选择栅极线SGD)也相同。

根据以上构成，各NAND串18中，是在井区域20上依次层叠选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1。

此外，在图3的例子中，选择晶体管ST是与存储单元晶体管MT同样地具备电荷存储层29。然而，选择晶体管ST实质上并非作为保持数据的存储单元发挥功能，而是作为开关发挥功能。因此，使选择晶体管ST导通/断开的阈值也可通过向电荷存储层29注入电荷而控制。

在导电膜31的上端设有作为位线BL发挥功能的布线层32。位线BL是连接于感测放大器13。

而且，在井区域20的表面内设有n⁺型杂质扩散层33及p⁺型杂质扩散层34。在扩散层33上设有接触插塞35，在接触插塞35上设有作为源极线SL发挥功能的布线层36。另外，在扩散层34上设有接触插塞37，在接触插塞37上设有作为井布线CPWELL发挥功能的布线层38。布线层36及38是形成于比选择栅极线SGD更上层且比布线层32更下层的层。

以上的构成在记载图3的纸面的深度方向排列多个，通过在深度方向排列的多个NAND串18的集合而形成耙指FNG。另外，同一区块内所含的作为多个选择栅极线SGS发挥功能的布线层27彼此共通地连接。即，邻接的NAND串18间的井区域20上也形成有栅极绝缘膜30，与扩散层33邻接的半导体层27及栅极绝缘膜30形成至扩散层33附近为止。

因此，在选择晶体管ST2为导通状态时，形成于选择晶体管ST2的通道将存储单元晶体管MT0与扩散层33电连接。另外，通过对井布线CPWELL施加电压，可对导电膜31赋予电位。

此外，存储单元阵列11的构成也可为其他构成。即，存储单元阵列11的构成例如记载于“三维层叠非易失性半导体存储器”的2009年3月19日申请的美国专利申请12/407,403号。另外，记载于“三维层叠非易失性半导体存储器”的2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请12/532,030号。这些专利申请的全部内容通过参照而援用于本申请说明书中。

1.1.3关于存储单元晶体管的阈值分布

图4是表示依据本实施方式的存储单元晶体管MT的可获得的数据及阈值分布。

如图所示，各存储单元晶体管MT根据其阈值而可保持例如2位元的数据。所述2位元数据按阈值按从低往高的顺序为例如“11”、“01”、“00”、“10”。

保持“11”数据的存储单元的阈值为“E”电平。E电平是电荷存储层内的电荷被夺走而数据被删除的状态下的阈值，为正或负的值(例如小于电压VA)。

“01”、“00”、及“10”为向电荷存储层内注入电荷而数据被写入的状态下的阈值。保持“01”数据的存储单元的阈值为“A”电平，高于E电平(例如为电压VA以上、小于VB，VA＜VB)。保持“00”数据的存储单元的阈值为“B”电平，高于A电平(例如电压VB以上、小于VC，VB＜VC)。保持“10”数据的存储单元的阈值为“C”电平，高于B电平(例如电压VC以上)。

当然，2位元数据与阈值的关系并不限定于该关系，也可为例如“11”数据对应于“C”电平的情况，可适当地选择两者的关系。

1.2关于数据的写入动作

接下来，简单地说明依据本实施方式的数据的写入动作。图5是数据编程时的NAND串18的电路图，表示施加于各布线的电压。

如图所示，感测放大器13根据写入数据而对位线BL施加0V或正电压VDD。即，感测放大器13在向电荷存储层注入电荷而使阈值电平从“E”电平上升至“A”电平以上的情况下(将此称为“0”编程)，对位线BL施加例如0V。另一方面，在以“E”电平维持阈值电平的情况下(将此称为“1”编程)，对位线BL施加例如正电压VDD。

而且，行解码器12选择例如字线WL2，对选择字线WL2施加正的高电压VPGM(例如20V)，对其他非选择字线WL0、WL1、及WL3～WL7施加正电压VPASS。电压VPGM是用于通过FN穿隧而向电荷存储层注入电荷的高电压。另外，电压VPASS是无关于保持数据而使存储单元晶体管MT导通并且如后述那样防止向非选择的存储单元晶体管的误写入的电压，且VPGM＞VPASS。

另外，行解码器12对所选择的耙指FNG的选择栅极线SGD施加正电压VSGD，对选择栅极线SGS施加VSGS(例如0～0.3V)。

根据以上，存储单元晶体管MT0～MT7成为导通状态。另外，位线BL施加有0V的选择晶体管ST1为导通状态，位线BL施加有VDD的选择晶体管ST2截止。选择晶体管ST2为断开状态。

因此，在选择晶体管ST1为导通状态的NAND串18中，向连接于选择字线WL2的存储单元晶体管MT2的通道传送0V。由此，通过FN穿隧向电荷存储层注入电荷，存储单元晶体管MT2的阈值上升。另一方面，在选择晶体管ST2为截止状态的NAND串中，存储单元晶体管MT的通道电气浮动，因与字线WL的结合，其电位上升至接近VPASS的电压。结果，在存储单元晶体管MT2中，控制栅极与通道之间的电位差变小，电荷不会注入电荷存储层，存储单元晶体管MT2的阈值电平得到维持(或者可将向电荷存储层的电荷注入量抑制为极少，所以可使阈值电平的变动为最小限度，实质上不写入数据)。

图6表示依据本实施方式的数据写入时的阈值电压的变动的状况。数据的写入是使用电压VPGM变动阈值的编程动作、及变动后确认阈值是否上升至目标电平的验证动作的组合。

在本例的情况下，写入“A”电平、“B”电平、及“C”电平时使用的验证电平分别始终为VA、VB、及VC。即，并不使用如电荷存储层中使用有导电体的NAND型闪速存储器中使用的二阶段写入的手法。

在二阶段写入中，首先在第1写入中将应向“E”及“A”电平写入的存储单元晶体管MT的阈值维持为“E”电平，将应向“B”及“C”电平写入的存储单元晶体管MT的阈值写入为例如VA与VC的中间电平的“LM”电平。即，作为验证电平是使用例如VA与VB之间的电压VLM。之后，在第2写入中，进行从“LM”电平向“B”电平及“C”电平的写入。

在本例中，不使用这种“LM”电平，若目标阈值电平为“C”电平，最初便使用VC作为验证电平进行写入。“A”电平及“B”电平也相同。

1.3关于数据的读出动作

接下来，对依据本实施方式的读出动作进行说明。

1.3.1关于读出动作的流程

首先，使用图7来说明读出动作的大体流程。图7是读出动作时的NAND串18的电路图，表示各布线的电压。另外，在图7中是例示从连接于字线WL2的存储单元晶体管MT2读出数据的情况。

如图所示，读出动作大体包含“预先读出”及“正式读出”。所谓预先读出，是从连接于在漏极侧与原本欲读出数据的字线WL2相邻的字线WL3的存储单元晶体管MT读出数据的动作。而且，正式读出是从原本的读出对象的字线WL2读出数据的动作。在正式读出中，对设为预先读出对象的非选择字线WL3施加与其他非选择字线WL不同的电压VREADLA。

在预先读出时，感测放大器13向位线BL供给电流，预充电至例如电压VBL。行解码器12对选择字线WL3施加正电压VCGRV，对其他非选择字线WL0～WL2及WL4～WL7施加正电压VREAD。电压VCGRV根据成为读出对象的数据而变化，例如为图4所说明的电压VA、VB、及VC的任一个。另外，电压VREAD是无关于保持数据而使存储单元晶体管MT导通的电压，且VCGRV＜VREAD。

另外，行解码器12对所选择的耙指FNG的选择栅极线SGD及SGS施加正电压VSG。

根据以上，选择晶体管ST及存储单元晶体管MT0～MT2及MT4～MT7成为导通状态，存储单元晶体管MT3基于保持数据与VCGRV的关系而成为导通状态或断开状态。在预先读出中，通过使VCGRV依次上升，而从连接于字线WL3的存储单元晶体管MT将数据读出至感测放大器13。

正式读出与预先读出的不同之处为，对邻接于选择字线WL2的非选择字线WL3施加电压VREADLA及VREAD'。电压VREADLA是与电压VREAD同样地无关于保持数据而使存储单元晶体管MT导通的电压。而且，电压VREADLA是用于修正后述存储单元间干涉效应所致的阈值变动的影响的电压，且为与VREAD不同的值。而且，根据存储单元间干涉效应的程度，可为VREADLA＞VREAD，也可为VREADLA＜VREAD。电压VREAD'是小于电压VREADLA及VREAD的电压，是使存储单元晶体管MT导通的电压。但，VREAD'并不用于修正存储单元间干涉效应所致的阈值变动。

另外，与电压VREAD不同地，电压VREADLA是在读出动作中按存储单元晶体管MT3所保持的每一数据而升压。而且，每次升压时通过感测放大器13选通从对应的存储单元晶体管MT2读出的数据。

1.3.2关于读出动作的详情

对所述读出动作的详情进行说明。在各存储单元晶体管MT可保持2位元以上的数据的情况下，对每一位元进行所述正式读出。在本例中，是以如图4所说明那样存储单元晶体管MT保持2位元数据的情况为例而进行说明。所述2位元数据的各位元(上位位元与下位位元)的正式读出是分别独立地进行。在上位位元读出中，特定出保持“E”电平的位元(存储单元晶体管MT)及保持“C”电平的位元。在下位位元读出中，特定出各位元为“A”电平以下(即，保持“E”电平或“A”电平的任一个)、还是“B”电平以上(即，保持“B”电平或“C”电平的任一个)。

＜关于上位位元读出＞

首先，使用图8来说明上位位元读出。图8是预先读出、及正式读出中的上位位元读出时的、成为读出对象的字线WLn(n为1以上的自然数)及在漏极侧与其相邻的字线WL(n+1)的电位变化的时序图。

如图所示，定序器16首先进行预先读出(时刻t0～t1)。在预先读出中，行解码器12选择字线WL(n+1)，对WL(n+1)依次施加电压VCGRV_A、VCGRV_B、及VCGRV_C(n为选择字线编号，在本例的情况下为0～6的任一个)。电压VCGRV_A、VCGRV_B、及VCGRV_C也可为例如图4所示的电压VA、VB、及VC。另外，行解码器12对字线WLn及其他非选择字线WL施加电压VREAD。结果，确定选择耙指FNG中连接于字线WL(n+1)的全体存储单元晶体管MT的数据，并将其保持于例如感测放大器13或定序器16。

接下来，定序器16进行正式读出(上位位元读出)。在图8的例子中，首先进行特定出各位元具有“E”电平的阈值、或具有“A”电平以上的阈值(即，具有“A”电平、“B”电平、及“C”电平的哪一阈值)的读出(将此称为读出动作AR)。

在读出动作AR中，行解码器12对选择字线WLn施加电压VCGRV_A(例如VA)。另外，行解码器12对非选择字线WL(n+1)依次施加电压VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C1(将各期间称为期间AR1、AR2、AR3、及AR4)。例如，VREAD'_E＜VREADLA_A＜VREADLA_B＜VREADLA_C1。对其他非选择字线WL施加电压VREAD。电压VREAD并不限定于此，可为例如高于VREAD'_E且低于VREADLA_A的电压。当然，也可为VREAD低于VREAD'_E的情况。

而且，感测放大器13对预先读出结果为“E”电平的列(位线)在期间AR1感测并选通数据。此外，所谓数据的“选通”，是指如下动作：于某个时刻，根据位线中流通的电流或位线的电压而确定读出数据为“0”还是“1”，并将此数据获取至感测放大器13内的锁存电路。另外，对预先读出结果为“B”电平的列在期间AR2感测并选通数据。而且，对预先读出结果为“B”电平的列在期间AR3感测并选通数据。而且，对预先读出结果为“C”电平的列在期间AR4感测并选通数据。

接下来，定序器16执行对具有“C”电平的位元进行特定的读出(读出动作CR)。

在读出动作CR中，行解码器12对选择字线WLn施加电压VCGRV_C(例如VC)。另外，行解码器12对非选择字线WL(n+1)依次施加电压VREAD'_EAB及VREADLA_C2(将各期间称为期间CR1及CR2)。例如，VREAD'_EAB＜VREADLA_C2。另外，至少VREADLA_EAB＜VREADLA_C1。

而且，感测放大器13对预先读出结果为“E”电平、“A”电平、及“B”电平的列，在期间CR1感测并选通数据。另外，对预先读出结果为“C”电平的列在期间CR2感测并选通数据。

根据以上，对成为读出对象的字线WL特定出具有“E”电平及“C”电平的阈值的位元。

使用图9来说明所述动作的具体例。图9是表示上位位元读出时的、对应于字线WLn及WL(n+1)的页面数据、与由感测放大器13内的锁存电路确定的数据的示意图。在图9中，为简化说明，假定由16个存储单元晶体管构成1页面的情况。另外，将连接于各位线BL0～BL15的存储单元晶体管MT或存储单元晶体管MT所保持的数据称为位元0～位元15，将对应于这些位元的列地址称为地址0～15。而且，该页面数据为“EABCEABCEABCEABC”。

如图所示，进行预先读出的结果，对应于字线WL(n+1)的页面数据为“EEEEAAAABBBBCCCC”。

接下来，定序器16进行正式读出。在正式读出时，本例中首先特定出保持“E”电平的位元(读出动作AR)。

依据定序器16的命令，行解码器12对选择字线WLn施加VCGRV_A(例如VA)，对WL(n+1)施加VREAD'_E(期间AR1)。在该期间AR1，感测放大器13感测并选通邻接位元数据(WL(n+1)的数据)为“E”电平的位元、即对位线BL0～BL3读出的数据。在本例中，位线BL0～BL3之中、位线BL0中流通单元电流(cell current)。因此，确定位元0＝“E”，将该数据存储于感测放大器13的锁存电路。数据已确定的位元之后不会成为读出对象，位线BL被固定为例如0V等固定的电位。另一方面，位线BL1～BL3中不流通单元电流，所以确定位元1～3为“A”电平以上(换句话说，也可说数据未确定)。当然，对应于保持“E”电平的其他位元4、8、及12的位线BL4、BL8、及BL12中也有流通单元电流的可能性(若因存储单元间干涉效应而阈值上升，则不流通电流)。但是，由于这些位元的邻接位元并非“E”电平，所以在期间AR1不进行感测、选通。

接着，行解码器12对选择字线WLn施加VCGRV_A，并使对WL(n+1)的施加电压升压至VREADLA_A(期间AR2)。在该期间AR2，感测放大器13感测并选通邻接位元数据为“A”的位元、即对位线BL4～BL7读出的数据。在本例中，位线BL4～BL7之中、位线BL4中流通单元电流。因此，确定位元4＝“E”，将其存储于感测放大器13的锁存电路。由此，之后将位线BL4从读出对象中排除。由于位线BL5～BL7中不流通单元电流，所以确定位元5～7为“A”电平以上。另外，位线BL8及BL12中也有流通单元电流的可能性，但在AR2不进行感测、选通。

而且，行解码器12对选择字线WLn施加VCGRV_A，并使对WL(n+1)的施加电压升压至VREADLA_B(期间AR3)。在该期间AR3，感测放大器13感测并选通邻接位元数据为“B”的位元、即对位线BL8～BL11读出的数据。在本例中，位线BL8～BL11之中、位线BL8中流通单元电流。因此，确定位元8＝“E”，将其存储于感测放大器13的锁存电路。由此，之后将位线BL8从读出对象中排除。由于位线BL9～BL11中不流通单元电流，所以确定位元9～11为“A”电平以上。另外，位线BL12中也有流通单元电流的可能性，但在AR3不进行感测、选通。

而且，行解码器12对选择字线WLn施加VCGRV_A，并使对WL(n+1)的施加电压升压至VREADLA_C1(期间AR4)。在该期间AR4，感测放大器13感测并选通邻接位元数据为“C”的位元、即对位线BL12～BL15读出的数据。在本例中，位线BL12～BL15之中、位线BL12中流通单元电流。因此，确定位元12＝“E”，将其存储于感测放大器13的锁存电路。由此，之后将位线BL12从读出对象中排除。由于位线BL13～BL15中不流通单元电流，所以确定位元13～15为“A”电平以上。

接下来，定序器16特定出保持“C”电平的位元(读出动作CR)。即，依据定序器16的命令，行解码器12对选择字线WLn施加VCGRV_C(例如VC)，对WL(n+1)施加VREAD'_EAB(期间CR1)。在该期间CR1，感测放大器13感测并选通邻接页面数据为“E”、“A”、及“B”的位元、即对位线BL0～BL11读出的数据。在本例中，位线BL0～BL11之中、位线BL3、BL7、及BL11中流通单元电流。因此，确定位元3、7、及11＝“C”，将该数据存储于感测放大器13的锁存电路。而且，使这些位线BL的电位固定。当然，对应于保持“C”电平的位元15的位线BL15中也有流通单元电流的可能性。但是，由于该位元15的邻接位元并非“E”电平，所以在期间CR1不进行感测、选通。另外，确定已确定为“E”电平的位元0、4、及8以外的位元1、2、5、6、9、及10为“A”电平或“B”电平。

接着，行解码器12对选择字线WLn施加VCGRV_C2，并使对WL(n+1)的施加电压升压至VREADLA_C2(期间CR2)。在该期间CR2，感测放大器13感测并选通邻接页面数据为“C”的位元、即对位线BL12～BL15读出的数据。在本例中，位线BL12～BL15之中、位线BL15中流通单元电流。因此，确定位元15＝“C”，将该数据存储于感测放大器13的锁存电路。另外，确定除了已确定为“E”电平的位元12以外的位元13及14为“A”电平或“B”电平。

通过以上的上位位元读出，确定位元0、3、4、7、8、11、12、及15的数据。即，将具有“E”电平及”C”电平的位元全部确定。

＜关于下位位元读出＞

接下来，使用图10来说明下位位元读出。图10是表示预先读出、及正式读出中的下位位元读出时的字线WLn及WL(n+1)的电位变化的时序图。

如图所示，定序器16首先进行预先读出(时刻t0～t1)。该预先读出是与上位位元读出时进行的动作相同。在对同一字线连续读出上位位元及下位位元的情况下，也可省略下位位元读出中的预先读出。

接下来，定序器16进行正式读出(下位位元读出)。在下位位元读出中，判定各位元的阈值为“A”电平以下(即，具有“E”电平及“A”电平的哪一个)、还是“B”电平以上(即，具有“B”电平及“C”电平的哪一个)(读出动作BR)。

即，行解码器12对选择字线WLn施加电压VCGRV_B(例如VB)。另外，行解码器12对非选择字线WL(n+1)依次施加电压VREAD'_EA、VREADLA_B、及VREADLA_C(将各期间称为期间BR1、BR2、及BR3)。例如，VREAD'_EA＜VREADLA_B＜VREADLA_C，VREAD'_EA可与VREAD相同，也可小于VREAD。

而且，感测放大器13对预先读出结果为“E”电平的列及为“A”电平的列，在期间BR1感测并选通数据。另外，对预先读出结果为“C”电平的列在期间BR2感测并选通数据。而且，对预先读出结果为“C”电平的列在期间BR3感测并选通数据。

根据以上，特定出各位元的阈值为“A”电平以下还是“B”电平以上。

使用图11来说明所述动作的具体例。图11是表示下位位元读出时的、对应于字线WLn及WL(n+1)的页面数据、与由感测放大器13内的锁存电路确定的数据的示意图。

首先，定序器如图9所说明那样进行预先读出。结果，对应于字线WL(n+1)的页面数据为“EEEEAAAABBBBCCCC”。此外，图9中确定“E”电平及“C”电平的位元后连续进行上位位元读出时，可省略预先读出。

然后，定序器16进行正式读出，读出针对字线WLn的上位位元。即，依据定序器16的命令，行解码器12对选择字线WLn施加VCGRV_B(例如VB)，对WL(n+1)施加VREAD'_EA(期间BR1)。

在该期间BR1，感测放大器13感测并选通邻接位元数据为“E”及“A”电平的位元、即对位线BL0～BL7读出的数据。其中，在本例中，位线BL0、BL1、BL4、及BL5中流通单元电流。因此，确定位元0、1、4、及5为“E”电平或“A”电平，将此资讯存储于感测放大器13的锁存电路。另一方面，位线BL2、BL3、BL6、及BL7中不流通单元电流。因此，确定位元2、3、6、及7为“B”电平或“C”电平，将此资讯存储于锁存电路。

接着，行解码器12对选择字线WLn施加VCGRV_B，并使对WL(n+1)的施加电压升压至VREADLA_B(期间BR2)。在该期间BR2，感测放大器13感测并选通邻接位元数据为“B”的位元、即对位线BL8～BL11读出的数据。在本例中，位线BL8及BL9中流通单元电流。因此，确定位元8及9为“E”电平或“A”，确定位元10及11为“B”电平或“C”电平，将这些资讯存储于感测放大器13的锁存电路。

而且，行解码器12对选择字线WLn施加VCGRV_A，并使对WL(n+1)的施加电压升压至VREADLA_C(期间BR3)。在该期间BR3，感测放大器13感测并选通邻接位元数据为“C”的位元、即对位线BL12～BL15读出的数据。在本例中，位线BL12及BL13中流通单元电流。因此，确定位元12及13为“E”电平或“A”电平，确定位元14及15为“B”电平或“C”电平，将这些资讯存储于感测放大器13的锁存电路。

根据以上，如图11的锁存电路所示，对于读出对象页面的全***元0～15确定它们的数据为“A”电平以下还是“B”电平以上。

1.4依据本实施方式的效果

依据本实施方式的半导体存储装置，可提高数据的读出动作可靠性。以下详细说明本效果。

图12至图14表示对字线WLn分别写入“A”电平、“B”电平、及“C”电平时的电荷分布的理想模型与实际模型。

如图12所示，若假定例如“A”电平的阈值由50个左右的电子实现，理想来说，理想的是所有电子存在于与字线WLn重叠(overlap)的区域R1。但是，在电荷存储层中使用有绝缘膜的MONOS构造的情况下，电荷存储层是在邻接的存储单元晶体管MT间相互连接。换句话说，相邻的字线间也设有电荷存储层(区域R2及R3)。因此，如图12的实际模型所示，电子的一部分也被区域R2及R3捕获。

假设，原本应进入区域R1的电子数的1/3左右被区域R2及R3捕获，且假定这些区域R2及R3内存在的电子的1/4左右有助于阈值变动。于是，写入“A”电平时，区域R1内存在的电子为例如约42个、区域R2及R3内存在的电子分别为约14个。区域R1的电子数为少于50个的42个，区域R2及R3内存在的电子中的约7个有助于阈值变动。即，成为与区域R1内存在42+7＝49个电子等效的状态，所以该状态下通过编程验证。

这一点对于“B”电平及“C”电平也相同。图13表示“B”电平的情况。根据图13的例子，“B”电平的阈值是通过被区域R1捕获的例如电子100个左右而实现。于是，在实际模型中，区域R1内存在的电子为约85个，区域R2及R3内分别存在约28个电子。而且，区域R2及R3内存在的电子中的约14个有助于阈值变动。即，成为与区域R1内存在85+14＝99个电子等效的状态，所以该状态下通过编程验证。

图14表示“C”电平的情况。根据图14的例子，“C”电平的阈值是通过被区域R1捕获的例如电子150个左右而实现。于是，在实际模型中，区域R1内存在的电子为约130个，区域R2及R3内分别存在约43个电子。而且，区域R2及R3内存在的电子中的约22个有助于阈值变动。即，成为与区域R1内存在130+22＝152个电子等效的状态，所以该状态下通过编程验证。

基于如上的模型，使用图15及图16对字线WLn与WL(n+1)之间的存储单元间干涉效应进行说明。图15表示实际模型中对字线WLn写入“A”电平，之后对字线WL(n+1)写入“C”电平的情况下的电荷分布。另外，图16表示对字线WLn写入“C”电平，之后对字线WL(n+1)写入“A”电平的情况下的电荷分布。

如图15所示，对字线WLn写入“A”电平后，对字线WL(n+1)写入“C”电平的情况下，被区域R3捕获的电子数为例如约43个。即，“A”写入时区域R3捕获约14个电子，接着通过“C”写入而区域R3新捕获约29个电子。

结果，区域R2及R3中有助于存储单元晶体管MTn的阈值变动的电子数为约14个。即，与区域R1的电子数为42+14＝56个的情况等效。该数量为原本的电子数50个的1成以上，为较多的电子数。结果，存储单元晶体管MTn的阈值有高于“A”电平的可能性，视情况而有到达“B”电平的可能。

相反，对字线WLn写入“C”电平后，对字线WL(n+1)写入“A”电平的情况下，认为不会发生这种现象。其原因在于，如图16所示，在“C”写入的时间点，区域R3捕获约43个电子。由此，对字线WL(n+1)进行“A”写入时，认为区域R3内不会有电子进入。因此，有助于“C”电平的电子数为约152个，与原本的电子数大体相同。

根据所述说明，可知某存储单元晶体管MT(n+1)对存储单元晶体管MT的阈值造成影响，是在存储单元晶体管MT(n+1)的阈值高于存储单元晶体管MTn的阈值的情况下发生。

图17表示“E”～“C”电平的阈值分布因所述存储单元间干涉效应而变动的状况。如图所示，在存储单元晶体管MTn具有“C”电平的情况下，不会受到在漏极侧相邻的存储单元晶体管MT(n+1)影响。

相对于此，在存储单元晶体管MT(n+1)为“C”电平的情况下，“B”电平的阈值上升。另外，在存储单元晶体管MT(n+1)为“B”电平或“C”电平的情况下，“A”电平的阈值上升。而且，在存储单元晶体管MT(n+1)为“A”电平、“B”电平、或“C”电平的情况下，“E”电平的阈值上升。

假定阈值电压因这种存储单元间干涉效应而上升，在本实施方式中，对在漏极侧相邻的字线WL(n+1)施加大于(也可小于)VREAD的电压VREADLA(修正读出)。通过该VREAD与VREADLA的差量的电压，抵消阈值变动的影响，而可防止误读出。

而且，如图15及图16所说明那样，有产生阈值变动可能性的是漏极侧相邻的位元具有高于读出对象位元的阈值电平的情况，所以该情况下进行修正读出，除此以外的情况下不进行修正(即，对字线WL(n+1)施加电压VREAD')。

这样，根据本实施方式，可精度良好地估算存储单元间干涉效应所致的阈值变动的程度，从而可提高数据的读出可靠性。

2.第2实施方式

接下来，对依据第2实施方式的半导体存储装置进行说明。本实施方式是在所述第1实施方式中假定邻接存储单元的阈值电平相同的情况下也存在存储单元间干涉效应。以下，只对与所述第1实施方式不同之处进行说明。

2.1关于读出动作的详情

关于依据本实施方式的读出动作，以下是与第1实施方式同样地分成上位位元读出及下位位元读出而进行说明。

＜关于上位位元读出＞

图18是表示依据本实施方式的预先读出及上位位元读出时的、字线WLn及WL(n+1)的电位变化的时序图。

如图所示，本实施方式与第1实施方式所说明的图8的不同之处为，正式读出的读出动作CR中，施加于字线WL(n+1)的电压是按VREAD'_EA、VREADLA_B2、及VREADLA_C2的顺序升压。此外，本例中的读出动作AR中的电压VREADLA_B为区别于读出动作CR时的电压而表述为电压VREADLA_B1。该电压为与电压VREAD不同的值。另外，VREADLA_B1与VREADLA_B2、及VREADLA_C1与VREADLA_C2可为相同值，也可为不同值。

使用图19对所述动作的具体例进行说明。图19对应于第1实施方式所说明的图9。

如图所示，在期间AR1，确定位元0为“E”电平，位元1～3为“A”电平以上。另外，在期间AR2，确定位元4为“E”电平，位元5～7为“A”电平以上。而且，在期间AR3，确定位元8为“E”电平，位元9～11为“A”电平以上。而且，在期间AR4，确定位元12为“E”电平，位元13～15为“A”电平以上。

另外，在期间CR1，确定位元3及7为“C”电平，位元1、2、5、及6为“A”电平或“B”电平。而且，在期间CR2，确定位元11为“C”电平，位元9及10为“A”电平或“B”电平。而且，在期间CR3，确定位元15为“C”电平，位元13及14为“A”电平或“B”电平。

＜关于下位位元读出＞

接下来，使用图20对依据本实施方式的下位位元读出进行说明。图20是表示预先读出、及正式读出中的下位位元读出时的字线WLn及WL(n+1)的电位变化的时序图。

如图所示，本实施方式与第1实施方式不同之处为，正式读出中，在字线WL(n+1)为“E”电平的情况下及“A”电平的情况下，改变施加于字线WLn的电压。

即，在第1实施方式中，施加于字线WL(n+1)的电压是准备有VREAD'_EA、VREADLA_B、及VREADLA_C，相对于此，在本实施方式中，是准备VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C。

而且，如将各电压的施加期间分别设为期间BR1、BR2、BR3、及BR4，则感测放大器13对预先读出结果为“E”电平的列在期间BR1感测并选通数据。另外，对预先读出结果为“A”电平的列，在期间BR2感测并选通数据。而且，对预先读出结果为“B”电平的列，在期间BR3感测并选通数据。而且，对预先读出结果为“C”电平的列，在期间BR4感测并选通数据。

使用图21对所述动作的具体例进行说明。图21对应于第1实施方式所说明的图10。

如图所示，在期间BR1，确定位元0及1为“E”电平或“A”电平，确定位元2及3为“B”电平或“C”电平。另外，在期间BR2，确定位元4及5为“E”电平或“A”电平，确定位元6及7为“B”电平或“C”电平。而且，在期间BR3，确定位元8及9为“E”电平或“A”电平，确定位元10及11为“B”电平或“C”电平。而且，在期间BR4，确定位元12及13为“E”电平或“A”电平，确定位元14及15为“B”电平或“C”电平。

2.2依据本实施方式的效果

根据本实施方式，可相比第1实施方式而进一步提高数据的读出可靠性。以下说明本效果。

图22表示第1实施方式中使用图12至图14所说明的模型中，对字线WLn写入“B”电平，之后对字线WL(n+1)同样写入“B”电平的情况下的电荷分布。

如图13所说明那样，对字线WLn写入“B”电平时，相邻的字线WL(n-1)及WL(n+1)之间的区域R2及R3分别捕获例如28个电子。

接下来，第1实施方式为如下模型，即，对字线WL(n+1)同样写入“B”电平时，由于区域R3中已存在约28个电子，所以区域R3中1个电子也不会进入。但是，有时相比于考虑区域R3中完全不会进入电子，考虑电子进入多少更接近实际情况。图22表示基于这种考虑，已存在约28个电子的区域R3新捕获20个左右的电子的情况。该情况下，区域R1的电子数等效地变成106个。即，“B”电平的阈值电压视情况而有上升至“C”电平的可能性。

图23表示“E”～“C”电平的阈值分布因所述存储单元间干涉效应而变动的状况。如图所示，在存储单元晶体管MTn具有“C”电平的情况下，且漏极侧相邻的存储单元晶体管MT(n+1)为“C”电平的情况下，阈值上升。另外，在存储单元晶体管MT(n+1)为“B”电平或“C”电平的情况下，“B”电平的阈值上升。另外，在存储单元晶体管MT(n+1)为“A”电平、“B”电平、或“C”电平的情况下，“A”电平及“B”电平的阈值上升。

因此，在本实施方式中，即便于漏极侧相邻的位元为与读出对象位元相同的阈值电平的情况下也进行修正读出。例如，在图20的期间BR1，通过对字线WL(n+1)施加与VREAD不同的VREADLA_E，而进行修正读出。

通过本实施方式，也可精度良好地估算存储单元间干涉效应所致的阈值变动的程度，从而可提高数据的读出可靠性。

3.第3实施方式

接下来，对依据第3实施方式的半导体存储装置进行说明。本实施方式是在所述第1或第2实施方式中于编程验证时使字线WL(n+1)的电压升压。以下，只对与第1、第2实施方式不同之处进行说明。

3.1关于编程验证

首先，使用图24对依据本实施方式的编程验证进行说明。数据的写入大体包含向电荷存储层注入电子而使阈值变动的编程动作、及判断编程后阈值是否上升至目标值的编程验证动作。而且，通过重复编程及编程验证而写入数据。

如图24所示，编程验证时，对选择字线WL2施加验证电压Vvfy。验证电压Vvfy是与写入数据相应的值，在阈值电平为“A”电平时设为Vvfy_A，在阈值电平为“B”电平时设为Vvfy_B，在阈值电平为“C”电平时设为Vvfy_C。验证电压Vvfy_A、Vvfy_B、及Vvfy_C分别为略小于例如读出电压VA、VB、及VC的电压。

对在漏极侧与选择字线WL2邻接的非选择字线WL3施加电压V(n+1)，对其他非选择字线WL0、WL1、及WL4～WL7施加电压VREAD。关于电压V(n+1)于后文叙述。

而且，对选择栅极线SGD及SGS施加电压VSG，使选择晶体管ST1及ST2为导通状态。在该状态下，从连接于字线WL2的存储单元晶体管读出数据。结果，若存储单元晶体管为导通状态，则阈值电平并未到达目标电平，需要再次进行编程。另一方面，若存储单元晶体管为断开状态，则阈值电平到达目标电平，对该存储单元晶体管的数据写入完成。

图25表示数据写入时的选择字线WLn(图24的例子中为字线WL2)、非选择字线WL(n+1)(图24的例子中为字线WL3)、及其他非选择字线WL的电压。

如图所示，在编程时，对选择字线WLn施加编程电压VPGM，对非选择字线施加电压VPASS。电压VPGM是用于将电子注入至电荷存储层的高电压。另外，电压VPASS是无关于保持数据而使存储单元晶体管为导通状态的电压，且为可通过自升压技术而使通道充分上升的电压，且VPGM＞VPASS。

若通过对选择字线WLn施加电压VPGM而执行编程，接着进行编程验证。如图25所示，在编程验证时，对选择字线WLn依次施加验证电压Vvfy_A、Vvfy_B、及Vvfy_C。但，根据编程与编程验证的组合的重复次数，也有只施加这些电压的任2个或任1个的情况。

对字线WL(n+1)施加电压V(n+1)_E、V(n+1)_A、及电压V(n+1)_B作为电压V(n+1)。电压V(n+1)_E、V(n+1)_A、及电压V(n+1)_B分别对应于验证电压Vvfy_A、Vvfy_B、及Vvfy_C。即，对字线WLn施加验证电压Vvfy_A时，对字线WL(n+1)施加电压V(n+1)_E，对字线WLn施加验证电压Vvfy_B时，对字线WL(n+1)施加电压V(n+1)_A，对字线WLn施加验证电压Vvfy_C时，对字线WL(n+1)施加电压V(n+1)_B。

3.2关于读出动作

接下来，使用图26对依据本实施方式的数据的读出动作进行说明。如图所示，在数据读出时施加于选择字线WLn及非选择字线WL(n+1)的电压是与第1实施方式所说明的图8大体相同。但，与图8不同之处为，正式读出时施加于非选择字线WL(n+1)的电压的值比第1实施方式的情况低(图中的虚线表示第1实施方式的情况，实线表示第3实施方式的情况)。

此外，图26是图示上位位元读出的情况，但下位位元读出的情况也相同。即，在第1实施方式所说明的图10中，将电压VREAD'_EA、VREADLA_B、及VREADLA_C的值设定为比第1实施方式的情况低。

3.3关于阈值分布的变动及电压V(n+1)

接下来，使用图27对本实施方式中的存储单元晶体管的阈值分布的变动及电压V(n+1)进行说明。以下表示如下情况，即，对连接于字线WLn的存储单元晶体管写入数据，接着对连接于字线WL(n+1)的存储单元晶体管写入数据，接着从连接于字线WLn的存储单元晶体管读出数据。

＜字线WLn写入＞

如图所示，首先对连接于字线WLn的存储单元晶体管写入数据。结果，阈值电平为“A”电平的存储单元晶体管的阈值电压高于验证电压Vvfy_A。另外，阈值电平为“B”电平的存储单元晶体管的阈值电压高于验证电压Vvfy_B。而且，阈值电平为“C”电平的存储单元晶体管的阈值电压高于验证电压Vvfy_C。

另外，对字线WLn进行写入时，在编程验证时对字线WL(n+1)施加电压V(n+1)_E、V(n+1)_A、及V(n+1)_B。如图27所示，验证电压Vvfy与电压V(n+1)之间存在例如以下关系。

Vvfy_A＜V(n+1)_E＜Vvfy_B、

Vvfy_B＜V(n+1)_A＜Vvfy_C、

Vvfy_C＜V(n+1)_B＜VREAD

此外，该关系只是一个例子，也可为例如V(n+1)_E高于Vvfy_B、V(n+1)_A高于Vvfy_C的情况。只要至少例如V(n+1)_E＜V(n+1)_A＜V(n+1)_B＜VREAD成立便可。另外，图27所示的电压V(n+1)_C可为与例如电压VREAD相同的电压，也可为大于VREAD的电压。

＜字线WL(n+1)写入＞

接下来，对连接于字线WL(n+1)的存储单元晶体管写入数据。此时的动作是与对所述字线WLn进行写入时相同。

＜字线WLn读出＞

接下来，从连接于字线WLn的存储单元晶体管读出数据。以下，对读出动作AR、BR、及CR进行说明。

·关于读出动作AR

在读出动作AR中，对选择字线WLn施加读出电压VA。而且，在预先读出时从邻接存储单元(连接于字线WL(n+1)的存储单元晶体管)为“E”电平的选择存储单元(连接于字线WLn的存储单元晶体管)读出数据时，对字线WL(n+1)施加电压V(n+1)_E。另外，在从邻接存储单元为“A”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_A。而且，在从邻接存储单元为“B”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_B。而且，在从邻接存储单元为“C”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_C。

即，在图26中，字线WL(n+1)的电压是以如下方式设定。

VREAD'_E＝V(n+1)_E、

VREADLA_A＝V(n+1)_A、

VREADLA_B＝V(n+1)_B、

VREADLA_C1＝V(n+1)_C

·关于读出动作CR

在读出动作CR中，对选择字线WLn施加读出电压VC。而且，在从邻接存储单元为“E”、“A”、或“B”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_B。而且，在从邻接存储单元为“C”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_C。

即，在图26中，字线WL(n+1)的电压是以如下方式设定。

VREAD'_EAB＝V(n+1)_B、

VREADLA_C1＝V(n+1)_C

·关于读出动作BR

在读出动作BR中，对选择字线WLn施加读出电压VB。而且，在从邻接存储单元为“E”或“A”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_A。而且，在从邻接存储单元为“B”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_B。而且，在从邻接存储单元为“C”电平的选择存储单元读出数据时，对字线WL(n+1)施加电压V(n+1)_C。

即，在图10中，字线WL(n+1)的电压是以如下方式设定。

VREAD'_EA＝V(n+1)_A、

VREADLA_B＝V(n+1)_B、

VREADLA_C1＝V(n+1)_C

3.4依据本实施方式的效果

在本实施方式中，也与第1及第2实施方式同样地，可修正存储单元间干涉效应所致的阈值变动而提高数据的读出可靠性。以下说明本效果。

在本实施方式中，通过编程验证时及读出时的电压而修正存储单元间干涉效应。即，在字线WLn被选择时，通过于编程验证时及读出时的两者调整字线WL(n+1)的电压，而修正存储单元间干涉效应。

首先，在编程验证时，如图25及图27所说明那样，对应于验证电平而对字线WL(n+1)施加电压V(n+1)_E、V(n+1)_A、及V(n+1)_B。存储单元间干涉效应的程度是依存于字线WLn的阈值电平。即，因保持数据不同而阈值电压的变动难易性不同。例如，若字线WL(n+1)的电压固定，当字线WLn的阈值电平设定得更高时(例如“C”电平)，该存储单元受到的存储单元间干涉效应较小，其阈值电压的变动量也变小。相反，当字线WLn的阈值电平设定得更小(例如“A”电平)，该存储单元受到的存储单元间干涉效应较大，其阈值电压的变动量也变大。

因此，在本实施方式中，增大阈值电平较低的存储单元的修正量，减小阈值电平较高的存储单元的修正量。作为其方法，为增大修正量，使编程验证时的字线WL(n+1)的电压以电压VREAD为基准而较大地降低。另一方面，为减小修正量，使编程验证时的字线WL(n+1)的电压以电压VREAD为基准而较小地降低。这样，在字线WLn的写入时，选择存储单元从字线WL(n+1)受到根据写入数据不同而不同的电压的影响。

在数据的读出时，如图26及图27所说明那样，对非选择字线WL(n+1)根据预先读出结果而施加电压V(n+1)。例如，假定字线WLn为“A”电平、接着对字线WL(n+1)写入“C”电平的情况。通过对字线WL(n+1)写入“C”电平，字线WLn的“A”电平受到存储单元间干涉效应，阈值电压移位。但是，在从字线WLn读出数据时，通过预先读出而可知该存储单元的阈值电平为“C”电平。因此，对字线WL(n+1)，并非施加编程验证时使用的电压V(n+1)_E，而是施加更大的电压V(n+1)_C(＝VREADLA_C1)。结果，通过电压V(n+1)_E与V(n+1)_C的电位差而可修正“A”电平的阈值电压移位。

将该状况示于图28的示意图。图28的最上段的图表示对字线WLn以“A”电平编程时的编程验证的状况。如图所示，对选择字线WLn施加验证电压Vvfy_A＝2V，对非选择字线WL(n+2)施加电压VREAD＝7V。而且，对非选择字线WL(n+1)施加比VREAD低的电压V(n+1)_E＝4V。于是，与施加电压VREAD的情况相比，字线WLn与WL(n+1)之间感应的电荷量较少，通道传导降低。即，以于通道传导降低的条件下读出“A”电平的方式对字线WLn执行编程。

接下来，如图28的中段的图所示，对字线WL(n+1)写入“C”电平。因此，对选择字线WL(n+1)施加电压VPGM＝23V，对非选择字线WLn及WL(n+2)施加电压VPASS＝8V。邻接存储单元随着邻接间隔变小而彼此相互影响。因此，如图所示，因电压VPGM与VPASS的影响，字线WLn与WL(n+1)之间的区域的电荷存储层29捕获电荷。该捕获量根据写入字线WL(n+1)的数据而不同，设定的阈值电平越高则捕获的电荷越多。

接下来，如图28的下段的图所示，从字线WLn读出数据。根据依据本实施方式的方法，将该读出时的通道传导的状态设定为与图28的上段的图的状态相同。因此，非选择字线WL(n+1)的电压得到调整。在本例的情况下，对字线WL(n+1)施加电压V(n+1)_C＝7V。该电压V(n+1)_C与电压VCGRV的影响会补偿WLn与WL(n+1)之间的电荷存储层29捕获的电荷的影响。即，根据所捕获的电荷量而调整字线WL(n+1)的电压。捕获量较多则字线WL(n+1)的电压较高，捕获量较少则字线WL(n+1)的电压较低。

结果，从字线WLn读出数据时的通道传导变成与对字线WLn写入数据时相同的程度，从而可准确地读出数据。

此外，读出时施加于字线WL(n+1)的电压并不限于图26的情况。例如，也可如图29那样。即，根据所述例子，字线WL(n+1)的电压于读出动作AR中是设定为4电平(V(n+1)_E、V(n+1)_A、V(n+1)_B、及V(n+1)_C)，在读出动作BR中是设定为3电平(V(n+1)_A、V(n+1)_B、及V(n+1)_C)，在读出动作CR中是设定为2电平(V(n+1)_B及V(n+1)_C)。

但是，也可在读出动作AR中设为3电平(V(n+1)_A、V(n+1)_B、及V(n+1)_C)，在读出动作BR中设为2电平(V(n+1)_B及V(n+1)_C)，在读出动作CR中设为1电平(V(n+1)_C)。

另外，也可设定为如第2实施方式所说明的图18及图20那样。该情况下，也可在读出动作AR及BR中设为4电平(V(n+1)_E、V(n+1)_A、V(n+1)_B、及V(n+1)_C)，在读出动作CR中设为3电平(V(n+1)_A、V(n+1)_B及V(n+1)_C)，在读出动作CR中设为1电平(V(n+1)_C)。

而且，根据本实施方式，也可在读出动作AR、BR、及CR的全体中，将字线WL(n+1)的电压设为4电平(V(n+1)_E、V(n+1)_A、V(n+1)_B、及V(n+1)_C)。即，也可无关于邻接存储单元的保持数据而进行阈值电压的修正动作。

4.第4实施方式

接下来，对依据第4实施方式的半导体存储装置进行说明。本实施方式是在所述第1或第2实施方式中，通过使电压VCGRV的值移位而修正存储单元间干涉效应。

4.1关于读出动作

本实施方式中的读出动作大体包含第1读出动作及第2读出动作。第1读出动作是不考虑存储单元间干涉效应而进行，第2读出动作是以修正存储单元间干涉效应的方式进行。

因此，在第1读出动作时，不进行预先读出而是进行正式读出。此时，不使用修正用的电压VREADLA，而是对例如非选择字线的全体施加电压VREAD。

第2读出动作是在第1读出动作中未准确读出数据的情况下进行。即，若控制器向NAND型闪速存储器10发出读出命令，应答于该命令，NAND型闪速存储器10执行第1读出动作。但是，例如读出数据中包含ECC无法校正的程度的错误等读出动作失效的情况下，控制器发布第2读出命令。应答于该命令，NAND型闪速存储器10执行第2读出。

使用图31对第2读出动作的详情进行说明。如图所示，在第2读出动作时施加于选择字线WLn及非选择字线WL(n+1)的电压是与第1实施方式所说明的图8大体相同。但，与图8不同之处为，与第3实施方式同样地正式读出时施加于非选择字线WL(n+1)的电压的值比第1实施方式的情况低，此外施加于选择字线WLn的读出电压VCGRV的值比第1实施方式高(图中的虚线表示第1实施方式的情况，实线表示第4实施方式的情况)。而且，第2读出动作时的电压VCGRV的值也设定得比第1读出动作时的电压VCGRV高。

此外，图31中只图示上位位元读出的情况，但下位位元读出的情况下也相同。即，在第1实施方式所说明的图10中，将电压VREAD'_EA、VREADLA_B、及VREADLA_C的值设定得比第1实施方式的情况低，且将读出电压VCGRV的值设定得较高。

4.2关于阈值分布的变动

接下来，使用图32对本实施方式中的存储单元晶体管的阈值分布的变动进行说明。以下表示如下情况，即，对连接于字线WLn的存储单元晶体管写入数据，接着对连接于字线WL(n+1)的存储单元晶体管写入数据，接着从连接于字线WLn的存储单元晶体管读出数据。依据本实施方式的动作是与第4实施方式所说明的图27的情况大体相同，以下只对与图27不同之处进行说明。

首先，对连接于字线WLn的存储单元晶体管写入数据。与图27不同之处为，在编程验证时，对字线WL(n+1)施加电压VREAD(或高于VREAD的电压VREADk)。即，将编程验证时的字线WL(n+1)设为固定值(换句话说，并不随着验证电平变动)。

接下来，对连接于字线WL(n+1)的存储单元晶体管写入数据。

接下来，从连接于字线WLn的存储单元晶体管读出数据。在读出动作AR、BR、及CR中，施加于非选择字线WL(n+1)的电压是与图27相同。与图27不同之处为，如所述那样施加于选择字线WLn的电压不同。第1读出动作中的电压VA、VB、及VC是与例如图27的情况相同的值。但是，在第2读出动作中，使电压VA、VB、VC升压。另外，第2读出动作是在数据被准确地读出、或达到规定次数之前重复进行，且每次使电压VA、VB、VC升压。

4.3依据本实施方式的效果

根据本实施方式，也与第1至第3实施方式同样地，可修正存储单元间干涉效应所致的阈值变动而提高数据的读出可靠性。以下说明本效果。

如所述那样，对字线WL(n+1)进行写入时，因存储单元间干涉效应而字线WLn的阈值电压上升。越为阈值电平低的存储单元则该上升的程度越大。而且，例如如图17所示，阈值分布的上限值向高电压侧移位，下限值基本上不变动。结果，相邻的阈值电平间的阈值分布的间隔变狭(换句话说，各阈值电平的分布宽度变广)，容易产生误读出。

因此，在本实施方式中，读出时对字线WL(n+1)施加比编程验证时所使用的电压VREAD小的电压V(n+1)。由此，使字线WLn的阈值分布的下限值向高电压侧移位。此时，阈值分布的上限值基本上不变动。

结果，可使读出时的阈值分布的宽度变窄。即，如图32的字线WLn读出时的字线WLn的阈值分布图所示，如虚线那样扩展的阈值分布会如实线那样变窄。

即，“A”、“B”、及“C”电平的阈值分布整体上向高电压侧移位。因此，在本实施方式中，对应于该阈值分布的移位，而读出电压VCGRV(＝VA、VB、及VC)也向高电压侧移位。因此，可使用邻接的阈值分布间的适当的电压作为读出电压，所以可准确地读出数据。

将该状况示于图33的示意图。图33的最上段的图表示对字线WLn以“A”电平编程时的编程验证的状况。如图所示，对选择字线WLn施加验证电压Vvfy_A＝2V，对非选择字线WL(n+1)及WL(n+2)施加电压VREAD＝7V。因此，与图28所说明的情况相比，字线WLn与WL(n+1)之间感应的电荷量较多，通道传导较高。即，与图28的情况相比，以于通道传导较高的条件下读出“A”电平的方式对字线WLn执行编程。

接下来，如图33的第二段的图所示，对字线WL(n+1)写入“C”电平。因此，对选择字线WL(n+1)施加电压VPGM＝23V，对非选择字线WLn及WL(n+2)施加电压VPASS＝8V。而且，如图28所说明那样，字线WLn与WL(n+1)之间的区域的电荷存储层29捕获电荷。

接下来，如图33的第三段的图所示，从字线WLn读出数据。在第三段的图中，表示当字线WL(n+1)为“C”电平时与“E”电平时的2个情况下，对字线WL(n+1)施加VREAD的情况。如图所示，在字线WL(n+1)为“C”电平的情况下，通过字线WL(n+1)的VREAD与字线WLn的VCGRV，而大体抵消字线WLn与WL(n+1)之间的电荷存储层29捕获的电荷的影响。相对于此，在字线WL(n+1)为“E”电平的情况下，字线WLn与WL(n+1)之间的电荷存储层29并不捕获电荷，所以字线WLn与WL(n+1)之间感应电荷。即，通道传导根据字线WL(n+1)的电平而不同。

因此，在本实施方式中，如图33的最下段的图所示，对字线WL(n+1)施加与字线WL(n+1)的阈值电平相应的电压V(n+1)。图中，表示字线WL(n+1)的电平为“E”电平，且对字线WL(n+1)施加电压V(n+1)_E＝4V的情况。如图所示，通过使字线WL(n+1)的电压从7V下降至4V，而可抑制字线WLn与WL(n+1)之间的电荷的感应。结果，在邻接存储单元为“C”电平的情况下及“E”电平的情况下，可使通道传导大体相同。

此外，也可在第2读出动作时执行第1至第3实施方式所说明的修正读出的方法。即，在执行第1读出动作而未准确读出数据的情况下，也可执行第1至第3实施方式所说明的读出方法。

5.第5实施方式

接下来，对依据第5实施方式的半导体存储装置进行说明。本实施方式是在所述第1及第2实施方式中，使电压VREADLA及VREAD'具有层依存性。以下，只对与第1及第2实施方式不同之处进行说明。

5.1关于电压VREADLA及VREAD'的层依存性

图34及图35是表示电压VREADLA的相对于存储单元的位置(深度)的变化的曲线图。图34及图35中，电压VREADLA是表示VREADLA_A、VREADLA_B、及VREADLA_C，第1实施方式所说明的VREADLA_EA、VREADLA_C1等其他电压VREADLA也相同。

如图所示，依据本实施方式的VREADLA及VREAD'具有层依存性。在图34及图35的例子中，越是施加于下层的存储单元晶体管MT的VREADLA，其电压值越大。例如根据图3的例子，施加于最下层的字线WL0的VREADLA及VREAD'最大，施加于最上层的字线WL7的VREADLA及VREAD'最小。

电压VREADLA及VREAD'的值也可如图34所示那样连续地变化(每根字线的VREADLA及VREAD'的值均变化)。或者，如图35所示，也可以一定的区单位变化(例如，施加于字线WL0～WL1的VREADLA及VREAD'为相同值，施加于字线WL2～WL5的VREADLA及VREAD'为相同值，施加于字线WL6～WL7的VREADLA及VREAD'为相同值)。

5.2关于修正表

图36是例如寄存器17等所保持的修正表的概念图。依据本实施方式的NAND型闪速存储器10为如图34及图35所说明那样控制电压VREADLA及VREAD'而保持图36所示的修正表。图36中作为一个例子而表示与图35对应的修正表。

修正表保持电压VREADLA及VREAD'的修正值。例如根据图36的例子，关于电压VREADLA_A而保持上层用的修正值ΔVE_upper、中间层用的修正值ΔVE_mid、及下层用的修正值ΔVE_low。而且，图1中省略图示的电压产生电路依照定序器16的命令，对电压VREAD加入修正值，由此产生应施加于各层的电压VREAD'_E。即，对上层的字线WL施加电压VREAD'_E时，电压产生电路产生VREAD+ΔVE_upper作为VREAD'_E。另外，对中间层的字线WL施加电压VREAD'_E时，电压产生电路产生VREAD+ΔVE_mid作为VREAD'_E。而且，对下层的字线WL施加电压VREAD'_E时，电压产生电路产生VREAD+ΔVE_low作为VREAD'_E。其他电压VREADLA_A、VREADLA_B、及VREADLA_C也相同。

此外，所述是列举越为下层则存储单元间干涉效应越大的情况为例进行了说明，但也可为越是上层则存储单元间干涉效应越大的情况。该情况下，如图37所示，越为上层则越增大VREADLA及VREAD'便可。

5.3依据本实施方式的效果

根据依据本实施方式的构成，可相比第1及第2实施方式而进一步提高数据的读出可靠性。以下说明本效果。

图3所示的存储单元阵列11例如通过如下方法而形成。即，首先于半导体衬底上介隔未图示的绝缘膜而依次形成导电层27、23、及25。接下来，以贯通这些导电层25、23、27、及绝缘膜的方式形成内存洞26。而且，在内存洞26的内部形成绝缘膜28、29、及30，进而以填埋内存洞26内的方式形成导电层31。

根据如图3那样由存储单元晶体管MT三维层叠而成的构造，导电层23的层数越增加则集成度越高。但是，层数越增加，内存洞26的形成变得越困难。具体来说，越为内存洞的上端则其直径越大，越为下端则其直径越小。将该状况示于图38。即，如图38所示，内存洞30变得具有锥形状。换句话说，存储单元晶体管MT的尺寸因层不同而不同。结果，有存储单元间干涉效应也因层不同而不同的可能性。

因此，在本实施方式中，对应于存储单元间干涉效应的层依存性，使电压VREADLA也具有层依存性。在图34及图35的例子中，假定越为下层则存储单元间干涉效应越大的情况，越为下层则VREADLA及VREAD'的值越大。因此，可有效地抑制存储单元间干涉效应。

另外，内存洞26并不限于通过一次蚀刻而形成的情况，也可通过多次蚀刻而形成。其目的为，在层数变多的情况下，缓和上层与下层的存储单元的尺寸差。将这种例示于图39。图39是通过3次蚀刻而形成内存洞26的例子。如图所示，在NAND串的3个区域R1～R3，分别形成具有锥形状的内存洞26-1～26-3。

这种情况下的电压VREADLA及VREAD'可如例如图40那样设定。即，并非使VREADLA及VREAD'单纯地依存于层，也可依存于内存洞26的直径、换句话说依存于存储单元晶体管MT的尺寸。应施加VREADLA及VREAD'的字线WL位于哪一层，可由定序器16根据从控制器接收的地址而识别。即，也可将地址与VREADLA及VREAD'建立关联。

此外，图36所示的修正值可根据VREADLA及VREAD'的每一种类而不同，也可根据每一层而不同。或者，修正表也可具有并不表示修正值而是表示VREADLA及VREAD'的值本身的资讯。

另外，电压VREADLA及VREAD'的层依存性也可如图41至图44那样。即，内存洞26的直径有相比上层而于中间层变得最大的情况。该情况下的VREADLA及VREAD'的值也可设定为施加于中间层的值取最大值。

6.第6实施方式

接下来，对依据第6实施方式的半导体存储装置进行说明。本实施方式是在所述第1至第5实施方式中，确定“E”电平的读出时，考虑来自在源极侧邻接的字线WL(n-1)的存储单元间干涉效应。以下，只对与第1至第5实施方式不同之处进行说明。

6.1关于读出动作的详情

使用图45对依据本实施方式的读出动作进行说明。图45是表示依据本实施方式的预先读出、及正式读出时的读出动作AR中的字线WLn、WL(n+1)、及WL(n-1)的电位变化的时序图。

如图所示，本实施方式与第1及第2实施方式所说明的图8及图18不同之处为下述方面。即，

(1)于预先读出中，不仅读出字线WL(n+1)保持的数据，也读出字线WL(n-1)保持的数据。

(2)于正式读出的读出动作AR中，不仅对字线WL(n+1)，也对字线WL(n-1)依次施加电压VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C。

以下，详细地进行说明。

如图45所示，定序器16首先进行预先读出(时刻t0～t2)。在预先读出中，行解码器12选择字线WL(n-1)，并对WL(n-1)依次施加电压VCGRV_A、VCGRV_B、及VCGRV_C。此时，对非选择字线WL施加电压VREAD。接着，行解码器12选择字线WL(n+1)，并对WL(n+1)依次施加电压VCGRV_A、VCGRV_B、及VCGRV_C。

通过以上的读出动作，确定选择耙指FNG中连接于字线WL(n-1)及WL(n+1)的全体存储单元晶体管MT的数据，并由例如感测放大器13或定序器16保持。

此外，选择字线WL(n+1)与WL(n-1)的顺序也可相反。

接下来，定序器16进行正式读出(上位位元读出)。在图45的例子中，首先进行特定出保持“E”电平的位元的读出(读出动作AR)。

在读出动作AR中，行解码器12首先对选择字线WLn施加电压VCGRV_A(例如VA)，对非选择字线WL(n-1)施加电压VREAD'_E，在此状态下对非选择字线WL(n+1)依次施加电压VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(将各期间称为期间AR1、AR2、AR3、及AR4，将这些期间统称为期间AR_E)。

在期间AR_E中，对字线WL(n-1)为“E”电平的位元进行读出。即，在期间AR1，对在源极侧及漏极侧邻接的两者的位元为“E”电平的位元进行读出。另外，在期间AR2，对在源极侧邻接的位元为“E”电平、在漏极侧邻接的位元为“A”电平的位元进行读出。而且，在期间AR3，对在源极侧邻接的位元为“E”电平、在漏极侧邻接的位元为“B”电平的位元进行读出。而且在期间AR4，对在源极侧邻接的位元为“E”电平、在漏极侧邻接的位元为“C”电平的位元进行读出。

接着，在读出动作AR中，行解码器12于继续维持选择字线WLn的电压、同时使非选择字线WL(n-1)的电压升压至VREADLA_A的状态下，对非选择字线WL(n+1)依次施加电压VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(将各期间称为期间AR5、AR6、AR7、及AR8，将这些期间统称为期间AR_A)。

在期间AR_A，对字线WL(n-1)为“A”电平的位元进行读出。即，在期间AR5，对在源极侧邻接的位元为“A”电平、在漏极侧邻接的位元为“E”电平的位元进行读出。另外，在期间AR6，对在源极侧及漏极侧邻接的两者的位元为“A”电平的位元进行读出。另外，在期间AR7，对在源极侧邻接的位元为“A”电平、在漏极侧邻接的位元为“B”电平的位元进行读出。而且在期间AR8，对在源极侧邻接的位元为“A”电平、在漏极侧邻接的位元为“C”电平的位元进行读出。

接着，在读出动作AR中，行解码器12于继续维持选择字线WLn的电压、同时使非选择字线WL(n-1)的电压升压至VREADLA_B的状态下，对非选择字线WL(n+1)依次施加电压VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(将各期间称为期间AR9、AR10、AR11、及AR12，将这些期间统称为期间AR_B)。

在期间AR_B，对字线WL(n-1)为“B”电平的位元进行读出。即，在期间AR9，对在源极侧邻接的位元为“B”电平、在漏极侧邻接的位元为“E”电平的位元进行读出。另外，在期间AR10，对在源极侧邻接的位元为“B”电平、在漏极侧邻接的位元为“A”电平的位元进行读出。另外，在期间AR11，对在源极侧及漏极侧邻接的两者的位元为“B”电平的位元进行读出。而且在期间AR12，对在源极侧邻接的位元为“B”电平、在漏极侧邻接的位元为“C”电平的位元进行读出。

接着，在读出动作AR中，行解码器12于继续维持选择字线WLn的电压、同时使非选择字线WL(n-1)的电压升压至VREADLA_C的状态下，对非选择字线WL(n+1)依次施加电压VREAD'_E、VREADLA_A、VREADLA_B、及VREADLA_C(将各期间称为期间AR13、AR14、AR15、及AR16，将这些期间统称为期间AR_C)。

在期间AR_C，对字线WL(n-1)为“C”电平的位元进行读出。即，在期间AR13，对在源极侧邻接的位元为“C”电平、在漏极侧邻接的位元为“E”电平的位元进行读出。另外，在期间AR14，对在源极侧邻接的位元为“C”电平、在漏极侧邻接的位元为“A”电平的位元进行读出。另外，在期间AR15，对在源极侧邻接的位元为“C”电平、在漏极侧邻接的位元为“B”电平的位元进行读出。另外，在期间AR16，对在源极侧及漏极侧邻接的两者的位元为“C”电平的位元进行读出。

根据以上，在成为读出对象的页面中，具有“E”电平的位元被特定。

接下来，定序器16特定出具有“C”电平的位元(读出动作CR)。即，依照定序器16的命令，行解码器12对选择字线WLn施加VCGRV_C，对WL(n-1)及WL(n+1)施加VREAD。

而且，感测放大器13无关于预先读出结果，而于对字线WL(n-1)及WL(n+1)施加有VREAD的状态下，对所有列感测并选通数据。

此外，在本例中，表示读出动作CR中不进行存储单元间干涉效应的修正的情况(对WL(n+1)施加VREAD的情况)，但也可与第1实施方式同样地，对字线WL(n+1)施加如图8及图18所说明的电压VREADLA。另外，在图45的例子中，如所述那样表示VREAD高于VREAD'_E且低于VREADLA_A的情况，但既可为例如VREAD＝VREADLA_C，也可为VREAD＜VREADLA_C或VREAD＞VREADLA_C的关系。

下位位元读出是与第1或第2实施方式所说明的读出动作BR相同。

使用图46对所述动作的具体例进行说明。图46是表示读出动作AR中的与字线WL(n-1)、WLn、及WL(n+1)对应的页面数据、及感测放大器13内的锁存电路确定的数据的示意图。图46中为简化说明，假定由19个存储单元晶体管构成1页面的情况。另外，将连接于各位线BL0～BL18的存储单元晶体管MT或存储单元晶体管MT所保持的数据称为位元0～位元18。而且，将成为读出对象的页面数据设为“EEEEEEEEEEEEEEEEABC”。

如图所示，进行预先读出，结果与字线WL(n-1)对应的页面数据为“EEEEAAAABBBBCCCC***”。图46中的记号“*”可表示“E”电平、“A”电平、“B”电平、及“C”电平的任一个。另外，与字线WL(n+1)对应的页面数据为“EABCEABCEABCEABC***”。定序器16首先特定出保持“E”电平的位元(读出动作AR)。

依照定序器16的命令，行解码器12对选择字线WLn施加VCGRV_A，对WL(n+1)施加VREAD'_E(期间AR1)。在该期间AR1，感测放大器13感测并选通源极侧及漏极侧的邻接位元为“E”电平的位元、即对位线BL0读出的数据。结果，在本例中确定位元0＝“E”，将该数据存储于感测放大器13的锁存电路。其他位元1～15并非数据的感测、选通对象。

接着，行解码器12对选择字线WLn施加VCGRV_A，对非选择字线WL(n-1)施加VREAD'_E，同时使WL(n+1)的施加电压升压至VREADLA_A(期间AR2)。在该期间AR2，感测放大器13感测并选通源极侧的邻接位元为“E”电平、且漏极侧的邻接位元为“A”电平的位元、即对位线BL1读出的数据。结果，在本例中确定位元1＝“E”，将该数据存储于感测放大器13的锁存电路。

之后，以同样的方式通过使字线WL(n+1)的电压升压，而确定位元2及3的数据＝“E”。

若字线WL(n-1)为“E”电平的列的数据均被确定，则行解码器12使选择字线WLn的电压维持为VCGRV_A，同时使字线WL(n-1)的电压升压至VREADLA_A，且对WL(n+1)施加VREAD'_E(期间AR5)。在该期间AR5，感测放大器13感测并选通源极侧的邻接位元为“A”电平、且漏极侧的邻接位元为“E”电平的位元、即对位线BL4读出的数据。结果，在本例中确定位元4＝“E”，将该数据存储于感测放大器13的锁存电路。

接着，行解码器12对选择字线WLn施加VCGRV_A，对非选择字线WL(n-1)施加VREADLA_A，同时使WL(n+1)的施加电压升压至VREADLA_A(期间AR6)。在该期间AR6，感测放大器13感测并选通源极侧及漏极侧的邻接位元为“A”电平的位元、即对位线BL5读出的数据。结果，在本例中确定位元5＝“E”，将该数据存储于感测放大器13的锁存电路。其他位元1～15并非数据的感测、选通对象。

之后，以同样的方式通过使字线WL(n+1)的电压升压，而确定位元6及7的数据＝“E”。

之后，以同样的方式于使字线WL(n-1)的电压升压至VREADLA_B的期间AR_B(AR9～AR12)，确定源极线侧的邻接位元为“B”电平的位元8～11的数据。另外，在使字线WL(n-1)的电压升压至VREADLA_C的期间AR_C(AR13～AR16)，确定源极线侧的邻接位元为“C”电平的位元12～15的数据。

在所述期间AR_E、AR_A、AR_B、及AR_C，位线BL16～BL18中并不流通单元电流。由此，确定位元16～18为“A”电平以上。位元16～18对应于源极侧及漏极侧的邻接位元，而在期间AR1～AR16的任一个确定为“A”电平以上。例如，在位元16中，若WL(n-1)的数据为“E”电平，WL(n+1)的数据为“E”电平，则在期间AR1确定位元16。另外，在位元16中，若WL(n-1)的数据为“A”电平、WL(n+1)的数据为“E”电平，则在期间AR4确定位元16。在字线WL(n-1)及WL(n+1)的数据的其他组合的情况下也相同，且对于位元17及18也相同。

接下来，定序器16特定出保持“C”电平的位元(读出动作CR)。即，依照定序器16的命令，行解码器12对选择字线WLn施加VCGRV_C，对WL(n-1)及WL(n+1)施加VREAD。于是，位线BL16及BL17中流通单元电流，位线BL18中不流通单元电流。由此，确定位元18为“C”电平，位元16及17为“A”电平及“B”电平的任一个。

6.2依据本实施方式的效果

根据依据本实施方式的构成，可进而提高数据的读出可靠性。以下详细地说明本效果。

图47表示数据的写入时的字线WL(n-1)、WLn、及WL(n+1)的阈值分布的变化。

如图所示，写入前的字线WL(n-1)、WLn、及WL(n+1)的阈值电平均为“E”电平。

一般来说在NAND型闪速存储器的情况下，数据是从源极侧依次被写入。因此，首先对字线WL(n-1)写入数据。于是，除了使存储单元的阈值固定为删除电平(“E”电平)的情况以外，因存储单元间干涉效应而邻接的字线WLn的阈值电平上升(图47中以斜线表示的区域)。上升程度依存于写入字线WL(n-1)的数据，写入“A”电平的情况下影响最小，写入“C”电平的情况下影响最大。

接下来，对字线WLn写入数据。于是，因存储单元间干涉效应而邻接的字线WL(n+1)及WL(n-1)的阈值电平上升。

接着，对字线WL(n+1)写入数据。于是，因存储单元间干涉效应而邻接的字线WLn及未图示的WL(n+2)的阈值电平上升。

如以上那样，“A”电平、“B”电平、及“C”电平只于漏极侧相邻的字线的写入时受到存储单元间干涉效应，相对于此，“E”电平不仅于漏极侧相邻的字线的写入时、且在源极侧相邻的字线的写入时均受到存储单元间干涉效应。而且，任一存储单元间干涉效应的程度均依存于相邻的字线的写入电平。

即，如图47的字线WLn写入时的字线WLn的阈值分布所示，“A”电平、“B”电平、或“C”电平的任一个的数据写入的阶段中，不会产生因存储单元间干涉效应所致的阈值分布的扩展。但是，因之后的字线WL(n+1)的写入时的存储单元间干涉效应，而“E”电平、“A”电平、“B”电平、及“C”电平的阈值分布扩大(参照图47的WL(n+1)写入时的字线WLn的阈值分布)。该阈值分布的扩展中，“A”电平、“B”电平、及“C”电平的阈值分布的扩展受字线WL(n+1)影响，所以如所述第1及第2实施方式所说明那样，通过使用字线WL(n+1)的数据进行修正读出，可进行抵消。

但是，“E”电平的阈值分布的扩展不仅受到字线WL(n+1)写入的影响，也受到字线WL(n-1)写入的影响。因此，在使用字线WL(n+1)的数据进行修正读出时，有难以充分抵消阈值的扩展的可能性。

另外，“E”电平的存储单元晶体管MT在读出时也受到干扰(disturb)。在读出时，对非选择字线WL施加电压VREAD。该电压VREAD为相对较高的电压，对非选择存储单元晶体管MT赋予应力。而且，应力的程度是阈值最低的“E”电平的存储单元晶体管MT时最大。而且，该应力会使得“E”电平的存储单元晶体管MT与阈值较高的“C”电平的存储单元晶体管MT等相比，更容易被注入电子。这样，删除状态的存储单元晶体管MT具有于写入时及读出时的两者，阈值分布容易上升的倾向。

因此，在本实施方式中，特定出具有“E”电平的位元时(读出动作AR)，不仅要考虑字线WL(n+1)的影响，且也要考虑WL(n-1)的影响，而进行对字线WLn的读出动作。即，在预先读出中，也从字线WL(n-1)预先读出数据。而且，从字线WLn读出数据时，不仅对字线WL(n+1)、且也对WL(n-1)施加适当的电压VREADLA。由此，抵消与字线WL(n-1)的存储单元间干涉效应，可提高“E”电平的读出精度。

此外，在图45及图46的例子中，考虑字线WL(n+1)及WL(n-1)可取的阈值的全部组合。然而，并非必须考虑全部组合。

图48表示这种例。图48是表示依据本实施方式的变化例的预先读出、及正式读出时的上位位元读出时的、字线WLn、WL(n+1)、及WL(n-1)的电位变化的时序图，对应于所述说明的图45。

如图48所示，根据本例，在对字线WL(n-1)的预先读出中，只使用VCGRV_B作为读出电压。即，关于字线WL(n-1)，获得只表示是“A”电平以下、还是“B”电平以上的资讯。

接着，对字线WL(n+1)进行预先读出。此时，也只使用VCGRV_B作为读出电压。由此，关于字线WL(n+1)，也获得只表示是“A”电平以下、还是“B”电平以上的资讯。

然后，进行正式读出。在图48的例子中，首先进行特定出保持“E”或“A”电平的位元的读出(读出动作AR_EA)。

在读出动作AR_EA中，行解码器12首先对选择字线WLn施加电压VCGRV_A，对非选择字线WL(n-1)施加电压VREADLA_EA，在此状态下，对非选择字线WL(n+1)依次施加电压VREADLA_EA及VREADLA_BC(将各期间称为期间AR1及AR2)。

在期间AR1，对在源极侧及漏极侧邻接的两者的位元为“E”或“A”电平的位元进行读出。另外，在期间AR2，对在源极侧邻接的位元为“E”或“A”电平、在漏极侧邻接的位元为“B”或“C”电平的位元进行读出。

接着，进行特定出保持“B”或“C”电平的位元的读出(读出动作AR_BC)。

在读出动作AR_BC中，行解码器12将选择字线WLn的电压维持为VCGRV_A，同时对非选择字线WL(n-1)施加电压VREADLA_BC，且对非选择字线WL(n+1)依次施加电压VREADLA_EA及VREADLA_BC(将各期间称为期间AR3及AR4)。

在期间AR3，对在源极侧邻接的位元为“B”或“C”电平、在漏极侧邻接的位元为“E”或“A”电平的位元进行读出。另外，在期间AR4，对在源极侧及漏极侧邻接的两者的位元为“B”或“C”电平的位元进行读出。

接下来，定序器16特定出保持“C”电平的位元(读出动作CR)。读出动作CR是与图45的例子相同，所以省略说明。此外，在图48中是例示VREAD高于VREADLA_EA且低于VREADLA_BC的情况，但例如既可为与VREADLA_EA相同的值，或者也可为与VREADLA_BC相同的值。

将所述具体例示于图49。图49对应于所述实施方式所说明的图46。如图所示，在源极侧及漏极侧邻接的位元为“E”或“A”电平的位元0、1、4、及5的数据是在期间AR1被确定。另外，在源极侧相邻的位元为“E”或“A”电平、在漏极侧相邻的位元为“B”或“C”的位元2、3、6、及7的数据是在期间AR2被确定。以下相同。位元16～18也相同。例如于位元16时，字线WL(n-1)及WL(n+1)的数据为“E”电平或“A”电平的情况下，是在期间AR1，确定位元16为“A”电平以上。另外，在字线WL(n-1)的数据为“E”电平或“A”电平、WL(n+1)的数据为“B”电平或“C”电平的情况下，是在期间AR2，确定位元16为“A”电平以上。

也可通过以上的方法特定出具有“E”电平的位元。本例考虑到，相邻的位元为“E”电平时受到的存储单元间干涉效应、与“A”电平时受到的存储单元间干涉效应大体相同，且相邻的位元为“B”电平时受到的存储单元间干涉效应、与“C”电平时受到的存储单元间干涉效应大体相同。而且，基于该考虑，使相邻的位元为“E”电平及“A”电平时的存储单元间干涉效应的修正量相同，使相邻的位元为“B”电平及“C”电平时的存储单元间干涉效应的修正量相同。由此，可使用于确定“E”电平的动作AR中的感测、选通动作次数变成图45及32的情况下的1/4，从而可提高数据的读出速度。

也可将该考虑应用于正式读出。即，在正式读出时，也可使相邻的位元为“E”电平的情况下与“A”电平的情况下的修正程度相同，使“B”电平的情况下与“C”电平的情况下的修正程度相同。该情况下，图48所说明的字线WL(n+1)的预先读出变得与对字线WL(n-1)进行的读出相同(只使用电压VCGRV_B进行)。

此外，在图48及图49中，是以相邻的位元为“A”电平以下还是“B”电平以上为基准，改变存储单元间干涉效应的修正量。但是，可以任意为基准。例如，在相邻的位元为“C”电平的情况下，存储单元间干涉效应变得最大。因此，可以“B”电平以下还是“C”电平为基准改变修正量，或者也可以“E”电平还是“A”电平以上为基准。正式读出的情况下也相同。

7.第7实施方式

接下来，对依据第7实施方式的半导体存储装置进行说明。本实施方式是关于在所述第1至第6实施方式中，在数据的写入、读出、及删除时等之后用于使位线的电压有效率地放电的构成。以下，只对与第1至第6实施方式不同之处进行说明。

7.1关于存储单元阵列的构成

首先，使用图50对依据本实施方式的NAND型闪速存储器10的存储单元阵列11的构成进行说明。图50是依据本实施方式的NAND闪速存储器10的区块图。

如图所示，本例的存储单元阵列11是在第1实施方式中使用图1所说明的构成中进而具备放电用区块BLK_BLSRC。放电用区块BLK_BLSRC并非用于存储数据的区块，而是用于供给使位线BL的电荷向源极线SL放电的电流路径的区块。

区块BLK_BLSRC具备多个放电用耙指FNG_BLSRC(FNG_BLSRC0、FNG_BLSRC1、FNG_BLSRC2、…)。耙指FNG_BLSRC具有与通常的区块所含的耙指FNG大体相同的构成，为多个NAND串的集合。

图51及图52是区块BLK及BLK_BLSRC的电路图及剖视图，表示对应于1根位线BL的构成。为简化说明，在图51及图52中，表示1个NAND串包含4个存储单元晶体管MT的情况。

如图所示，在本例的耙指FNG的NAND串中，选择晶体管ST2包含2个选择晶体管ST2a及ST2b。选择晶体管ST2b是使用图52所示的最下层的布线层27作为栅极的晶体管，在耙指FNG间共通地连接，且连接于选择栅极线SGSB。另外，选择晶体管ST2a是使用图52所示的上层3层的布线层27作为栅极的晶体管，由各耙指FNG独立地控制。另外，在本例中，选择晶体管ST1与存储单元晶体管MT3之间设有虚设晶体管DTD，且在选择晶体管ST3a与存储单元晶体管MT0之间设有虚设晶体管DTS。此外，本构成也可应用于第1至第6实施方式。虚设晶体管DTD及DTS的栅极分别连接于虚设字线WLDD及WLDS，且虚设字线WLDD及WLDS的电位是由行解码器12控制。

放电用耙指FNG_BLSRC也具有与耙指FNG大体相同的构成。耙指FNG_BLSRC中，选择晶体管ST1的栅极连接于选择栅极线SGD_BLSRC，选择晶体管ST2a及ST2b的栅极连接于选择栅极线SGS_BLSRC及SGSB_BLSRC。选择栅极线SGS_BLSRC是在各耙指FNG_BLSRC之间共通地连接。存储单元晶体管MT0～MT3的栅极共通连接于字线WL_BLSRC。而且，虚设晶体管DTD及DTS的栅极分别连接于虚设字线WLDD_BLSRC及WLDS_BLSRC。这些布线的电位也由行解码器12控制。

图53是存储单元阵列11、行解码器12、及感测放大器13的平面布局图。如图所示，存储单元阵列11内，多个区块BLK沿着第1方向排列，且与存储单元阵列11于第1方向邻接地配置有感测放大器13。另外，在存储单元阵列11内，距感测放大器13最远的位置上，配置有放电用耙指FNG_BLSRC。这些多个区块BLK及区块BLK_BLSRC是通过沿着第1方向设置的位线BL而共通地连接，进而连接于感测放大器13。行解码器12是设于沿着第2方向夹住存储单元阵列11的两侧的位置上。而且，字线WL及WL_BLSRC、虚设字线WLDD、WLDS、WLDD_BLSRC、及WLDS_BLSRC、选择栅极线SGD、SGS、SGSB、SGD_BLSRC、SGS_BLSRC、及SGSB_BLSRC是沿着与第1方向正交的第2方向而设，这些布线经由行解码器12而连接于沿着第1方向的CG布线。

图54是图53中的区域A1的俯视图。如图所示，各布线夹住行解码器12而于存储单元阵列10侧、及周边电路侧分离，行解码器12依照从控制器接收的地址而使两者连接或非连接。而且，在周边电路侧，各布线通过接触插塞而连接于CG布线，且经由CG布线而连接于未图示的驱动器电路。驱动器电路是对各CG布线选择并施加必要的电压的电路。

7.2关于写入动作

接下来，使用图55对依据本实施方式的写入动作进行说明。图55是表示写入时的各种布线的电位变化的时序图。

如图所示，在时刻t0，行解码器12对选择耙指FNG的选择栅极线SGD施加电压VSG。电压VSG是使选择晶体管ST1导通的电压，且VSG＞VSGD。

感测放大器13对仍未通过编程验证的位线BL施加0V，对已通过编程验证的位线BL及非选择的位线BL施加电压VDD(时刻t1)。选择晶体管ST1将这些电压从漏极传送至源极。

接着，在时刻t2，行解码器12使选择栅极线SGD的电位下降至VSGD。由此，与已通过编程验证的位线BL及非选择的位线BL(即施加有VDD的位线)相对应的选择晶体管ST1被截止。

而且，行解码器12对选择字线及非选择字线以及虚设字线WLDD及WLDS施加电压VPASS(时刻t3)。之后，通过使选择字线的电位上升至VPGM而执行编程动作(时刻t5)。

另一方面，在与已通过验证的位线BL及非选择的位线BL相对应的NAND串中，选择晶体管ST1为截止状态，所以通道变成电气浮动。结果，通道的电位因与字线的结合而上升，编程被禁止。

在编程期间的时刻t6，行解码器12对字线WL_BLSRC施加电压VREAD_DATA，对WLDD_BLSRC及WLDS_BLSRC施加电压VREAD_DMY，对选择栅极线SGSB_BLSRC施加电压VSG。

而且，在编程动作结束，选择字线WL的电位下降至VPASS的时刻t10，行解码器12对选择栅极线SGD_BLSRC及SGS_BLSRC施加电压VSG。结果，在图51所示的各耙指FNG_BLSRC0～FNG_BLSRC3中，形成从位线BL到达源极线SL的电流路径，位线BL的电位被放电成0V。

此外，对选择栅极线SGSB_BLSRC施加电压VSG的时序也可为，对字线WL_BLSRC施加电压VREAD_DATA后、且对选择栅极线SGD_BLSRC及SGS_BLSRC施加电压VSG前的时刻t8。

7.3关于读出动作

接下来，使用图56对依据本实施方式的读出动作进行说明。图56是表示读出时的各种布线的电位变化的时序图。表示以2个读出电平连续进行读出的情况(例如图8中的正式读出的读出动作AR及CR)。但，为简化说明，而省略VREADLA的图示。

如图所示，在时刻t0，行解码器12对选择耙指FNG的选择栅极线SGD、SGS、及SGSB施加电压VSG。接着，行解码器12对选择字线WL施加电压VCGRV1(例如电压VA)，对非选择字线WL施加电压VREAD(例如7V)。对非选择字线之中，在漏极侧邻接于选择字线的非选择字线施加电压VREADLA。

之后，在时刻t2，感测放大器13将位线BL预充电至电压VBL(例如2V)。此时，源极线驱动器14及井驱动器15对源极线SL及p型井区域20分别施加电压VSRC(例如0～0.3V)。

而且，感测放大器13感测例如位线BL中流通的单元电流，定序器16于某一时序使信号STB为“H”电平，由此感测放大器13选通读出数据(时刻t3)。选通数据后，将判断为存储单元晶体管MT已导通的位线BL通过例如感测放大器13而固定为固定电位。

接着，在时刻t4，行解码器12将施加于选择字线WL的电压设为电压VCGRV2(例如电压VC)。而且，同样地于时刻t5使信号STB为“H”电平，由此选通数据。

在数据的选通后(STB为“L”电平后)，行解码器12对字线WL_BLSRC施加电压VREAD_DATA，对WLDD_BLSRC及WLDS_BLSRC施加电压VREAD_DMY，对选择栅极线SGSB_BLSRC施加电压VSG。

而且，在读出动作结束的时刻t9，行解码器12对选择栅极线SGD_BLSRC及SGS_BLSRC施加电压VSG。结果，在图51所示的各耙指FNG_BLSRC0～FNG_BLSRC3中，形成从位线BL到达源极线SL的电流路径，位线BL的电位被放电成0V。

此外，对选择栅极线SGSB_BLSRC施加电压VSG的时序也可与写入时同样地为，对字线WL_BLSRC施加电压VREAD_DATA后、且对选择栅极线SGD_BLSRC及SGS_BLSRC施加电压VSG之前的时刻t8。

7.4依据本实施方式的效果

根据依据本实施方式的构成，可提高NAND型闪速存储器的动作速度。以下说明本效果。

图57是依据本实施方式的位线BL及感测放大器的等效电路图。如图所示，位线BL中存在寄生电阻Rparas，且连接于位线BL的区块BLK为寄生电容Cparas。因此，若为提高存储器电容，不增加区块BLK数而增大寄生电阻Rparas，为不增加区块数地提高集成度而增加存储单元的层叠数，则寄生电容Cparas变大。而且，若这些寄生电阻Rparas、寄生电容Cparas变大，则位线的放电需要时间。

在NAND型闪速存储器中，需要恢复动作，在数据的写入或读出(及删除)之后，使位线BL的电荷放电而使电位变成0V。但是，因所述理由，存储器电容越大，则寄生电阻、寄生电容越大，恢复所需的时间越长。

关于这一点，根据本实施方式，是通过感测放大器13进行位线BL的放电，且在放电用区块BLK_BLSRC也进行放电。放电用区块BLK_BLSRC是如图51所说明那样为与通常的区块BLK相同的构成，通过多个电流路径而将位线BL连接于源极线SL。另外，放电用区块BLK_BLSRC是设于远离感测放大器13的位置，该情况下可从位线BL的两端放出电荷。

因此，可快速地放出位线BL的电荷，从而可缩短恢复所需的时间。结果，可提高NAND型闪速存储器的动作速度。

8.变化例等

如以上那样，依据实施方式的半导体存储装置具备第1存储单元、与第1存储单元结合的第2存储单元、与第1存储单元结合的第1字线(WLn，图8)、及与第2存储单元结合的第2字线(WL(n+1)，图8)。从第1存储单元读出数据时，对第1字线施加第1电压(VCGRV_A，图8)、及与第1电压不同的第2电压(VCGRV_C，图8)。在对第1字线(WLn)施加第1电压(VCGRV_A)的期间，施加于第2字线(WL(n+1))的电压(VREAD'及VREADLA，图8)变动第1次数(AR1-AR4，图8)，在对第1字线(WLn)施加第2电压(VCGRV_C)的期间，施加于第2字线(WL(n+1))的电压(VREAD'及VREADLA)变动与第1次数(CR1-CR2，图8)不同的第2次数。即，换句话说，通过控制施加于第2字线的电压(VREADLA)的值，在第2存储单元的阈值电平高于第1存储单元的阈值电平的情况下，修正第1存储单元的阈值电压。由此，可有效地抑制存储单元间干涉效应，提高NAND型闪速存储器的动作性能。

将该状况示于图58至图60。图58至图60是表示第1实施方式所说明的读出动作AR、CR、及BR的概念的阈值分布图。如图58所示，在读出动作AR中，判定阈值电平为“E”电平、还是“E”电平以上。此时，若邻接存储单元为“E”电平，则并无存储单元间干涉效应所致的阈值变动，所以不进行修正读出(WLn＝VREAD'_E)。相对于此，若邻接存储单元为“A”电平以上，因存储单元间干涉效应而“E”电平的阈值上升，其上升程度为邻接存储单元为“A”电平时最小，“C”电平时最大。因此，为了进行修正，对字线WLn施加VREADLA_A、VREADLA_B、及VREADLA_C1。由此，“E”电平及“A”电平的判定阈值实质上变高。换句话说，可使因存储单元间干涉效应而扩展的阈值分布变成与扩展前的分布相同的状态。

图59表示CR的例子。“B”电平只于邻接存储单元写入“C”电平时受到存储单元间干涉效应。因此，在邻接存储单元为“B”电平以下的情况下不进行修正读出，在邻接存储单元为“C”电平的情况下，通过对WLn施加VREADLA_C2而进行修正读出。图60所示的BR也相同。

另外，控制电路于第2存储单元的保持数据与所述第1存储单元的保持数据相同的情况下，也可通过控制施加于第2字线的电压(VREADLA)的值，而修正第1存储单元的阈值电平。将该状况示于图61及图62。图61至图62是表示第2实施方式所说明的读出动作CR及BR的概念的阈值分布图。读出动作AR是与图58相同。如图61所示，在读出动作CR中，若邻接存储单元为“A”电平以下，并无存储单元间干涉效应所致的阈值变动，所以不进行修正读出(WLn＝VREAD'_EA)。相对于此，若邻接存储单元为“B”电平以上，因存储单元间干涉效应而“B”电平的阈值上升。因此，为了进行修正，对字线WLn施加VREADLA_B2及VREADLA_C2。由此，“B”电平及“C”电平的判定阈值实质上变高。换句话说，可使因存储单元间干涉效应而扩展的阈值分布变成与扩展前的分布相同的状态。图62表示BR的例子。如图所示那样，BR中于邻接存储单元为“A”电平以上的情况下进行修正读出。

以上方面于第3及第4实施方式中也相同。

此外，实施方式并不限定于所述说明，可进行各种变化，且也可适当组合、或独立地实施。例如，第7实施方式所说明的构成也可与第1至第6实施方式独立地实施。

另外，例如，在第1实施方式的图10所说明的下位位元读出中，也可省略预先读出中的使用电压VCGRV_A的读出动作。将该情况下的例示于图63。在依据第1实施方式的下位位元读出中，并不区分对邻接位元为“E”电平的列及“A”电平的列施加的VREADLA。即，只要知道邻接位元为“A”电平以下、“B”电平、还是“C”电平便可，不需要知道是“E”电平还是“A”电平的资讯。由此，也可省略使用VCGRV_A的读出，结果可缩短读出所需的时间。

另外，第5实施方式所说明的VREADLA及VREAD'的层依存性并不限于图34至图40的情况。图64是图36所说明的修正表的变化例。如图所示，修正表也可将VREADLA及VREAD'的修正量(或VREADLA及VREAD'的值本身的资讯)按每一字线WL而保持。即，内存洞26的形状也可并非随着深度变深而直径变小的单纯形状。该情况下，优选为VREADLA及VREAD'的层依存性也并非相对于深度单调减少或单调增加，而是以字线WL单位精密地控制。

另外，VREADLA及VREAD'的层依存性也可如图65所示。即，VREADLA及VREAD'的值越大(图65的例子中，存储单元的位置越深)，VREADLA及VREAD'的值越大。而且，VREADLA的上升率也可为VREADLA_C最大、VREADLA_A最小的情况。其原因在于，认为存储单元间干涉效应对阈值造成的影响是在“C”电平写入时最大。VREAD'的上升率小于例如VREADLA_A。

即，VREAD'_E与VREADLA_A的差量ΔVREADLA_EA、VREADLA_A与VREADLA_B的差量ΔVREADLA_AB、及VREADLA_B与VREADLA_C的差量ΔVREADLA_BC也可具有如图66所示的层依存性。该层依存性如图66所示也可换成内存洞26的尺寸依存性的说法。

此外，关于VREAD'_E，也可具有层依存性，或者也可为越下层则其值越小的情况。即，上层的VREAD'_E与中间层的VREAD'_E的差量ΔVREADLA_TM、及/或中间层的VREAD'_E与下层的VREAD'_E的差量ΔVREAD'_MB可为正值也可为负值。在负值的情况下，VREAD'_E是越下层则其值越小。另外，ΔVREADLA_TM及/或ΔVREADLA_MB也可为零。该情况下，VREAD'_E不具有层依存性。

以上的关系与第5实施方式所说明的图41至图44的情况相同。图67表示在图41的例子的情况下，内存洞越大的位置上施加的电压VREADLA及VREAD'的值越大的情况下的、VREADLA及VREAD'与存储单元的位置的关系，图68表示图67中的ΔVREADLA及VREAD'的存储单元的位置的关系。

如图所示，根据图67及图68的例子，内存洞的直径是在中间层取最大值，所以ΔVREADLA也在中间层变得最大。

此外，图65至图68所示的曲线图只是一个例子，也可为深度与电压的大小关系相反的情况，可对照位于各层的存储单元晶体管MT的特性适当地设定VREADLA的值。

而且，所述实施方式中是以三维层叠型NAND型闪速存储器的情况为例进行说明。但是，也可应用于具有MONOS型构造的存储单元晶体管于半导体衬底上二维排列的平面型NAND型闪速存储器。当然，也可为各存储单元晶体管MT保持3位元以上的数据的情况，可应用于所有存储单元间干涉效应成为问题的半导体存储器。

另外，图28及图33中使用的电压的具体值只是一个例子，当然并不限定于图中所记载的值。

此外，在本发明相关的各实施方式中，

(1)A电平的读出动作施加于选择的字线的电压为例如0V～0.55V之间。并不限定于此，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一个之间。

B电平的读出动作中施加于选择的字线的电压为例如1.5V～2.3V之间。并不限定于此，也可为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一个之间。

C电平的读出动作中施加于选择的字线的电压为例如3.0V～4.0V之间。并不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一个之间。

读出动作的时间(tR)也可为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作是如所述那样包含编程动作及验证动作。在写入动作中，

编程动作时最初施加于选择的字线的电压为例如13.7V～14.3V之间。并不限定于此，也可为例如13.7V～14.0V、14.0V～14.6V的任一个之间。

也可改变对第奇数的字线进行写入时最初施加于选择的字线的电压、与对第偶数的字线进行写入时最初施加于选择的字线的电压。

将编程动作设为ISPP方式(Incremental Step Pulse Program)时，作为升压的电压可列举例如0.5V左右。

作为施加于非选择的字线的电压，也可为例如6.0V～7.3V之间。并不限定于该情况，也可为例如7.3V～8.4V之间，或6.0V以下。

也可根据非选择的字线为第奇数的字线、还是第偶数的字线，来改变要施加的通过电压。

作为写入动作的时间(tProg)也可为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)于删除动作中，

对形成于半导体衬底上部且在上方配置有所述存储单元的井最初施加的电压为例如12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

作为删除动作的时间(tErase)也可为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造为

具有于半导体衬底(硅衬底)上介隔膜厚4～10nm的穿隧绝缘膜而配置的电荷存储层。该电荷存储层可为膜厚2～3nm的SiN、或SiON等绝缘膜与膜厚3～8nm的多晶硅的层叠构造。另外，也可在多晶硅中添加Ru等金属。在电荷存储层的上具有绝缘膜。该绝缘膜具有被例如膜厚3～10nm的下层High-k膜与膜厚3～10nm的上层High-k膜夹持的膜厚4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上经由膜厚3～10nm的功函数调整用材料而形成膜厚30nm～70nm的控制电极。此处，功函数调整用材料是TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

另外，可在存储单元间形成气隙。

虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示，并不意图限定发明范围。这些新颖的实施方式可通过其他各种形态实施，且在不脱离发明主旨的范围内可进行各种省略、置换、变更。这些实施方式或其变化包含于发明范围或主旨，且包含于权利要求所记载的发明及其均等范围内。

Claims

1.一种半导体存储装置，其特征在于包含：

第1存储单元；

第2存储单元，与所述第1存储单元相邻；

第1字线，与所述第1存储单元结合；以及

第2字线，与所述第2存储单元结合；并且

在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、以及与所述第1电压不同的第2电压；

在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数；

所述第1电压低于所述第2电压，所述第1次数大于所述第2次数。

2.根据权利要求1所述的半导体存储装置，其特征在于：所述第2电压在所述第1电压之后施加到所述第1字线。

3.根据权利要求1所述的半导体存储装置，其特征在于：所述第1电压在所述第2电压之后施加到所述第1字线。

4.根据权利要求1所述的半导体存储装置，其特征在于更包含：第3存储单元，与所述第1字线结合；以及

第4存储单元，与所述第2字线结合，且与所述第3存储单元相邻；并且

在从所述第1存储单元读出数据时，也从所述第3存储单元读出数据；

在施加于所述第2字线的电压变动第3次数时，将从所述第1存储单元读出的数据保持于感测放大器；

在施加于所述第2字线的电压变动与所述第3次数不同的第4次数时，将从所述第3存储单元读出的数据保持于所述感测放大器；

在对所述第1字线施加所述第1、第2电压之前，从所述第2、第4存储单元读出数据；

所述第3次数是与从所述第2存储单元读出的数据相应的次数；

所述第4次数是与从所述第4存储单元读出的数据相应的次数。

5.根据权利要求1所述的半导体存储装置，其特征在于：在所述第1存储单元的编程验证时，施加于所述第1字线及所述第2字线的电压经过多次变动。

6.根据权利要求5所述的半导体存储装置，其特征在于：所述编程验证时施加于所述第1字线的电压的变动次数与施加于所述第2字线的电压的变动次数相等。

7.根据权利要求6所述的半导体存储装置，其特征在于更包含：第3存储单元，与所述第2存储单元相邻；以及

第3字线，与所述第3存储单元结合；

在所述第1存储单元的编程验证时施加于所述第2字线的电压大于施加于所述第1字线的电压；并且

在所述第1存储单元的编程验证时，对所述第3字线施加第5电压，并且施加于所述第2字线的电压的最大值为所述第5电压以下的值。

8.根据权利要求1所述的半导体存储装置，其特征在于：从所述第1存储单元的数据的读出包含第1读出及第2读出；

在所述第1读出中，对所述第1字线施加低于所述第1电压的第3电压、以及低于所述第2电压的第4电压，对所述第2字线施加固定电压；

在所述第2读出中，对所述第1字线施加所述第1、第2电压，所述第2字线的电压变动。

9.根据权利要求1所述的半导体存储装置，其特征在于更包含：第3存储单元；以及

第3字线，与所述第3存储单元结合；并且

所述第1字线位于所述第2字线与第3字线之间；

在对所述第1字线施加所述第1、第2电压之前，从所述第2、第3存储单元读出数据；

在对所述第1字线施加所述第1电压的期间，施加于所述第3字线的电压变动与所述第1次数及第2次数不同的第3次数。

10.根据权利要求9所述的半导体存储装置，其特征在于：所述第1电压是用于判定所述第1存储单元的阈值是否为删除电平的电压。

11.根据权利要求1所述的半导体存储装置，其特征在于：所述第1、第2字线经层叠；

所述第2字线的电压依存于设置着所述第2字线的层的位置。

12.根据权利要求1所述的半导体存储装置，其特征在于更包含：位线，与所述第2存储单元电结合；

感测放大器，与所述位线结合；

第1区块，包含所述第1、第2存储单元；以及

第2区块，将所述位线放电；并且

第1区块位于所述感测放大器与所述第2区块之间；

在数据读出之后，所述位线通过所述感测放大器及所述第2区块而被放电。

13.根据权利要求1所述的半导体存储装置，其特征在于：在所述第2存储单元的阈值电平高于所述第1存储单元的阈值电平的情况下，通过控制第2字线的电压而修正所述第1存储单元的阈值电压。

14.根据权利要求13所述的半导体存储装置，其特征在于：在所述第2存储单元的阈值电平与所述第1存储单元的阈值电平相同的情况下，通过控制所述第2字线的电压而修正所述第1存储单元的阈值电压。

15.一种半导体存储装置，其特征在于包含：

第1存储单元；

第2存储单元，与所述第1存储单元结合；

第1字线，与所述第1存储单元结合；以及

第2字线，与所述第2存储单元结合；并且

在所述第1存储单元的编程验证时，施加于所述第1字线的电压变动第1次数，施加于所述第2字线的电压变动第2次数。

16.根据权利要求15所述的半导体存储装置，其特征在于：所述第1次数与所述第2次数相等。

17.根据权利要求16所述的半导体存储装置，其特征在于：所述第2字线的电压大于所述第1字线的电压。

18.根据权利要求15所述的半导体存储装置，其特征在于：在从所述第1存储单元读出数据时，对所述第1字线施加第2电压、及与所述第2电压不同的第3电压；

在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动第3次数，在对所述第1字线施加所述第3电压的期间，施加于所述第2字线的电压变动与所述第3次数不同的第4次数。