JP6088751B2 - 半導体メモリ - Google Patents
半導体メモリ Download PDFInfo
- Publication number
- JP6088751B2 JP6088751B2 JP2012129977A JP2012129977A JP6088751B2 JP 6088751 B2 JP6088751 B2 JP 6088751B2 JP 2012129977 A JP2012129977 A JP 2012129977A JP 2012129977 A JP2012129977 A JP 2012129977A JP 6088751 B2 JP6088751 B2 JP 6088751B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- data
- voltage
- unselected
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。
)のデータを書き込み可能な複数のメモリセルを含むメモリセルユニットと、前記メモリ
セルのゲートにそれぞれ接続された複数のワード線と、前記メモリセルユニットの一端に
接続されたソース線と、前記メモリセルユニットの他端に接続されたビット線と、前記メ
モリセルユニットの動作を制御する制御回路と、を具備し、複数のワード線のうち、k位
データ(k=i)の書き込み対象として選択された選択ワード線の選択セルに対する書き
込み時において、前記選択ワード線に対して前記ソース線側に隣接するワード線を第1非
選択ワード線、前記選択ワード線に対して前記ビット線側に隣接するワード線を第2非選
択ワード線とすると、前記制御回路は、前記第1非選択ワード線に接続された第1非選択
セルの読み出し結果に基づいて前記第1非選択ワード線に印加される第1非選択電圧の大
きさを補正し、前記第2非選択ワード線に接続された第2非選択セルの読み出し結果に基
づいて前記第2非選択ワード線に印加される第2非選択電圧の大きさを補正し、補正され
た前記第1非選択電圧および前記第2非選択電圧を前記第1非選択ワード線および前記第
2非選択ワード線にそれぞれ印加し、且つ、読み出し電圧を前記選択ワード線に印加して
、前記選択セルから(k−1)位データを読み出し、読み出された前記(k−1)位デー
タと書き込むべき前記k位データに基づいて、前記k位データを書き込む。
以下、図1乃至図11を参照しながら、実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
図1乃至図8を参照して、第1の実施形態の半導体メモリについて、説明する。
図1乃至図8を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。
図1に示されるフラッシュメモリが、例えば、NAND型フラッシュメモリである場合、メモリセルアレイ1は、複数のブロックを有する。このブロックBLKとは、消去の最小単位を示している。
NAND型フラッシュメモリにおいて、1つのブロックBLKは、x方向(第1の方向、ロウ方向)に並んだ複数のメモリセルユニット(以下では、NANDセルユニットともよぶ)MUから形成される。1つのブロックBLK内に、例えば、q個のメモリセルユニットMUが設けられている。
カラムデコーダ35は、メモリセルアレイ1のカラムに対して設定された制御単位の選択及び活性化を行う。
各メモリセルMCは、2値(1ビット)、又は、3値(2ビット)以上のデータを記憶する。例えば、2値のデータを記憶するメモリセルMCは、2値メモリ(又はSLC)とよばれ、3値(2ビット)以上のデータを記憶するメモリセルMCは、多値メモリ(又はMLC)とよばれる。このように、メモリセルMCは、i値(iは2以上の整数)のデータを書き込むことができる。
図4は、4値データとメモリセルに設定される複数のしきい値電圧の分布との対応関係の一例を示す図である。
以下では、上位データの書き込み時において、フラッシュメモリの内部で下位データをロードする動作のことを、下位データ読み出し、又は、LM読み出しとよぶ。下位データのみを記憶しているメモリセルに対する下位データ読み出しには、判定電圧VLMが用いられる。
例えば、事前読み出しの結果、ソース線側隣接ワード線WL(n−1)に接続された複数のメモリセルMCが、“E”レベル及び“B”レベルのメモリセルMCを含まないと判定された場合、補正読み出しパス電圧は、電圧値VDAと電圧値VDCとの2段階に変化する電圧パルスでもよい。
例えば、互いに隣接する複数のメモリセルにおいて、データの書き込みによってあるメモリセルのしきい値電圧が上昇すると、それに隣接するメモリセルのしきい値電圧が、隣接干渉効果に起因して、本来の大きさより上昇又は低下した状態で検知される場合がある。
隣接干渉効果の影響は、メモリセルの微細化に伴って増大する傾向がある。メモリセルの微細化の結果として、隣接干渉効果に起因したデータの誤判定が、増加し、メモリセルアレイ内の不良ビットの増加が顕著になる可能性がある。
図6及び図7を参照して、第1の実施形態のフラッシュメモリの動作(制御方法/データの書き込み方法)について、説明する。尚、以下では、図6及び図7に加えて、図1乃至図5も適宜用いて、本実施形態のフラッシュメモリの動作について説明する。
外部からのアドレス信号は、アドレスバッファ9に入力される。尚、入力されたコマンドに基づいて、フラッシュメモリ100の内部制御回路8が、アドレス信号を生成する場合もある。
ワード線WLnの上位ページの書き込み時において、ワード線WLnに接続されたメモリセルMCは、ソース線側隣接ワード線WL(n−1)に接続されたメモリセルMCのしきい値電圧の影響を受ける。それゆえ、ワード線WLnに接続されたメモリセルMCからの下位データのロード時、下位データの誤判定が生じる可能性がある。
LM読み出し時において、選択ワード線WLnに、LM読み出し電圧VLMが印加される。LM読み出し電圧VLMの印加によって、下位データを記憶している選択セルMCがオンするか否かに応じて、プリチャージされたビット線BLの充電状態(“H”レベル)が維持される、又は、放電状態(“L”レベル)に変化する。ビット線BLの電位の変化に基づいて、選択セルMCが記憶する下位データ(しきい値電圧の状態)が、データラッチ回路31内のラッチユニット311の下位データラッチ90内に、格納される。
すなわち、補正読み出しパス電圧VCR_Sがソース線側隣接ワード線WL(n−1)に印加された状態で、選択セルMCに対するLM読み出しが実行され、選択ワード線WLnの選択セルMCのしきい値状態(消去状態又はLM状態)が判定される。
これと同様に、補正読み出しパス電圧VCR_Sの電圧値VDB,VDCの印加期間において、“B”又は“C”レベルのメモリセルMCに隣接する選択セルMCの下位データが読み出され、“B”又は“C”レベルのメモリセルMCに隣接する選択セルMC以外の下位データの読み出しは、停止されている。
図8を用いて、第2の実施形態の半導体メモリ(例えば、フラッシュメモリ)及びその動作(制御方法/データの書き込み方法)について、説明する。尚、第2の実施形態において、第1の実施形態の半導体メモリと共通の構成、共通の機能及び共通の動作に関する説明は、必要に応じて行う。
そのため、ソース線側隣接ワード線WL(n−1)だけでなく、ビット線側隣接ワード線WL(n+1)のメモリセルMCに起因する隣接干渉効果を考慮することが好ましい。
そのため、ビット線側隣接ワード線WL(n+1)のメモリセルMCは、消去状態(“1”データの記憶状態)又はLM状態(“0”データの記憶状態)のいずれか一方である。
例えば、補正読み出しパス電圧VCR_Bの電圧値VDE,VDLMの各印加期間において、選択ワード線WLnに接続された全ての選択セルMCのしきい値電圧が判別される。
図9を用いて、第3の実施形態の半導体メモリ(例えば、フラッシュメモリ)及びその動作(制御方法/データの書き込み方法)について、説明する。尚、第3の実施形態において、第1及び第2の実施形態の半導体メモリ及びその動作と共通の構成、共通の機能及び共通の動作に関する説明は、必要に応じて行う。
但し、ビット線側ワード線WL(n+1)のメモリセルMCに対する事前読み出しが実行された後、ソース線側ワード線WL(n−1)のメモリセルMCに対する事前読み出しが実行されてもよい。
図10乃至図12を参照して、第1乃至第3の実施形態の半導体メモリ(例えば、フラッシュメモリ)及びその動作の変形例について、説明する。
図10を用いて、実施形態のフラッシュメモリ及びそのデータ書き込み方法の変形例1について、説明する。
図11を用いて、実施形態のフラッシュメモリ及びそのデータ書き込み方法の変形例2について、説明する。
この結果として、フラッシュメモリの書き込みシーケンスのための期間を短縮できる。
但し、ソース線側隣接ワード線WL(n−1)に本変形例の補正読み出しパス電圧VCR_Sが印加され、ビット線側隣接ワード線WL(n+1)に補正無しの読み出しパス電圧Vreadが印加されてもよい。
図12を用いて、実施形態のフラッシュメモリ及びそのデータ書き込み方法の変形例3について、説明する。
例えば、図12に示される順序で、ワード線WLが順次選択され、各ワード線WLに接続されたメモリセルMCに、下位及び上位データが、書き込まれてもよい。
上述の各実施形態において、1つのメモリセルが4値(2ビット)のデータを記憶する場合について述べたが、1つのメモリセルが8値(3ビット)又は16値(4ビット)のデータを記憶する場合においても、各実施形態で述べた構成及び動作を適用することができる。
jが、4以上、i以下の整数であるとした場合、隣り合わないしきい値を、第(j−3)のしきい値(しきい値分布)及び第(j−1)のしきい値、第(j−2)及び第jのしきい値と示すことができる。
また、i値データを記憶するメモリセルにおいて、上位側のあるビット(又はデータ)を、k位ビット(データ)と示す場合、そのk位ビットより1ビット下位のビット(又はデータ)を、(k−1)位ビット(データ)と示すことができる。kは、2以上i以下の整数である。
上述の実施形態における隣接ワード線に対する事前読み出しにおいて、最もソース線側に位置するワード線が上位データの書き込みに選択された場合、ビット線側隣接ワード線の隣接セルのみに、事前読み出しが実行されればよい。また、最もビット線側に位置するワード線が上位データの書き込みに選択された場合、ソース線側隣接ワード線の隣接セルのみに、事前読み出しのみが実行されればよい。
Claims (4)
- 電流経路が直列接続され、iビット(iは2以上の整数)のデータを書き込み可能な複数のメモリセルを含むメモリセルユニットと、
前記メモリセルのゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたソース線と、
前記メモリセルユニットの他端に接続されたビット線と、
前記メモリセルユニットの動作を制御する制御回路と、を具備し、
複数のワード線のうち、k位データ(k=i)の書き込み対象として選択された選択ワード線の選択セルに対する書き込み時において、
前記選択ワード線に対して前記ソース線側に隣接するワード線を第1非選択ワード線、
前記選択ワード線に対して前記ビット線側に隣接するワード線を第2非選択ワード線とすると、
前記制御回路は、
前記第1非選択ワード線に接続された第1非選択セルの読み出し結果に基づいて前記第1非選択ワード線に印加される第1非選択電圧の大きさを補正し、前記第2非選択ワード線に接続された第2非選択セルの読み出し結果に基づいて前記第2非選択ワード線に印加される第2非選択電圧の大きさを補正し、
補正された前記第1非選択電圧および前記第2非選択電圧を前記第1非選択ワード線および前記第2非選択ワード線にそれぞれ印加し、且つ、読み出し電圧を前記選択ワード線に印加して、前記選択セルから(k−1)位データを読み出し、
読み出された前記(k−1)位データと書き込むべき前記k位データに基づいて、前記k位データを書き込み、
前記第1非選択セルに対する読み出し電圧に含まれる電圧のレベル数は、前記第2非選択セルに対する読み出し電圧に含まれる電圧のレベル数よりも多い、
ことを特徴とする半導体メモリ。 - 電流経路が直列接続され、iビット(iは2以上の整数)のデータを書き込み可能な複数のメモリセルを含むメモリセルユニットと、
前記メモリセルのゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたソース線と、
前記メモリセルユニットの他端に接続されたビット線と、
前記メモリセルユニットの動作を制御する制御回路と、を具備し、
複数のワード線のうち、k位データ(k=i)の書き込み対象として選択された選択ワード線の選択セルに対する書き込み時において、
前記選択ワード線に対して前記ソース線側に隣接するワード線を第1非選択ワード線、
前記選択ワード線に対して前記ビット線側に隣接するワード線を第2非選択ワード線とすると、
前記制御回路は、
前記第1非選択ワード線に接続された第1非選択セルの読み出し結果に基づいて前記第1非選択ワード線に印加される第1非選択電圧の大きさを補正し、前記第2非選択ワード線に接続された第2非選択セルの読み出し結果に基づいて前記第2非選択ワード線に印加される第2非選択電圧の大きさを補正し、
補正された前記第1非選択電圧および前記第2非選択電圧を前記第1非選択ワード線および前記第2非選択ワード線にそれぞれ印加し、且つ、読み出し電圧を前記選択ワード線に印加して、前記選択セルから(k−1)位データを読み出し、
読み出された前記(k−1)位データと書き込むべき前記k位データに基づいて、前記k位データを書き込み、
前記第1非選択電圧は第1電圧値および第2電圧値を含み、前記第2非選択電圧値は第3電圧値および第4電圧値を含み、
前記選択セルから(k−1)位データを読み出す際に、
前記第1電圧値が前記第1非選択ワード線に印加されている間に前記第3電圧値および前記第4電圧値が前記第2非選択ワード線に印加され、
前記第2電圧値が前記第1非選択ワード線に印加されている間に前記第3電圧値および前記第4電圧値が前記第2非選択ワード線に印加される
ことを特徴とする半導体メモリ。 - 前記制御回路は、前記第1非選択セルおよび前記第2非選択セルに対して連続して読み出しを行う、ことを特徴とする請求項1または請求項2に記載の半導体メモリ。
- 前記制御回路は、前記第1非選択セルに対して読み出しを行った後に前記第2非選択セルに対して読み出しを行う、ことを特徴とする請求項3に記載の半導体メモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012129977A JP6088751B2 (ja) | 2012-06-07 | 2012-06-07 | 半導体メモリ |
US13/912,995 US9390800B2 (en) | 2012-06-07 | 2013-06-07 | Semiconductor memory and semiconductor memory control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012129977A JP6088751B2 (ja) | 2012-06-07 | 2012-06-07 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013254542A JP2013254542A (ja) | 2013-12-19 |
JP6088751B2 true JP6088751B2 (ja) | 2017-03-01 |
Family
ID=49715203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012129977A Active JP6088751B2 (ja) | 2012-06-07 | 2012-06-07 | 半導体メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US9390800B2 (ja) |
JP (1) | JP6088751B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9672102B2 (en) * | 2014-06-25 | 2017-06-06 | Intel Corporation | NAND memory devices systems, and methods using pre-read error recovery protocols of upper and lower pages |
JP2016062623A (ja) * | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
US9613713B2 (en) | 2014-09-16 | 2017-04-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
KR102320955B1 (ko) | 2015-02-02 | 2021-11-05 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 읽기 방법 |
US9767895B1 (en) * | 2016-03-15 | 2017-09-19 | Toshiba Memory Corporation | Semiconductor memory device and controlling method thereof |
JP2018116755A (ja) * | 2017-01-19 | 2018-07-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2018163707A (ja) | 2017-03-24 | 2018-10-18 | 東芝メモリ株式会社 | 半導体記憶装置及びそのリード制御方法 |
US10847207B2 (en) | 2019-04-08 | 2020-11-24 | Micron Technology, Inc. | Apparatuses and methods for controlling driving signals in semiconductor devices |
US10910027B2 (en) | 2019-04-12 | 2021-02-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10910076B2 (en) * | 2019-05-16 | 2021-02-02 | Sandisk Technologies Llc | Memory cell mis-shape mitigation |
US10854272B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10937476B2 (en) | 2019-06-24 | 2021-03-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
US10854273B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word drivers |
US10854274B1 (en) * | 2019-09-26 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for dynamic timing of row pull down operations |
KR20210119084A (ko) * | 2020-03-24 | 2021-10-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 동작 방법 |
US11205470B2 (en) | 2020-04-20 | 2021-12-21 | Micron Technology, Inc. | Apparatuses and methods for providing main word line signal with dynamic well |
KR20220010210A (ko) | 2020-07-17 | 2022-01-25 | 삼성전자주식회사 | 스토리지 장치 및 스토리지 장치의 읽기 동작 방법 |
US11990175B2 (en) | 2022-04-01 | 2024-05-21 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6657891B1 (en) | 2002-11-29 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing multivalued data |
JP3913704B2 (ja) | 2003-04-22 | 2007-05-09 | 株式会社東芝 | 不揮発性半導体記憶装置及びこれを用いた電子装置 |
JP4170952B2 (ja) | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
EP1969604B1 (en) | 2005-12-29 | 2011-10-26 | SanDisk Corporation | Alternate row-based reading and writing for non-volatile memory |
US7436733B2 (en) * | 2006-03-03 | 2008-10-14 | Sandisk Corporation | System for performing read operation on non-volatile storage with compensation for coupling |
ATE494614T1 (de) | 2006-03-03 | 2011-01-15 | Sandisk Corp | Leseoperation für nichtflüchtige speicherung mit floating-gate-kopplungskompensation |
JP4510060B2 (ja) * | 2007-09-14 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の読み出し/書き込み制御方法 |
US8694715B2 (en) * | 2007-10-22 | 2014-04-08 | Densbits Technologies Ltd. | Methods for adaptively programming flash memory devices and flash memory systems incorporating same |
US7898851B2 (en) * | 2007-12-19 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
JP4776666B2 (ja) | 2008-08-05 | 2011-09-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7876611B2 (en) * | 2008-08-08 | 2011-01-25 | Sandisk Corporation | Compensating for coupling during read operations in non-volatile storage |
JP2010192049A (ja) | 2009-02-19 | 2010-09-02 | Toshiba Corp | 半導体記憶装置 |
US7898864B2 (en) * | 2009-06-24 | 2011-03-01 | Sandisk Corporation | Read operation for memory with compensation for coupling based on write-erase cycles |
JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2012
- 2012-06-07 JP JP2012129977A patent/JP6088751B2/ja active Active
-
2013
- 2013-06-07 US US13/912,995 patent/US9390800B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013254542A (ja) | 2013-12-19 |
US20130329495A1 (en) | 2013-12-12 |
US9390800B2 (en) | 2016-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6088751B2 (ja) | 半導体メモリ | |
US10573394B2 (en) | Memory system | |
US8619474B2 (en) | Data line management in a memory device | |
US10971234B2 (en) | Page buffer, a memory device having page buffer, and a method of operating the memory device | |
TWI570721B (zh) | 使用多位準通過信號程式化記憶體 | |
US10360974B2 (en) | Non-volatile semiconductor memory in which data writing to cell groups is controlled using plural program pulses | |
US20140340964A1 (en) | Nonvolatile semiconductor memory device | |
JP5330425B2 (ja) | 不揮発性半導体メモリ | |
US8593876B2 (en) | Sensing scheme in a memory device | |
US8520435B2 (en) | Nonvolatile memory device and method of operating the same | |
US10672483B2 (en) | Semiconductor memory device | |
JP2019200826A (ja) | 半導体記憶装置 | |
JP2010160873A (ja) | 半導体記憶装置と半導体記憶システム | |
US6335882B1 (en) | Nonvolatile semiconductor memory device capable of erasing blocks despite variation in erasing characteristic of sectors | |
JP2020009509A (ja) | 半導体記憶装置 | |
US20230092551A1 (en) | Semiconductor storage device | |
JP2020071843A (ja) | メモリシステム | |
JP2013186932A (ja) | 不揮発性半導体記憶装置 | |
JP2009048750A (ja) | 不揮発性半導体記憶装置 | |
JP2012123856A (ja) | 不揮発性半導体記憶装置 | |
US8238156B2 (en) | Nonvolatile semiconductor memory device and method of operating the same | |
JP5242603B2 (ja) | 半導体記憶装置 | |
US20230197159A1 (en) | Memory system and semiconductor storage device | |
KR20210074028A (ko) | 메모리 장치 및 그 동작 방법 | |
KR20120005841A (ko) | 불휘발성 메모리 장치 및 그의 동작 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131226 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140109 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140828 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150428 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150626 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150721 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151015 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20151022 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20151113 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161028 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170206 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6088751 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |