KR101712070B1 - 전압 발생회로 및 이를 구비한 표시장치 - Google Patents

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Abstract

제1 차지 펌핑부는 기준전압을 근거로 스위칭 전압을 펌핑하여 제1 전압을 출력한다. 제2 차지 펌핑부는 제1 전압을 근거로 스위칭 전압을 펌핑하여 시간에 따라 가변된 제1 전압보다 낮은 제2 전압을 출력한다. 게이트 구동회로의 초기 구동 시 게이트 구동회로에 인가되는 제1 전압 및 제2 전압의 차이가 시간이 흐른 뒤 게이트 구동회로에 인가되는 제1 전압 및 제2 전압의 차이보다 작다.

Description

전압 발생회로 및 이를 구비한 표시장치{VOLTAGE GENERATING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 전압 발생회로 및 이를 구비한 표시장치에 관한 것으로, 보다 상세하게는 표시장치의 구동 신뢰성을 향상시키기 위한 전압 발생회로 및 이를 구비한 표시장치에 관한 것이다.
최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 기술이 적용되고 있다.
이렇게 형성된 게이트 구동회로는 지속적으로 위상이 변화하는 클럭 신호를 선택적으로 출력하여 게이트 신호를 생성하므로, 비구동 시에도 지속적으로 변하는 클럭 신호에 의해 노이즈가 발생하는 문제를 근본적으로 갖는다. 따라서 비구동 시 발생하는 노이즈를 제거하기 위한 다양한 회로 구조가 제시되어 왔다.
그러나, 상기 게이트 구동회로는 장시간 동안의 구동에 의해 상기 게이트 구동회로가 고온으로 올라간 경우 상기 게이트 신호에 고온 노이즈가 발생하는 문제점이 있다. 또한, 상기 게이트 구동회로의 출력 트랜지스터에 로우 전압을 인가하는 트랜지스터들의 누설 전류에 의해 부트스트랩이 제대로 되지 않아 초기 구동 불량이 발생할 수 있다. 이러한 게이트 신호의 노이즈 및 초기 구동 불량은 결과적으로 표시 품질을 떨어뜨리게 되므로 개선이 요구된다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키기 위한 전압 발생회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 전압 발생회로를 포함하는 표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 전압 발생회로는 제1 차지 펌핑부 및 제2 차지 펌핑부를 포함한다. 상기 제1 차지 펌핑부는 기준전압을 근거로 스위칭 전압을 펌핑하여 제1 전압을 출력한다. 상기 제2 차지 펌핑부는 상기 제1 전압을 근거로 상기 스위칭 전압을 펌핑하여 시간에 따라 가변된 상기 제1 전압보다 낮은 제2 전압을 출력한다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 제1 저항, 제1 다이오드, 제2 다이오드, 제1 커패시터 및 제2 커패시터를 포함할 수 있다. 상기 제1 저항은 상기 제1 차지 펌핑부에 연결될 수 있다. 상기 제1 다이오드는 캐소드가 상기 제1 저항의 타단과 직렬 연결될 수 있다. 상기 제2 다이오드는 캐소드가 상기 제1 다이오드의 애노드와 연결되고 애노드가 상기 제2 전압을 출력하는 출력단과 연결될 수 있다. 상기 제1 커패시터는 일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결될 수 있다. 상기 제2 커패시터는 일단이 상기 출력단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결될 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 다이오드의 캐소드 및 상기 기준단 사이에 연결된 제3 커패시터를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 제1 다이오드, 제2 다이오드, 제1 저항, 제1 커패시터 및 제2 커패시터를 포함할 수 있다. 상기 제1 다이오드는 캐소드가 상기 제1 차지 펌핑부와 연결될 수 있다. 상기 제2 다이오드는 캐소드가 상기 제1 다이오드의 애노드와 연결될 수 있다. 상기 제1 저항은 일단이 상기 제2 다이오드의 애노드와 연결될 수 있다. 상기 제1 커패시터는 일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결될 수 있다. 상기 제2 커패시터는 일단이 상기 제1 저항의 일단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결될 수 있다. 여기서, 상기 제1 다이오드의 캐소드와 상기 제1 저항의 타단 사이에 일방향 경로만이 형성될 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 저항의 타단 및 상기 기준단 사이에 연결된 제3 커패시터를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 전압을 근거로 상기 스위칭 전압이 펌핑된 제3 전압을 출력하는 출력단을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 더 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시장치는 표시패널, 소스 구동회로, 전압 발생회로 및 게이트 구동회로를 포함한다. 상기 표시패널은 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 소스 구동회로는 상기 소스 배선들에 데이터 신호들을 출력한다. 상기 전압 발생회로는 제1 차지 펌핑부 및 제2 차지 펌핑부를 포함한다. 상기 제1 차지 펌핑부는 기준전압을 근거로 스위칭 전압을 펌핑하여 제1 전압을 출력한다. 상기 제2 차지 펌핑부는 상기 제1 전압을 근거로 상기 스위칭 전압을 펌핑하여 시간에 따라 가변된 상기 제1 전압보다 낮은 제2 전압을 출력한다. 상기 게이트 구동회로는 상기 주변 영역에 집적되어 게이트 신호를 생성하고, 제1 구간에는 하이 레벨의 게이트 신호를 상기 게이트 배선에 제공하고, 제2 구간에는 상기 제1 전압 및 상기 제2 전압을 근거로 로우 레벨의 게이트 신호를 상기 게이트 배선에 제공한다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 제1 저항, 제1 다이오드, 제2 다이오드, 제1 커패시터 및 제2 커패시터를 포함할 수 있다. 상기 제1 저항은 상기 제1 차지 펌핑부에 연결될 수 있다. 상기 제1 다이오드는 캐소드가 상기 제1 저항의 타단과 직렬 연결될 수 있다. 상기 제2 다이오드는 캐소드가 상기 제1 다이오드의 애노드와 연결되고 애노드가 상기 제2 전압을 출력하는 출력단과 연결될 수 있다. 상기 제1 커패시터는 일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결될 수 있다. 상기 제2 커패시터는 일단이 상기 출력단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결될 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 제1 다이오드, 제2 다이오드, 제1 저항, 제1 커패시터 및 제2 커패시터를 포함할 수 있다. 상기 제1 다이오드는 캐소드가 상기 제1 차지 펌핑부와 연결될 수 있다. 상기 제2 다이오드는 캐소드가 상기 제1 다이오드의 애노드와 연결될 수 있다. 상기 제1 저항은 일단이 상기 제2 다이오드의 애노드와 연결될 수 있다. 상기 제1 커패시터는 일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결될 수 있다. 상기 제2 커패시터는 일단이 상기 제1 저항의 일단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결될 수 있다. 여기서, 상기 제1 다이오드의 캐소드와 상기 제1 저항의 타단 사이에 일방향 경로만이 형성될 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 전압을 근거로 상기 스위칭 전압이 펌핑된 제3 전압을 출력하는 출력단을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 클럭 신호는 상기 제3 전압을 로우 레벨로 가질 수 있다.
본 발명의 실시예에서, 상기 제2 차지 펌핑부는 상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 게이트 구동회로가 포함하는 스테이지는, 제 1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 게이트 신호의 하이 전압으로 출력하는 풀업부와, 다음단 중 어느 하나의 스테이지의 캐리 신호의 하이 전압에 응답하여 상기 게이트 신호의 하이 전압을 상기 제1 전압으로 풀-다운 시키는 풀다운부와, 상기 클럭 신호에 응답하여 상기 게이트 신호를 상기 제1 전압으로 유지시키는 제1 유지부와, 상기 클럭 신호에 응답하여 상기 제1 노드의 전압을 상기 제2 전압으로 유지시키는 제2 유지부를 포함할 수 있다.
본 발명의 실시예에서, 상기 스테이지는 상기 제1 노드의 전압에 응답하여 상기 클럭 신호를 캐리신호로서 출력하는 캐리부와, 다음단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 상기 제2 전압으로 방전하는 방전부를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 스테이지는 이전단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 상기 제2 전압으로 유지시키는 제3 유지부와, 다음단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 상기 제2 전압으로 유지시키는 제4 유지부와, 다음단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 캐리부의 출력 전압을 상기 제2 전압으로 유지시키는 제5 유지부를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 스테이지는 상기 캐리 신호의 하이 전압이 출력되는 상기 제1 구간 동안 제2 노드를 상기 제1 전압으로 방전시키고, 프레임 중 상기 제1 구간을 제외한 나머지 구간 동안 상기 제2 노드에 상기 클럭 신호와 동기된 신호를 인가하는 스위칭부를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 스테이지는 이전단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 이전단 중 어느 하나의 스테이지의 캐리 신호를 상기 제1 노드에 인가하는 버퍼부와, 상기 제1 노드와 상기 풀업부의 출력부 사이에 연결된 충전부를 더 포함할 수 있다.
이와 같은 전압 발생회로 및 이를 구비한 표시장치에 따르면 게이트 구동회로의 초기 구동 시 상기 게이트 구동회로에 인가되는 제1 전압 및 제2 전압의 차이가 작으므로 상기 게이트 구동회로의 소비전력을 줄일 수 있고, 초기 구동 불량을 방지할 수 있다. 또한, 시간이 흐름에 따라 상기 게이트 구동회로에 인가되는 상기 제1 전압 및 상기 제2 전압의 차이가 커지므로 고온 마진을 확보할 수 있다. 따라서, 상기 표시장치의 구동 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 표시장치의 평면도이다.
도 2는 도 1의 전압 발생회로에 대한 상세한 회로도이다.
도 3은 도 2의 제2 전압을 이용하여 생성된 클럭 신호의 파형도이다.
도 4는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 5는 도 4에 도시된 스테이지에 대한 상세한 회로도이다.
도 6은 도 4에 도시된 게이트 구동회로의 입출력신호의 파형도들이다.
도 7은 본 발명의 실시예 2에 따른 전압 발생회로의 상세한 회로도이다.
도 8은 본 발명의 실시예 3에 따른 전압 발생회로의 상세한 회로도이다.
도 9는 도 8의 제3 전압을 이용하여 생성된 클럭 신호의 파형도이다.
도 10은 도 8의 출력 전압들을 이용하는 게이트 구동회로의 입출력신호의 파형도들이다.
도 11은 본 발명의 실시예 4에 따른 전압 발생회로의 상세한 회로도이다.
도 12는 본 발명의 실시예 5에 따른 전압 발생회로의 상세한 회로도이다.
도 13은 비교예에 따른 전압 발생회로의 상세한 회로도이다.
도 14a는 실시예 1에 따른 전압 발생회로의 샘플 회로의 제2 전압을 시간에 따라 나타낸 파형도이다.
도 14b는 실시예 1에 따른 전압 발생회로의 샘플 회로의 제2 전압을 온도에 따라 나타낸 파형도이다.
도 15는 실시예 5에 따른 전압 발생회로의 제1 샘플 회로의 제2 전압을 시간에 따라 나타낸 파형도이다.
도 16은 실시예 5에 따른 전압 발생회로의 제2 샘플 회로의 제2 전압을 시간에 따라 나타낸 파형도이다.
도 17은 실시예 1에 따른 샘플 회로에 의한 소비 전력과 비교예에 따른 샘플 회로에 의한 소비 전력을 비교하기 위한 시뮬레이션 결과이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 도면들을 참조하여 본 발명의 표시장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예 1에 따른 표시장치의 평면도이다.
도 1을 참조하면, 상기 표시장치는 표시 패널(100), 게이트 구동회로(200), 소스 구동회로(400) 및 인쇄회로기판(500)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 소스 배선들 및 복수의 화소부들을 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 전기적으로 연결된 스위칭 소자(TR)와, 상기 스위칭 소자(TR)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 게이트 구동회로(200)는 상기 게이트 배선들에 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCm-1, SRCm, SRCm+1)(m은 자연수)을 포함한다. 상기 게이트 구동회로(200)는 바람직하게 상기 게이트 배선들의 일단부에 인접하는 상기 주변 영역(PA)에 집적된다.
상기 소스 구동회로(400)는 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있고, 또한 상기 소스 구동칩(410)이 상기 표시 패널(100)의 상기 주변 영역(PA)에 직접 집적될 수도 있다.
상기 인쇄회로기판(500)은 전압 발생회로(510), 하이 전압 발생회로(570) 및 클럭 신호 발생회로(590)를 포함할 수 있다.
상기 전압 발생회로(510)는 전압인 제1 전압 및 제2 전압을 생성한다. 여기서, 상기 제2 전압은 상기 제1 전압보다 낮은 전압이다. 상기 전압 발생회로(510)는 제1 차지 펌핑부 및 제2 차지 펌핑부를 포함한다. 상기 제1 차지 펌핑부는 기준전압을 근거로 스위칭 전압을 펌핑하여 상기 제1 전압을 출력한다. 이때, 상기 제1 전압은 상기 제2 전압 값에 무관하게 독립적으로 생성된다. 상기 제2 차지 펌핑부는 일단에 연결된 제1 저항을 포함하고 상기 제1 전압을 근거로 상기 스위칭 전압을 펌핑하여 상기 제1 저항에 의해 시간에 따라 가변된 제2 전압을 출력한다.
상기 하이 전압 발생회로(570)는 하이 전압을 생성한다.
상기 전압 발생회로(510) 및 상기 하이 전압 발생회로(570)에서 생성된 상기 제1 전압, 상기 제2 전압 및 상기 하이 전압은 상기 게이트 구동회로(200) 및 상기 클럭 신호 발생회로(590)에 선택적으로 제공될 수 있다.
예를 들어, 상기 클럭 신호 발생회로(590)는 상기 제2 전압 및 상기 하이 전압을 인가받아 클럭 신호를 생성한다. 생성된 상기 클럭 신호는 상기 게이트 구동회로(200)에 제공된다.
상기 게이트 구동회로(200)는 상기 전압 발생회로(510) 및 상기 하이 전압 발생회로(570)로부터 상기 제1 전압, 상기 제2 전압 및 상기 하이 전압을 수신하고, 상기 클럭 신호 발생회로(590)로부터 상기 클럭 신호를 수신한다.
도 2는 도 1의 전압 발생회로(510)에 대한 상세한 회로도이다.
도 1 및 도 2를 참조하면, 상기 전압 발생회로(510)는 스위칭 전압(SW)에 기초하여 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)을 생성한다.
상기 전압 발생회로(510)는 제1 차지 펌핑부(511) 및 제2 차지 펌핑부(513)를 포함한다. 상기 제2 차지 펌핑부(513)는 가변부(VP1)를 포함한다.
상기 제1 차지 펌핑부(511)는 제1 기준단(R1), 제1 입력단(I1) 및 제1 출력단(O1)을 구비하고, 상기 제2 차지 펌핑부(513)는 제2 기준단(R2), 제2 입력단(I2) 및 제2 출력단(O2)을 구비한다. 상기 제1 출력단(O1) 및 상기 제2 기준단(R2) 사이에 가변부(VP1)가 배치된다. 상기 제1 입력단(I1) 및 상기 제2 입력단(I2)에 상기 스위칭 전압(SW)이 인가되면 상기 제1 출력단(O1)에서는 상기 제1 전압(VSS1)이 출력되고 상기 제2 출력단(O2)에서는 상기 제2 전압(VSS2)이 출력된다.
상기 제1 차지 펌핑부(511)는 직렬로 연결되는 제1 및 제2 다이오드(D1, D2)와, 상기 제1 및 제2 다이오드(D1, D2) 사이에 일단이 연결되는 제1 커패시터(C1)를 포함한다. 여기서, 상기 제1 다이오드(D1)의 애노드와 상기 제2 다이오드(D2)의 캐소드는 서로 연결된다. 상기 제1 차지 펌핑부(511)는 상기 제2 다이오드(D2)의 애노드와 연결된 제2 커패시터(C2)를 더 포함할 수 있다.
상기 제1 다이오드(D1)의 캐소드는 상기 제1 기준단(R1)을 나타내고, 상기 제1 커패시터(C1)의 타단은 상기 제1 입력단(I1)을 나타내며, 상기 제2 다이오드(D2)의 애노드는 상기 제1 출력단(O1)을 나타낸다.
상기 제1 기준단(R1)과 상기 제2 커패시터(C2)의 타단은 기준전압을 수신하고, 상기 제1 입력단(I1)은 상기 스위칭 전압(SW)을 인가 받을 수 있다. 여기서, 상기 기준전압은 접지전압일 수 있다.
상기 제2 차지 펌핑부(513)는 직렬로 연결되는 제3 및 제4 다이오드(D3, D4)와, 상기 제3 및 제4 다이오드(D3, D4) 사이에 일단이 연결되는 제3 커패시터(C3)를 포함한다. 여기서, 상기 제3 다이오드(D3)의 애노드와 상기 제4 다이오드(D4)의 캐소드는 서로 연결된다. 상기 제2 차지 펌핑부(513)는 상기 제4 다이오드(D4)의 애노드와 연결된 제4 커패시터(C4)를 더 포함할 수 있다.
상기 제3 다이오드(D3)의 캐소드는 상기 제2 기준단(R2)을 나타내고, 상기 제3 커패시터(C3)의 타단은 상기 제2 입력단(I2)을 나타내며, 상기 제4 다이오드(D4)의 애노드는 상기 제2 출력단(O2)을 나타낸다.
상기 제2 차지 펌핑부(513)는 상기 제2 기준단(R2)에 일단이 연결되고 상기 제1 기준단(R1)에 타단이 연결된 제5 커패시터(C5)를 더 포함할 수 있다. 따라서, 상기 제5 커패시터(C5)의 타단 및 상기 제4 커패시터(C4)의 타단은 접지되고, 상기 제2 입력단(I2)에는 상기 스위칭 전압(SW)이 인가될 수 있다.
상기 제2 기준단(R2)과 상기 제1 출력단(O1) 사이에 연결된 상기 가변부(VP1)는 병렬로 연결된 제1 저항(R1) 및 제2 저항(R2)을 포함한다. 여기서, 상기 제2 저항(R2)은 가변저항으로서 부온도계수 써미스터(NTC thermistor; negative temperature coefficient thermistor)를 포함할 수 있다. 이때, 상기 제1 저항(R1)은 고정저항을 사용함으로써 저온에서 상기 부온도계수 써미스터의 저항 값이 아무리 커져도 두 병렬 저항 값이 상기 제1 저항(R1)의 값보다 작도록 설계할 수 있다. 즉, 상기 제1 저항(R1)은 상기 제2 저항(R2)인 상기 부온도계수 써미스터의 저항 값이 변할 경우, 전압 안정화 역할을 할 수 있다.
상기 스위칭 전압(SW)은 0V 및 7V의 레벨을 갖는 펄스폭변조(PWM; Pulse Wave Modulation) 신호이다.
예를 들어, 상기 제1 출력단(O1)에서는 약 -5.4V의 상기 제1 전압(VSS1)이 생성된다. 상기 제2 기준단(R2)에는 상기 가변부(VP1)에 의해 약 -4.1V의 제2 기준전압이 인가되고, 상기 제2 출력단(O2)에서 약 -9.5V의 상기 제2 전압(VSS2)이 출력된다.
여기서, 시간이 지남에 따라 상기 제1저항(R1)이 열화되고 상기 제2 저항(R2)의 온도가 오르거나 열화되므로 상기 제1 저항(R1)의 저항 값 및 상기 제2 저항(R2) 값이 작아진다. 결국, 상기 전압 발생회로(510)의 에이징에 따라 상기 제2 전압(VSS2)은 약 -10.5V가 될 수 있다.
도 3은 도 2의 제2 전압을 이용하여 생성된 클럭 신호의 파형도이다.
도 1 내지 도 3을 참조하면, 상기 클럭 신호 발생부(590)는 상기 하이 전압 발생회로(570)에서 생성된 하이 전압(VDD) 및 상기 전압 발생회로(510)에서 생성된 제2 전압(VSS2)을 인가받아, 상기 하이 전압(VDD)과 상기 제2 전압(VSS2)을 반복적으로 갖는 클럭 신호(CK)를 생성한다.
이때, 상기 제1 전압(VSS1)은 약 -5.4V 내지 약 -5.6V 범위 내에 있을 수 있고, 상기 제2 전압(VSS2)는 시간의 흐름에 따라 변할 수 있다.
여기서, 상기 게이트 구동회로(200)의 초기 구동 시, 상기 클럭 신호(CK)를 초기 클럭 신호(CK_1)로 나타내고, 상기 게이트 구동회로(200)의 에이징 후, 상기 클럭 신호(CK)를 후기 클럭 신호(CK_2)로 나타낼 수 있다. 상기 게이트 구동회로(200)의 에이징은 초기 구동후 약 3000시간 이상의 구동이 된 상태를 나타낸다.
예를 들어, 상기 게이트 구동회로(200)의 초기 구동 시, 상기 초기 클럭 신호(CK_1)의 상기 제2 전압(VSS2)은 제2 초기 전압(VSS2_1) 값을 갖는다. 여기서, 상기 제2 초기 전압(VSS2_1) 값은 약 -8.3V 내지 약 -9.8V 범위 내에 있을 수 있다.
상기 게이트 구동회로(200)가 구동되고 시간이 지남에 따라, 상기 클럭 신호(CK)의 상기 제2 전압(VSS2)은 상기 제2 초기 전압(VSS2_1) 값보다 점점 작아진다. 또한, 상기 게이트 구동회로(200)가 구동되고 충분한 시간이 흐른 뒤, 상기 클럭 신호(CK)는 상기 후기 클럭 신호(CK_2)가 되고 상기 제2 전압(VSS2)은 제2 후기 전압(VSS2_2)이 된다. 이때, 상기 제2 후기 전압(VSS2_2)은 약 -10.5V이다.
결과적으로, 상기 제2 후기 전압(VSS2_2) 값은 제2 초기 전압(VSS2_1) 값보다 낮다. 이는, 시간이 흐름에 따라 상기 전압 발생회로(500)의 온도가 상승하면, 부온도계수 써미스터인 상기 제2 저항(R2)의 저항 값은 낮아지고, 병렬로 연결된 상기 제2 저항(R2) 및 상기 제1 저항(R1)의 합성 저항 값도 낮아지기 때문이다.
도 4는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 1 및 도 4를 참조하면, 상기 게이트 구동회로(200)는 서로 종속적으로 연결된 제1 내지 제n 스테이지들(SRC1 ~ SRCn)과, 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다.
제1 내지 제n 스테이지들(SRC1 ~ SRCn)은 n 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 n개의 게이트 신호들을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1) 및 상기 제2 더미 스테이지(SRCd2)는 상기 제n 스테이지(SRCn)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 배선들과 연결되지 않는다.
각 스테이지는 클럭 단자(CT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.
상기 클럭 단자(CT)는 클럭 신호(CK) 또는 상기 클럭 신호(CK)와 다른 위상을 갖는 클럭 신호를 수신한다. 예를 들면, 상기 클럭 신호(CK)와 위상이 반전된 반전 클럭 신호(CKB)를 수신할 수 있다. 예를 들면, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCd1)의 상기 클럭 단자(CT)는 상기 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지들(SRC2, SRC4,..., SRCd2)의 상기 클럭 단자(CT)는 상기 반전 클럭 신호(CKB)를 수신한다. 상기 클럭 신호(CK)는 하이 전압(VDD)과 상기 제2 전압(VSS2)으로 이루어진다. 여기서, 상기 게이트 구동회로(200)의 구동이 시작된 직후의 상기 제2 전압(VSS2)은 상기 게이트 구동회로(200)의 에이징 후의 상기 제2 전압(VSS2)보다 크다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전단 스테이지의 캐리 신호를 수신한다. 예를 들면, 첫 번째 스테이지인, 상기 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제2 내지 제n 스테이지들(SRC2 ~ SRCn)과 상기 제1 및 제2 더미 스테이지들(SRCd1 및 SRCd2)의 상기 제1 입력 단자(IN1)는 이전단 스테이지의 캐리 신호를 각각 수신한다.
상기 제2 입력 단자(IN2)는 다음단 스테이지의 캐리 신호 또는 수직개시신호(STV)가 제공된다. 상기 제1 스테이지 내지 제n 스테이지(SRC1 ~ SRCn)와 상기 제1 더미 스테이지(SRCd1)의 상기 제2 입력 단자(IN2)는 다음단 스테이지의 출력 신호를 각각 수신하고, 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.
상기 제3 입력 단자(IN3)는 다다음단 스테이지의 캐리 신호가 제공된다. 상기 제1 스테이지 내지 제n 스테이지(SRC1 ~ SRCn)의 상기 제3 입력 단자(IN3)는 다다음단 스테이지의 캐리 신호를 각각 수신한다. 상기 제1 및 제2 더미 스테이지 (SRCd1 및 SRCd2)는 상기 제3 입력 단자(IN3)를 포함하고 있지 않다.
제1 전압 단자(VT1)는 상기 제1 전압(VSS1)을 수신한다. 기 제1 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 약 -5.4V 내지 약 -5.6V 이다. 상기 제1 로우 레벨은 게이트 신호의 방전 레벨에 대응한다.
상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨 보다 낮은 제2 로우 레벨을 가지는 제2 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 약 -8.3V 내지 약 -10.5V 이고, 상기 스테이지에 포함된 제1 노드(Q)(이하, Q 노드 명칭함), 상기 수직개시신호(STV), 상기 캐리 신호 및 상기 클럭 신호(CK)의 방전 레벨에 대응한다.
상기 제1 출력 단자(OT1)는 해당하는 게이트 배선과 전기적으로 연결되어 게이트 신호를 출력한다. 즉, 상기 제1 스테이지 내지 제n 스테이지들(SRC1 ~ SRCn)의 상기 제1 출력 단자(OT1)는 n 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 n개의 게이트 신호들을 순차적으로 출력한다. 반면, 상기 제1 및 제2 더미 스테이지들(SRCd1 및 SRCd2)의 상기 제1 출력 단자(OT1)는 플로팅 상태가 된다.
상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다. 상기 제2 출력 단자(OT2)는 다음단 스테이지의 상기 제1 입력 단자(IN1)와 전기적으로 연결되고, 이전단 스테이지의 상기 제2 입력 단자(IN2)와 전기적으로 연결되며, 이이전단 스테이지의 상기 제3 입력 단자(IN3)와 전기적으로 연결된다.
도 5는 도 4에 도시된 스테이지에 대한 상세한 회로도이다. 도 6은 도 4에 도시된 게이트 구동회로의 입출력신호의 파형도들이다.
도 4 내지 도 6을 참조하면, 제m 스테이지(SRCm)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 스위칭부(270), 제1 유지부(281), 제2 유지부(282), 제3 유지부(283), 제4 유지부(284) 및 제5 유지부(285)를 포함한다.
상기 버퍼부(210)는 제4 트랜지스터(T4)를 포함하고, 제어부와 입력부가 제m-1 캐리 신호(CRm-1)를 수신하는 상기 제1 입력 단자(IN1)와 연결되고 출력부가 Q 노드(Q)와 연결된다. 상기 Q 노드(Q)는 상기 충전부(220)의 일단과 연결된다. 상기 버퍼부(210)는 상기 수직개시신호(STV)의 하이 전압(VDD)이 수신되면, 상기 충전부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다.
상기 풀업부(230)는 제1 트랜지스터(T1)를 포함하고, 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 클럭 단자(CT)와 연결되고, 출력부가 출력 노드(O)에 연결된다. 상기 풀업부(230)의 제어부가 상기 충전부(220)의 일단과 연결되고, 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다. 상기 충전부(220)의 일단은 상기 Q 노드(Q)와 연결되고, 타단은 상기 출력 노드(O)와 연결된다.
상기 풀업부(230)의 제어부에는 상기 충전부(220)에 충전된 제1 전압(V1)이 인가된 상태에서 상기 클럭 단자(CT)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어부와 연결된 상기 Q 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 Q 노드(Q)는 m-1 번째 구간(Tm-1)에는 상기 제1 전압(V1)을 갖고, m 번째 구간(Tm)에는 상기 부스팅 전압(VBT)을 갖는다.
상기 풀업부(230)의 제어부에 상기 부스팅 전압(VBT)이 인가되는 상기 m 번째 구간(Tm) 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 게이트 신호(Gm)의 하이 전압(VDD)으로 출력한다.
상기 캐리부(240)는 제15 트랜지스터(T15)를 포함하고, 상기 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 클럭 단자(CT)에 연결되고, 출력부가 제2 출력 단자(OT2)에 연결된다. 상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 클럭 단자(CT)에 수신된 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 캐리 신호(CRm)로 출력한다.
상기 방전부(250)는 제9 트랜지스터(T9) 및 제16 트랜지스터(T16)를 포함한다. 상기 제9 트랜지스터(T9)는 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 제16 트랜지스터(T16)에 연결된다. 상기 제16 트랜지스터(T16)는 제어부와 입력부가 상기 제9 트랜지스터(T9)의 출력부와 공통 연결되고, 출력부가 제2 전압 단자(VT2)에 연결된다. 상기 방전부(250)는 상기 제2 입력 단자(IN2)에 제m+1 캐리 신호(CRm+1)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 전압(VSS2)으로 방전시킨다.
여기서, 상기 게이트 구동회로(200)의 구동이 시작된 직후의 상기 제2 전압(VSS2)은 상기 게이트 구동회로(200)의 에이징 후의 상기 제2 전압(VSS2)보다 크다. 따라서, 상기 게이트 구동회로(200)의 구동이 시작된 직후에 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)의 차이가 작으므로 상기 제9 트랜지스터(T9)의 누설전류가 줄어들 수 있어 상기 Q 노드(Q)의 부트스트랩이 제대로 되지 않아 발생될 수 있는 초기 구동 불량을 방지할 수 있다.
상기 풀다운부(260)는 제2 트랜지스터(T2)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 풀다운부(260)는 상기 제2 입력 단자(IN2)에 상기 제m+1 캐리 신호(CRm+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 전압(VSS1)으로 방전시킨다.
상기 스위칭부(270)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함한다. 상기 제12 트랜지스터(T12)는 제어부와 입력부가 상기 클럭 단자(CT)에 연결되고, 출력부가 상기 제13 트랜지스터(T13)의 입력부 및 상기 제7 트랜지스터(T7)와 연결된다. 상기 제7 트랜지스터(T7)는 제어부가 상기 제12 트랜지스터(T12)의 출력부에 연결되고, 입력부가 상기 클럭 단자(CT)에 연결되고, 출력부가 상기 제8 트랜지스터(T8)의 입력부와 연결된다. 상기 제7 트랜지스터(T7)의 출력부는 N 노드(N)에 연결된다. 상기 제13 트랜지스터(T13)는 제어부가 상기 제2 출력 노드(OT2)와 연결된 C 노드(C)에 연결되고 입력부가 제12 트랜지스터(T12)와 연결되고 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제8 트랜지스터(T8)는 제어부가 상기 C 노드(C)에 연결되고 입력부가 상기 N 노드(N)에 연결되고 상기 출력부가 상기 제1 전압 단자(VT1)에 연결된다.
상기 스위칭부(270)는 상기 C 노드(C)에 하이 전압이 인가되는 프레임의 (m)번째 구간(Tm) 동안에, 상기 클럭 단자(CT)에 수신된 상기 클럭 신호(CK)를 상기 제1 전압 단자(VT1)에 인가된 상기 제1 전압(VSS1)으로 방전시킨다. 즉, 상기 C 노드(C)에 하이 전압에 응답하여 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-온 되고 이에 따라 상기 N 노드(N)의 상기 클럭 신호(CK)는 상기 제1 전압(VSS1)으로 방전된다.
상기 스위칭부(270)는 상기 C 노드(C)에 전압이 인가되는 프레임의 나머지 구간 동안에 상기 N 노드(N)에는 상기 클럭 단자(CT)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 제m 노드 신호(CKNm)가 인가된다. 즉, 상기 C 노드(C)에 전압이 인가되면 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-온 되고 이에 따라 상기 N 노드(N)에는 상기 클럭 신호(CK)의 하이 전압(VDD) 보나 낮은 레벨의 하이 전압(Vdd)을 갖는 상기 제m 노드 신호(CKNm)가 인가된다. 상기 제m 노드 신호(CKNm)의 하이 전압(Vdd)은 상기 클럭 신호(CK)가 상기 제7 및 제12 트랜지스터들(TFT7, TFT12) 및 기생 커패시터들을 경유함에 따라서 상기 클럭 신호(CK)의 하이 전압(VDD) 보다 낮은 레벨을 가진다.
상기 제1 유지부(281)는 제3 트랜지스터(T3)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제1 유지부(281)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 전압(VSS1)으로 유지시킨다.
상기 제2 유지부(282)는 제10 트랜지스터(T10)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제2 유지부(282)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다. 상기 프레임의 나머지 구간 동안의 상기 제m 노드 신호(CKNm)는 상기 클럭 신호(CK)와 위상이 동일하다.
여기서, 상기 게이트 구동회로(200)의 구동이 시작된 직후의 상기 제2 전압(VSS2)은 상기 게이트 구동회로(200)의 에이징 후의 상기 제2 전압(VSS2)보다 크다. 따라서, 상기 게이트 구동회로(200)의 구동이 시작된 직후에 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)의 차이가 작으므로 상기 제10 트랜지스터(T10)의 누설전류가 줄어들 수 있어 상기 Q 노드(Q)의 부트스트랩이 제대로 되지 않아 발생될 수 있는 초기 구동 불량을 방지할 수 있다.
상기 제3 유지부(283)는 제5 트랜지스터(T5)를 포함하고, 제어부가 상기 제1 입력 단자(IN1)에 연결되고 입력부가 상기 N 노드(N)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제3 유지부(283)는 상기 제m-1 캐리 신호(CRm-1)에 응답하여 상기 N 노드(N)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다.
상기 제4 유지부(284)는 제6 트랜지스터(T6)를 포함하고, 제어부가 상기 제3 입력 단자(IN3)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제4 유지부(284)는 상기 프레임의 나머지 구간 동안 상기 제3 입력 단자(IN3)에 수신된 제m+2 캐리 신호(CRm+2)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다.
여기서, 상기 게이트 구동회로(200)의 구동이 시작된 직후의 상기 제2 전압(VSS2)은 상기 게이트 구동회로(200)의 에이징 후의 상기 제2 전압(VSS2)보다 크다. 따라서, 상기 게이트 구동회로(200)의 구동이 시작된 직후에 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)의 차이가 작으므로 상기 제6 트랜지스터(T6)의 누설전류가 줄어들 수 있어 상기 Q 노드(Q)의 부트스트랩이 제대로 되지 않아 발생될 수 있는 초기 구동 불량을 방지할 수 있다.
상기 제5 유지부(285)는 제17 트랜지스터(T17)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제5 유지부(285)는 상기 프레임의 나머지 구간 동안 제m+1 캐리 신호(CRm+1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다.
결과적으로, 본 실시예에 따르면 상기 게이트 구동회로(200)의 초기 구동 시, 상기 제1 전압(VSS1)과 제2 전압(VSS2)의 이격 전압을 줄여줌으로써, 게이트 구동회로(200)의 소비전력을 줄일 수 있고, 상기 게이트 구동회로(200)의 초기 구동 시, 발생할 수 있는 상기 제6 트랜지스터(T6), 상기 제9 트랜지스터(T9) 및 상기 제10 트랜지스터(T10)의 누설 전류를 방지할 수 있다. 따라서, 초기 구동 시 상기 Q 노드(Q)의 부트스트랩이 제대로 되지 않아 발생될 수 있는 저온 불량과 동일한 현상을 방지할 수 있다.
반면, 상기 게이트 구동회로(200)가 에이징 되면, 상기 제1 전압(VSS1)과 제2 전압(VSS2)의 이격 전압을 증가시킴으로써, 상기 풀업부(230)의 게이트/소스 전압(VGS)을 네가티브(negative)로 유지할 수 있다. 이에 따라서 고온 마진을 확보할 수 있다.
도 7은 본 발명의 실시예 2에 따른 전압 발생회로의 상세한 회로도이다.
본 실시예에 따른 클럭 신호의 파형도, 게이트 구동회로, 상기 게이트 구동회로가 포함하는 스테이지 및 상기 게이트 구동회로의 입출력신호의 파형도들은 각각 도 3, 도 4, 도 5 및 도 6과 실질적으로 동일하므로 생략한다.
본 실시예에 따른 표시장치는 도 2의 전압 발생회로(510) 대신 도 7의 전압 발생회로(520)를 포함하는 것을 제외하면, 도 1의 표시장치와 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 1, 도 2 및 도 7을 참조하면, 상기 전압 발생회로(520)는 스위칭 전압(SW)에 기초하여 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)을 생성한다.
상기 전압 발생회로(520)는 제1 차지 펌핑부(511) 및 제2 차지 펌핑부(523) 를 포함한다. 상기 제2 차지 펌핑부(523)는 가변부(VP2)를 포함한다.
본 실시예에 따른 상기 제2 차지 펌핑부(523) 및 이를 포함하는 상기 전압 발생회로(520)는 상기 제2 출력단(O2)에 상기 가변부(VP2) 및 상기 제5 커패시터(C5)가 배치되는 것을 제외하면 도 2의 제2 차지 펌핑부(513) 및 이를 포함하는 전압 발생회로(510)와 실질적으로 동일하므로 반복되는 설명은 생략한다.
상기 제2 출력단(O2)에 상기 가변부(VP2)가 직렬로 연결되므로 상기 가변부(VP2)의 출력단(O3)이 상기 제2 전압(VSS2)을 출력한다.
본 실시예에 따른 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)의 전압 값은 이전 실시예에 따른 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)과 실질적으로 동일하고 그에 따른 효과 또한 동일하므로 그 설명은 생략한다.
도 8는 본 발명의 실시예 3에 따른 전압 발생회로의 상세한 회로도이다.
본 실시예에 따른 게이트 구동회로 및 상기 게이트 구동회로가 포함하는 스테이지는 각각 클럭 신호(CK)의 로우 레벨이 시간에 따라 가변되는 상기 제2 전압(VSS2) 대신 고정전압인 제3 전압(VSS2F)인 것을 제외하면 도 4 및 도 5와 실질적으로 동일하므로 생략한다.
본 실시예에 따른 표시장치는 도 2의 전압 발생회로(510) 대신 도 8의 전압 발생회로(530)를 포함하는 것을 제외하면, 도 1의 표시장치와 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 1, 도 2 및 도 8를 참조하면, 전압 발생회로(530)는 스위칭 전압(SW)에 기초하여 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)을 생성한다.
상기 전압 발생회로(530)는 제1 차지 펌핑부(511) 및 제2 차지 펌핑부(533) 를 포함한다. 상기 제2 차지 펌핑부(533)는 가변부(VP3)를 포함한다.
본 실시예에 따른 상기 제2 차지 펌핑부(533) 및 이를 포함하는 상기 전압 발생회로(530)는 상기 제1 출력단(O1) 및 상기 제2 기준단(R2) 사이 대신 상기 제2 출력단(O2)에 상기 가변부(VP3) 및 상기 제5 커패시터(C5)가 배치되고, 상기 가변부(VP3)가 고정 저항인 제1 저항(R1) 만을 포함하며, 상기 제2 출력단(O2)이 상기 제3 전압(VSS2F)을 출력하는 것을 제외하면 도 2의 제2 차지 펌핑부(513) 및 이를 포함하는 전압 발생회로(510)와 실질적으로 동일하므로 반복되는 설명은 생략한다.
상기 제2 출력단(O2)에 상기 가변부(VP3)가 직렬로 연결되므로 상기 가변부(VP3)의 출력단(O4)이 상기 제2 전압(VSS2)을 출력한다.
또한, 상기 제2 출력단(O2)의 출력인 상기 제3 전압(VSS2F)은 상기 클럭 신호 발생회로(590)에 제공되어 상기 클럭 신호(CK)의 로우 레벨로 사용될 수 있다.
도 9은 도 8의 제3 전압을 이용하여 생성된 클럭 신호의 파형도이다.
도 6, 도 8 및 도 9을 참조하면, 상기 클럭 신호(CK)는 하이 전압(VDD)과 제3 전압(VSS2F)을 반복적으로 갖는다. 이때, 실시예 1의 상기 제2 전압(VSS2)는 시간의 흐름에 따라 변하는 반면, 본 실시예의 상기 제3 전압(VSS2F)은 시간의 흐름에 따라 일정하다.
예를 들어, 시간에 무관하게 상기 클럭 신호(CK)의 상기 제3 전압(VSS2F)은 약 -10.7V 내지 약 -11.2V 범위 내에 있을 수 있다.
도 10은 도 8의 출력 전압들을 이용하는 게이트 구동회로의 입출력신호의 파형도들이다.
도 5, 도 6, 도 8 및 10을 참조하면, 상기 클럭 신호(CK)의 로우 레벨이 상기 제3 전압(VSS2F)이므로 상기 스위칭부(270)에 의해 프레임의 나머지 구간 동안에 상기 N 노드(N)에 인가되는 제m 노드 신호(CKNm)의 로우 레벨도 상기 제3 전압(VSS2F)이 된다.
본 실시예에 따르면, 실시예 1 및 실시예 2의 전압 발생회로가 포함하는 부온도계수 써미스터가 생략될 수 있다.
전압 발생회로가 상기 부온도계수 써미스터를 포함하는 경우, 저온에서의 상기 부온도계수 써미스터의 저항 산포에 따라 상기 제2 출력단(O2)에 상기 제1 출력단(O1) 보다 높은 역전압이 인가될 수 있다.
즉, 본 실시예에 따른 전압 발생회로는 상기 부온도계수 써미스터를 포함하지 않으면서, 상기 제6 트랜지스터(T6), 상기 제9 트랜지스터(T9) 및 상기 제10 트랜지스터(T10)의 누설 전류를 방지할 수 있고, 게이트 구동회로(200)의 소비전력을 줄일 수 있으며 고온 마진을 확보할 수 있다.
도 11은 본 발명의 실시예 4에 따른 전압 발생회로의 상세한 회로도이다.
본 실시예에 따른 클럭 신호의 파형도, 게이트 구동회로, 상기 게이트 구동회로가 포함하는 스테이지 및 상기 게이트 구동회로의 입출력신호의 파형도들은 각각 도 3, 도 4, 도 5 및 도 6과 실질적으로 동일하므로 생략한다.
본 실시예에 따른 표시장치는 도 2의 전압 발생회로(510) 대신 도 11의 전압 발생회로(540)를 포함하는 것을 제외하면, 도 1의 표시장치와 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 1, 도 2 및 도 11을 참조하면, 전압 발생회로(540)는 스위칭 전압(SW)에 기초하여 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)을 생성한다.
상기 전압 발생회로(540)는 제1 차지 펌핑부(511) 및 제2 차지 펌핑부(543)를 포함한다. 상기 제2 차지 펌핑부(543)는 가변부(VP4)를 포함한다.
본 실시예에 따른 상기 제2 차지 펌핑부(543) 및 이를 포함하는 상기 전압 발생회로(540)는 상기 제1 출력단(O1) 및 상기 제2 기준단(R2) 사이 대신 상기 제2 출력단(O2)에 상기 가변부(VP4) 및 상기 제5 커패시터(C5)가 배치되고, 상기 가변부(VP4)가 고정 저항인 제1 저항(R1) 만을 포함하는 것을 제외하면 도 2의 제2 차지 펌핑부(513) 및 이를 포함하는 전압 발생회로(510)와 실질적으로 동일하므로 반복되는 설명은 생략한다.
상기 제2 출력단(O2)에 상기 가변부(VP4)가 직렬로 연결되므로 상기 가변부(VP3)의 출력단(O4)이 상기 제2 전압(VSS2)을 출력한다.
본 실시예에 따르면, 상기 게이트 구동회로(200)의 초기 구동 시, 상기 제1 전압(VSS1)과 제2 전압(VSS2)의 이격 전압을 줄여줌으로써, 게이트 구동회로(200)의 소비전력을 줄이고 상기 Q 노드(Q)의 부트스트랩이 제대로 되지 않아 발생될 수 있는 저온 불량과 동일한 현상을 방지할 수 있다.
또한, 상기 게이트 구동회로(200)가 에이징 되면, 상기 제1 전압(VSS1)과 제2 전압(VSS2)의 이격 전압을 증가시킴으로써, 고온 마진을 확보할 수 있다.
또한, 본 실시예에 따른 전압 발생회로는 이전 실시예들의 전압 발생회로보다 간단한 구조를 가질 수 있다.
도 12는 본 발명의 실시예 5에 따른 전압 발생회로의 상세한 회로도이다.
본 실시예에 따른 클럭 신호의 파형도, 게이트 구동회로, 상기 게이트 구동회로에 포함된 복수의 스테이지들 및 상기 게이트 구동회로의 입출력신호의 파형도들은 각각 도 3, 도 4, 도 5 및 도 6과 실질적으로 동일하므로 생략한다.
본 실시예에 따른 표시장치는 도 2의 전압 발생회로(510) 대신 도 12의 전압 발생회로(550)를 포함하는 것을 제외하면, 도 1의 표시장치와 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 1, 도 2 및 도 12를 참조하면, 상기 전압 발생회로(550)는 스위칭 전압(SW)에 기초하여 상기 제1 전압(VSS1) 및 상기 제2 전압(VSS2)을 생성한다.
상기 전압 발생회로(550)는 제1 차지 펌핑부(511) 및 제2 차지 펌핑부(553)를 포함한다. 상기 제2 차지 펌핑부(553)는 가변부(VP5)를 포함한다.
본 실시예에 따른 상기 제2 차지 펌핑부(553) 및 이를 포함하는 상기 전압 발생회로(550)는 상기 가변부(VP5)가 고정 저항인 제1 저항(R1) 만을 포함하는 것을 제외하면 도 2의 제2 차지 펌핑부(513) 및 이를 포함하는 전압 발생회로(510)와 실질적으로 동일하므로 반복되는 설명은 생략한다.
본 실시예에 따르면, 상기 게이트 구동회로(200)의 초기 구동 시, 상기 제1 전압(VSS1)과 제2 전압(VSS2)의 이격 전압을 줄여줌으로써, 게이트 구동회로(200)의 소비전력을 줄이고 상기 Q 노드(Q)의 부트스트랩이 제대로 되지 않아 발생될 수 있는 저온 불량과 동일한 현상을 방지할 수 있다.
또한, 상기 게이트 구동회로(200)가 에이징 되면, 상기 제1 전압(VSS1)과 제2 전압(VSS2)의 이격 전압을 증가시킴으로써, 고온 마진을 확보할 수 있다.
또한, 본 실시예에 따른 전압 발생회로는 실시예 4와 마찬가지로, 이전 실시예들의 전압 발생회로보다 간단한 구조를 가질 수 있다.
소비 전력 평가
도 13은 비교예에 따른 전압 발생회로의 상세한 회로도이다.
도 13을 참조하면, 비교예에 따른 전압 발생회로(560)는 실시예 1 및 실시예 5에 따른 제2 차지 펌핑부(513) 및 제2 차지 펌핑부(553)에서 각각 가변부(VP1) 및 가변부(VP5)가 제거된 제2 차지 펌핑부(563)를 포함한다.
비교예에 따른 전압 발생회로(560)의 샘플 회로는 상기 제2 차지 펌핑부(563)가 약 -10.7V의 제2 전압(VSS2)을 출력하도록 구현하였다.
여기서, 상기 제2 차지 펌핑부(563)는 가변부를 포함하지 않으므로 상기 제2 전압(VSS2)은 시간에 따라 가변되지 않는다.
실시예 1에 따른 전압 발생회로의 샘플 회로는 도 2에 도시된 상기 가변부(VP1)의 상기 제2 저항(R2) 값이 약 10KΩ이고, 상기 제1 저항(R1) 값이 약 360Ω이 되도록 구현하였다.
도 14a는 실시예 1에 따른 전압 발생회로의 샘플 회로의 제2 전압을 시간에 따라 나타낸 파형도이다. 도 14b는 실시예 1에 따른 전압 발생회로의 샘플 회로의 제2 전압을 온도에 따라 나타낸 파형도이다.
도 2 및 도 14a를 참조하면, 상기 제2 전압(VSS2)은 상기 전압 발생회로(510)의 초기 구동 시, 약 -9.5V 이었고, 상기 전압 발생회로(510)의 에이징에 따라 약 -10.5V로 감소하다가 소정의 시간 후에 약 -10.5V로 세추레이션(saturation) 되었다.
도 2 및 도 14b를 참조하면, 상기 제2 전압(VSS2)은 상기 전압 발생회로(510)의 구동 시 온도가 섭씨 0도 일 경우 약 -9V이었고, 온도가 섭씨 25도 일 경우 약 -9.5V이었으며, 온도가 섭씨 70도 일 경우, -11V가 되었다.
실시예 5에 따른 전압 발생회로의 제1 샘플 회로는 도 12에 도시된 상기 가변부(VP5)의 상기 제1 저항(R1) 값이 약 120Ω이 되도록 구현하였다.
도 15는 실시예 5에 따른 전압 발생회로의 제1 샘플 회로의 제2 전압을 시간에 따라 나타낸 파형도이다.
도 12 및 도 15를 참조하면, 상기 제2 전압(VSS2)은 상기 전압 발생회로(540)의 초기 구동 시, 약 -9.5V 이었고, 상기 전압 발생회로(540)의 에이징에 따라 점점 감소하였다.
실시예 5에 따른 전압 발생회로의 제2 샘플 회로는 도 12에 도시된 상기 가변부(VP5)의 상기 제1 저항(R1) 값이 약 560Ω이 되도록 구현하였다.
도 16은 실시예 5에 따른 전압 발생회로의 제2 샘플 회로의 제2 전압을 시간에 따라 나타낸 파형도이다.
도 12 및 도 16을 참조하면, 상기 제2 전압(VSS2)은 상기 전압 발생회로(550)의 초기 구동 시, 약 -9.8V 이었고, 상기 전압 발생회로(550)의 에이징에 따라 점점 감소하였다.
다음의 표 1은 비교예의 샘플 회로, 실시예 1의 샘플 회로, 실시예 5의 제1 및 제2 샘플 회로들에 의해 생성된 제2 전압(VSS2)들을 비교하기 위한 표이다.
[표1]
Figure 112010029218108-pat00001
여기서, 비교예, 실시예 1 또는 실시예 5에 무관하게, 상기 하이전압 발생회로(570)는 약 20.06V의 하이 전압(VDD)을 출력하고, 상기 제1 차지 펌핑부(511)는 약 -5.4V의 제1 전압(VSS1)을 출력하였다.
이하, 상기 하이 전압(VDD) 및 상기 제2 전압(VSS2)의 전압 값을 기초로 비교예에 따른 샘플 회로에 의한 상기 게이트 구동회로(200)의 소비전력과, 실시예 1에 따른 샘플 회로, 실시예 5에 따른 제1 및 제2 샘플 회로들에 의한 상기 게이트 구동회로(200)의 소비전력을 각각 비교하기로 한다.
표 1 및 도 14a를 참조하면, 실시예 1에 따른 샘플 회로는 상기 게이트 구동회로(200)의 초기 구동 시 약 -9.5V 의 제2 전압(VSS2)을 출력하였으나, 비교예에 따른 샘플 회로는 상기 게이트 구동회로(200)의 초기 구동 시 약 -10.7V의 제2 전압(VSS2)을 출력하였다.
상기 하이 전압(VDD)이 약 20.06V이었을 때, 실시예 1의 클럭 신호의 진폭 △V는 약 28.36인 반면, 비교예의 클럭 신호의 진폭 △V는 약 30.76이었다. 따라서, 클럭 신호의 진폭 △V의 감소분은 29.56/30.76=0.96로 약 4%정도이다. 실질적인 소비 전력의 감소분은 수학식 1로부터 결정될 수 있다.
[수학식 1]
Figure 112010029218108-pat00002
여기서, C는 상기 게이트 구동회로(200)의 커패시턴스, f는 구동 주파수, △V는 클럭 신호의 진폭을 나타낸다.
즉, 실질적인 소비 전력의 감소분은 △V2로부터 결정될 수 있다.
△V의 감소분이 약 0.96이므로 △V2의 감소분은 0.96X0.96=0.92이 된다. 따라서, 실시예 1에 따른 샘플 회로의 출력에 의한 상기 게이트 구동회로(200)의 소비 전력은 비교예에 따른 샘플 회로의 출력에 의한 게이트 구동회로(200)의 소비전력 대비 약 8%의 감소 효과를 얻을 수 있다.
표 1 및 도 15를 참조하면, 실시예 5의 제1 샘플 회로는 상기 게이트 구동회로(200)의 초기 구동 시 약 -9.5V 의 제2 전압(VSS2)을 출력하였으나, 비교예의 샘플 회로는 상기 게이트 구동회로(200)의 초기 구동 시 약 -10.7V의 제2 전압(VSS2)을 출력하였다.
상기 하이 전압(VDD)이 약 20.06V이었을 때, 실시예 5의 클럭 신호의 진폭 △V는 약 29.56인 반면, 비교예의 클럭 신호의 진폭 △V는 약 30.76이었다. 따라서, 클럭 신호의 진폭 △V의 감소분은 29.56/30.76=0.96로 약 4%정도이다.
또한, 실질적인 소비 전력의 감소분은 △V2로부터 결정될 수 있다.
△V의 감소분이 약 0.96이므로 △V2의 감소분은 0.96X0.96=0.92이 된다. 따라서, 실시예 5에 따른 제1 샘플 회로의 출력에 의한 게이트 구동회로(200)의 소비 전력은 비교예에 따른 샘플 회로의 출력에 의한 게이트 구동회로(200)의 소비전력 대비 약 8%의 감소 효과를 얻을 수 있다.
표 1 및 도 16을 참조하면, 실시예 5에 따른 제2 샘플 회로는 상기 게이트 구동회로(200)의 초기 구동 시 약 -9.8V 의 제2 전압(VSS2)을 출력하였으나, 비교예의 샘플 회로는, 상기 게이트 구동회로(200)의 초기 구동 시 약 -10.7V의 제2 전압(VSS2)을 출력하였다.
상기 하이 전압(VDD)이 약 20.06V이었을 때, 실시예 5의 클럭 신호의 진폭 △V는 약 29.86인 반면, 비교예의 클럭 신호의 진폭 △V는 약 30.76이었다. 따라서, 클럭 신호의 진폭 △V의 감소분은 29.86/30.76=0.97로 약 3%정도이다.
또한, 실질적인 소비 전력의 감소분은 △V2로부터 결정될 수 있다.
△V의 감소분이 약 0.97이므로 △V2의 감소분은 0.97X0.97=0.94이 된다. 따라서, 실시예 5에 따른 제2 샘플 회로의 출력에 의한 게이트 구동회로(200)의 소비 전력은 비교예에 따른 샘플 회로의 출력에 의한 게이트 구동회로(200)의 소비전력 대비 약 6%의 감소 효과를 얻을 수 있다.
도 17은 실시예 1에 따른 샘플 회로에 의한 소비 전력과 비교예에 따른 샘플 회로에 의한 소비 전력을 비교하기 위한 시뮬레이션 결과이다.
비교예에 따른 하이 전압(VDD), 제1 전압(VSS1) 및 제2 전압(VSS2)을 이용하여 도 4에 도시된 상기 게이트 구동회로(200)를 구동하였다. 이 경우, 상기 게이트 구동회로(200)는 하이 전압(VDD), 제1 전압(VSS1) 및 제2 전압(VSS2)에 의해 각각 약 123.77mW, 약 66.34mW 및 약 0.4mW의 전력을 소비하여 총 190.51mW의 전력을 소비하였다.
실시예 1에 따른 하이 전압(VDD), 제1 전압(VSS1) 및 제2 전압(VSS2)을 이용하여 상기 게이트 구동회로(200)를 구동하였다. 이 경우, 상기 게이트 구동회로(200)는 상기 하이 전압(VDD), 제1 전압(VSS1) 및 제2 전압(VSS2)에 의해 각각 약 117mW, 약 46.09mW 및 약 0.2mW의 전력을 소비하여 총 163.29mW의 전력을 소비하였다.
따라서, 실시예 1에 따른 샘플 회로의 출력에 의한 게이트 구동회로(200)의 소비 전력은 비교예에 따른 샘플 회로의 출력에 의한 게이트 구동회로(200)의 소비전력 대비 약 14%가 감소하는 효과를 얻을 수 있었다.
510 : 전압 발생회로 511: 제1 차지 펌핑부
513 : 제2 차지 펌핑부 VP1 : 가변부
VSS1 : 제1 전압 VSS2 : 제2 전압
SW : 스위칭 전압 R1 및 R2 : 제1 및 제2 기준단
I1 및 I2 : 제1 및 제2 입력단 O1 및 O2 : 제1 및 제2 출력단

Claims (20)

  1. 기준전압을 근거로 스위칭 전압을 펌핑하여 제1 전압을 출력하는 제1 차지 펌핑부; 및
    상기 제1 전압을 근거로 상기 스위칭 전압을 펌핑하여 시간에 따라 가변된 상기 제1 전압보다 낮은 제2 전압을 출력하는 제2 차지 펌핑부를 포함하고,
    상기 제1 전압 및 상기 제2 전압은 게이트 구동회로로 인가되며, 상기 제2 전압은 상기 게이트 구동회로의 에이징에 따라 가변되며,
    상기 제2 차지 펌핑부는,
    상기 제1 차지 펌핑부에 연결된 제1 저항; 및
    상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 포함하는 것을 특징으로 하는 전압 발생회로.
  2. 제1항에 있어서, 상기 제2 차지 펌핑부는,
    캐소드가 상기 제1 저항의 타단과 직렬 연결된 제1 다이오드;
    캐소드가 상기 제1 다이오드의 애노드와 연결되고 애노드가 상기 제2 전압을 출력하는 출력단과 연결된 제2 다이오드;
    일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결된 제1 커패시터; 및
    일단이 상기 출력단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 전압 발생회로.
  3. 제2항에 있어서, 상기 제2 차지 펌핑부는,
    상기 제1 다이오드의 캐소드 및 상기 기준단 사이에 연결된 제3 커패시터를 더 포함하는 것을 특징으로 하는 전압 발생회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 기준전압을 근거로 스위칭 전압을 펌핑하여 제1 전압을 출력하는 제1 차지 펌핑부; 및
    상기 제1 전압을 근거로 상기 스위칭 전압을 펌핑하여 시간에 따라 가변된 상기 제1 전압보다 낮은 제2 전압을 출력하는 제2 차지 펌핑부를 포함하고,
    상기 제1 전압 및 상기 제2 전압은 게이트 구동회로로 인가되며, 상기 제2 전압은 상기 게이트 구동회로의 에이징에 따라 가변되며,
    상기 제2 차지 펌핑부는,
    캐소드가 상기 제1 차지 펌핑부와 연결된 제1 다이오드;
    캐소드가 상기 제1 다이오드의 애노드와 연결된 제2 다이오드;
    일단이 상기 제2 다이오드의 애노드와 연결된 제1 저항;
    일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결된 제1 커패시터;
    일단이 상기 제1 저항의 일단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결된 제2 커패시터;
    상기 제1 저항의 타단 및 상기 기준단 사이에 연결된 제3 커패시터; 및
    상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 포함하고,
    상기 제1 다이오드의 캐소드와 상기 제1 저항의 타단 사이에 일방향 경로만이 형성되는 것을 특징으로 하는 전압 발생회로.
  9. 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동회로;
    기준전압을 근거로 스위칭 전압을 펌핑하여 제1 전압을 출력하는 제1 차지 펌핑부와, 상기 제1 전압을 근거로 상기 스위칭 전압을 펌핑하여 시간에 따라 가변된 상기 제1 전압보다 낮은 제2 전압을 출력하는 제2 차지 펌핑부를 포함하는 전압 발생회로; 및
    상기 주변 영역에 집적되어 게이트 신호를 생성하고, 제1 구간에는 하이 레벨의 게이트 신호를 상기 게이트 배선에 제공하고, 제2 구간에는 상기 제1 전압 및 상기 제2 전압을 근거로 로우 레벨의 게이트 신호를 상기 게이트 배선에 제공하는 게이트 구동회로를 포함하고,
    상기 제2 전압은 상기 게이트 구동회로의 에이징에 따라 가변되며,
    상기 제2 차지 펌핑부는,
    상기 제1 차지 펌핑부에 연결된 제1 저항; 및
    상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 포함하는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 제2 차지 펌핑부는,
    캐소드가 상기 제1 저항과 직렬 연결된 제1 다이오드;
    캐소드가 상기 제1 다이오드의 애노드와 연결되고 애노드가 상기 제2 전압을 출력하는 출력단과 연결된 제2 다이오드;
    일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결된 제1 커패시터; 및
    일단이 상기 출력단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 표시장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동회로;
    기준전압을 근거로 스위칭 전압을 펌핑하여 제1 전압을 출력하는 제1 차지 펌핑부와, 상기 제1 전압을 근거로 상기 스위칭 전압을 펌핑하여 시간에 따라 가변된 상기 제1 전압보다 낮은 제2 전압을 출력하는 제2 차지 펌핑부를 포함하는 전압 발생회로; 및
    상기 주변 영역에 집적되어 게이트 신호를 생성하고, 제1 구간에는 하이 레벨의 게이트 신호를 상기 게이트 배선에 제공하고, 제2 구간에는 상기 제1 전압 및 상기 제2 전압을 근거로 로우 레벨의 게이트 신호를 상기 게이트 배선에 제공하는 게이트 구동회로를 포함하고,
    상기 제2 전압은 상기 게이트 구동회로의 에이징에 따라 가변되며,
    상기 제2 차지 펌핑부는,
    캐소드가 상기 제1 차지 펌핑부와 연결된 제1 다이오드;
    캐소드가 상기 제1 다이오드의 애노드와 연결된 제2 다이오드;
    일단이 상기 제2 다이오드의 애노드와 연결된 제1 저항;
    일단이 상기 제1 및 제2 다이오드들 사이에 연결되고 타단이 상기 스위칭 전압을 수신하는 입력단에 연결된 제1 커패시터;
    일단이 상기 제1 저항의 일단과 연결되고 타단이 상기 기준전압을 수신하는 기준단과 연결된 제2 커패시터; 및
    상기 제1 저항과 병렬로 연결되고 온도에 따라 저항 값이 반비례하는 제2 저항을 포함하고,
    상기 제1 다이오드의 캐소드와 상기 제1 저항의 타단 사이에 일방향 경로만이 형성되는 것을 특징으로 하는 표시장치.
  16. 제9항에 있어서, 상기 게이트 구동회로가 포함하는 스테이지는,
    제 1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 게이트 신호의 하이 전압으로 출력하는 풀업부;
    다음단 중 어느 하나의 스테이지의 캐리 신호의 하이 전압에 응답하여 상기 게이트 신호의 하이 전압을 상기 제1 전압으로 풀-다운 시키는 풀다운부;
    상기 클럭 신호에 응답하여 상기 게이트 신호를 상기 제1 전압으로 유지시키는 제1 유지부; 및
    상기 클럭 신호에 응답하여 상기 제1 노드의 전압을 상기 제2 전압으로 유지시키는 제2 유지부를 포함하는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 스테이지는,
    상기 제1 노드의 전압에 응답하여 상기 클럭 신호를 캐리신호로서 출력하는 캐리부; 및
    다음단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 상기 제2 전압으로 방전하는 방전부를 더 포함하는 표시장치.
  18. 제17항에 있어서, 상기 스테이지는,
    이전단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 상기제2 전압으로 유지시키는 제3 유지부;
    다음단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 상기 제2 전압으로 유지시키는 제4 유지부; 및
    다음단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 캐리부의 출력 전압을 상기 제2 전압으로 유지시키는 제5 유지부를 더 포함하는 표시장치.
  19. 제17항에 있어서, 상기 스테이지는,
    상기 캐리 신호의 하이 전압이 출력되는 상기 제1 구간 동안 제2 노드를 상기 제1 전압으로 방전시키고, 프레임 중 상기 제1 구간을 제외한 나머지 구간 동안 상기 제2 노드에 상기 클럭 신호와 동기된 신호를 인가하는 스위칭부를 더 포함하는 것을 특징으로 하는 표시장치.
  20. 제17항에 있어서, 상기 스테이지는,
    이전단 중 어느 하나의 스테이지의 캐리 신호에 응답하여 상기 이전단 중 어느 하나의 스테이지의 캐리 신호를 상기 제1 노드에 인가하는 버퍼부; 및
    상기 제1 노드와 상기 풀업부의 출력부 사이에 연결된 충전부를 더 포함하는 표시장치.
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