KR101573429B1 - 패널 어셈블리 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

패널 어셈블리는 표시 패널 및 패널 구동 장치를 포함한다. 표시 패널은 데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함한다. 패널 구동 장치는 제1 게이트 신호를 게이트 배선에 출력하는 제1 게이트 구동회로와, 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 게이트 신호와 다른 제2 게이트 신호를 게이트 배선에 출력하는 제2 게이트 구동회로를 포함한다. 이에 따르면, 인버터가 배치된 영역에 대응하는 제1 게이트 구동회로로부터 출력된 제1 게이트 신호와 제1 게이트 구동회로와 마주하는 제2 게이트 구동회로로부터 출력되는 제2 게이트 신호를 서로 다르게 생성함으로써 휘도 편차를 제거할 수 있다.
인버터, 휘도 편차, 게이트 신호, 듀얼 게이트 구동

Description

패널 어셈블리 및 이를 포함하는 표시 장치{PANEL ASSEMBLY AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 패널 어셈블리 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 휘도 편차를 개선하기 위한 패널 어셈블리 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 액정표시장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰뿐만 아니라 대형TV에도 사용된다. 상기 액정표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정표시패널 및 상기 액정표시패널의 하부에 배치되어 상기 액정표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 백라이트 어셈블리는 광을 발생시키는 램프, 상기 램프의 전극과 전기적으로 연결되는 소켓, 상기 램프 및 상기 소켓을 수납하는 수납용기, 및 상기 소켓과 전기적으로 연결되어 상기 램프로 구동전류를 인가하는 인버터를 포함한다. 상기 인버터는 상기 수납용기의 바닥면의 일측 또는 양측에 배치된다.
상기 인버터가 배치된 부분에 배치된 상기 램프 핫 전극의 관전류는 약 10 mA 이고, 상기 인버터가 배치된 부분의 반대측에 배치된 상기 램프 콜드 전극의 관전류는 약 9 mA 이하이다. 이와 같이, 상기 인버터가 배치된 부분과 상기 반대측은 전류 편차가 발생하고, 이에 따라 휘도 편차가 발생한다.
따라서, 상기 인버터가 양측에 배치되는 경우에는 전류 편차가 발생하지 않으므로 균일한 휘도 특성을 갖는다. 반면, 상기 인버터가 단측에 배치되는 경우에는 상기 전류 편차에 의한 휘도 편차가 발생하는 문제점을 갖는다.
이에, 본 발명의 기술적 과제는 상기 문제점을 해결하기 위한 것으로, 본 발명의 목적은 균일한 휘도 특성을 갖는 패널 어셈블리를 제공하는 것이다.
본 발명의 다른 목적은 상기 패널 어셈블리를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 패널 어셈블리는 표시 패널 및 패널 구동 장치를 포함한다. 상기 표시 패널은 데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함한다. 상기 패널 구동 장치는 제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 게이트 신호와 다른 제2 게이트 신호를 상기 게이트 배선에 출력하는 제2 게이트 구동회로를 포함한다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 패널 어셈블리 는 표시 패널 및 패널 구동 장치를 포함한다. 상기 표시 패널은 데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함한다. 상기 패널 구동 장치는 제1 하이 레벨의 제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 하이 레벨 보다 작은 제2 하이 레벨의 제2 게이트 신호를 상기 게이트 배선에 출력하는 제2 게이트 구동회로를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 백라이트 어셈블리 및 패널 어셈블리를 포함한다. 상기 백라이트 어셈블리는 광원을 수납하는 수납용기와, 상기 수납용기의 배면에 배치되어 상기 광원에 구동 전원을 공급하는 인버터를 포함한다. 상기 패널 어셈블리는 데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 표시 패널과, 제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 상기 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 게이트 신호와 다른 제2 게이트 신호를 상기 게이트 배선에 출력하는 제2 게이트 구동회로를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 다른 실시예에 따른 표시 장치는 백라이트 어셈블리 및 패널 어셈블리를 포함한다. 상기 백라이트 어셈블리는 광원을 수납하는 수납용기와, 상기 수납용기의 배면에 배치되어 상기 광원에 구동 전원을 공급하는 인버터를 포함한다. 상기 패널 어셈블리는 데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 표시 패널과, 제1 하이 레벨의 제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 상기 인버 터가 배치된 영역에 대응하여 배치되어 상기 제1 하이 레벨 보다 작은 제2 하이 레벨의 제2 게이트 신호를 상기 게이트 배선에 출력하는 제2 게이트 구동회로를 포함한다.
본 발명에 따르면, 상기 인버터가 배치된 영역에 대응하는 제1 게이트 구동회로로부터 출력된 제1 게이트 신호와 상기 제1 게이트 구동회로와 마주하는 제2 게이트 구동회로로부터 출력되는 제2 게이트 신호를 서로 다르게 생성함으로써 휘도 편차를 제거할 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으 면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 분해 사시도이다.
도 1을 참조하면, 상기 표시 장치는 백라이트 어셈블리(100), 패널 어셈블리(300) 및 탑 샤시(500)를 포함한다.
상기 백라이트 어셈블리(100)는 상기 패널 어셈블리(300)의 배면에 배치되어 상기 패널 어셈블리(300) 측으로 광을 제공한다.
상기 백라이트 어셈블리(100)는 램프 모듈(110), 수납 용기(130), 인버터(140), 반사판(150), 사이드 몰드(160), 광학 부재(170) 및 몰드 프레임(180)을 포함한다. 상기 램프 모듈(110)은 램프(111) 및 램프 소켓(113)을 포함한다. 상기 램프(111)는 광을 생성하는 램프 튜브와 상기 램프 튜브의 양단부에 배치되어 전원을 공급하는 전극들을 포함한다. 상기 램프 소켓(113)은 상기 램프의 양단에 배치된 전극과 전기적으로 연결되어 상기 램프(111)에 구동 전원을 공급한다. 상기 수납 용기(330)는 수납 공간을 정의하는 바닥면(131)과 상기 바닥면(131)으로부터 연장된 측벽들(133)을 포함한다. 상기 수납 용기(130)의 수납 공간에는 상기 램프 모듈(110)이 수납된다.
상기 인버터(140)는 상기 램프 소켓(113)과 전기적으로 연결되어 상기 램프 소켓(113)에 상기 구동 전원을 공급한다. 상기 인버터(140)는 상기 바닥면(131)의 배면의 일측에 배치된다.
상기 반사판(150)은 상기 바닥면(131)과 상기 램프(111) 사이에 배치되어 상기 램프(111)로부터 발생된 광을 반사하여 상기 패널 어셈블리(300) 측으로 공급한다. 상기 사이드 몰드(160)는 상기 램프(111)의 양단에 각각 배치되어 상기 램프 모듈(110)을 상기 수납 용기(130)에 고정시킨다. 상기 사이드 몰드(160)는 소정 높이로 형성되어 상기 광학 부재(170)를 지지할 수 있다. 상기 광학 부재(170)는 상기 패널 어셈블리(300)와 상기 램프 모듈(110) 사이에 배치되어, 상기 램프(111)로부터 발생된 광의 효율을 향상시킨다. 상기 광학 부재(170)는 확산 시트(171), 프리즘 시트(173) 및 보호 시트(175)를 포함할 수 있다.
상기 몰드 프레임(180)은 상기 패널 어셈블리(300)의 하부에 배치되어, 상기 패널 어셈블리(300)를 지지한다. 상기 몰드 프레임(180)은 상기 광학 부재(170)의 상부에 배치되어 상기 광학 부재(170)를 사이드 몰드(160) 위에 고정되도록 가이드 할 수 있다.
상기 패널 어셈블리(300)는 표시 패널(310), 소스 모듈(330), 제1 게이트 모듈(350) 및 제2 게이트 모듈(370)을 포함한다. 상기 표시 패널(310)은 복수의 화소들을 포함하고, 각 화소는 게이트 배선과 데이터 배선과 전기적으로 연결되어 구동된다. 상기 소스 모듈(330)은 상기 표시 패널(310)의 일측에 배치되고, 데이터 신호를 생성하여 상기 데이터 배선에 출력한다.
상기 제1 게이트 모듈(350)은 상기 표시 패널(310)에 배치된 상기 소스 모듈(330)과 인접하게 배치되고, 제1 게이트 신호를 생성하여 상기 게이트 배선에 출력한다.
상기 제2 게이트 모듈(370)은 상기 제1 게이트 모듈(350)과 대향하여 배치되고, 제2 게이트 신호를 생성하여 상기 게이트 배선에 출력한다. 상기 제2 게이트 모듈(370)은 상기 인버터(140)가 배치된 일측에 대응하는 영역에 배치된다. 상기 게이트 배선은 상기 제1 및 제2 게이트 모듈(350, 370)로부터 생성된 상기 제1 및 제2 게이트 신호가 동일한 시간에 인가되는 듀얼 게이트 방식에 의해 구동된다.
상기 제2 게이트 신호는 제1 게이트 신호와 다르다. 예를 들면, 상기 제2 게이트 신호의 하이 레벨이 상기 제1 게이트 신호의 하이 레벨 보다 작을 수 있다. 또는, 상기 제2 게이트 신호는 하이 레벨에서 일정 전압 레벨로 풀-다운(Pull-Down)하는 제2 슬라이스(Slice)를 포함하고, 상기 제1 게이트 신호는 상기 제2 슬라이스 보다 작은 제1 슬라이스를 포함할 수 있다.
상기 제1 게이트 모듈(350)과 인접한 제1 영역(A1)의 화소들과 상기 제2 게 이트 모듈(370)과 인접한 제2 영역(A2)의 화소들에 동일한 데이터 전압이 인가되는 경우, 상기 제1 영역(A1)의 화소들은 상기 제1 게이트 신호에 의해 제1 화소 전압이 충전되고, 상기 제2 영역(A2)의 화소들은 상기 제2 게이트 신호에 의해 상기 제1 화소 전압 보다 낮은 제2 화소 전압이 충전될 수 있다. 상기 인버터(140)가 배치된 영역에 대응하는 제2 영역(A2)의 화소들은 상기 제1 영역(A1)의 화소들에 비해 상대적으로 저휘도로 구동되어 상기 인버터(140)에 의한 휘도 편차를 제거할 수 있다.
상기 탑 샤시(500)는 상기 패널 어셈블리(300)의 상부에 배치되고, 상기 수납 용기(130)와 결합한다. 상기 탑 샤시(500)는 상기 표시 패널(310)의 표시 영역에 대응하여 상기 표시 패널(310)이 노출되도록 개구된다.
도 2는 도 1의 패널 어셈블리에 대한 평면도이다.
도 1 및 도 2를 참조하면, 상기 패널 어셈블리(300)는 표시 패널(310), 소스 모듈(330), 제1 게이트 모듈(350) 및 제2 게이트 모듈(370)을 포함한다.
상기 표시 패널(310)은 데이터 배선(DL), 게이트 배선(GL) 및 화소(P)를 포함한다. 상기 화소(P)는 스위칭 소자(TR), 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다. 상기 스위칭 소자(TR)는 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)에 연결된다. 상기 액정 커패시터(CLC)는 상기 스위칭 소자(TR)의 출력전극과 연결된 일단과, 공통 전압(Vcom)이 인가되는 타단을 포함한다. 상기 스토리지 커패시터(CST)는 상기 액정 커패시터(CLC)의 일단과 연결된 일단과, 공통 전압(Vst)이 인가되는 타단을 포함한다.
상기 소스 모듈(330)은 소스 인쇄회로기판(331), 메인 회로부(335) 및 복수의 소스 테이프 캐리어 패키지(Tape Carrier Package : TCP)들(337, 338)을 포함한다. 상기 소스 인쇄회로기판(331)에는 상기 메인 회로부(335)가 배치된다. 상기 메인 회로부(335)는 상기 소스 인쇄회로기판(331)과 전기적으로 연결된 별도의 인쇄회로기판에 배치되어, 연성인쇄회로기판을 이용해 상기 소스 TCP들(337, 338)과 전기적으로 연결될 수 있다.
상기 메인 회로부(335)는 타이밍 제어부 및 전압 발생부를 포함한다. 상기 메인 회로부(335)는 외부로부터 동기 신호, 영상 신호, 외부전원을 수신한다. 상기 메인 회로부(335)는 상기 동기 신호에 기초하여 타이밍 제어신호들을 생성하고, 상기 외부전원으로부터 구동 전압을 생성한다. 상기 타이밍 제어신호들은 상기 제1 및 제2 게이트 모듈(350, 370)에 제공되는 수직개시신호(STV), 게이트클럭신호(CPV), 게이트인에이블신호(OE) 등을 포함한다. 상기 구동전압은 상기 제1 및 제2 게이트 모듈(350, 370)에 제공되는 게이트 온 전압(Von), 게이트 오프 전압(Voff)을 포함한다.
상기 소스 TCP들(337, 338) 각각은 데이터 구동칩(D_IC)이 실장되고, 상기 메인 회로부(335)와 상기 데이터 구동칩(D_IC)을 전기적으로 연결시킨다. 상기 데이터 구동칩(D_IC)은 상기 메인 회로부(335)로부터 수신된 상기 영상 신호를 아날로그 형태의 데이터 신호로 변환하여 상기 데이터 배선(DL)에 출력한다. 상기 소스 TCP들(337, 338) 중 상기 제1 게이트 모듈(350)과 인접한 첫 번째 소스 TCP(337)는 상기 메인 회로부(335)와 상기 제1 게이트 모듈(350)을 전기적으로 연 결시키는 더미 배선을 더 포함할 수 있다. 또한, 마지막 소스 TCP(338)은 상기 메인 회로부(335)와 상기 제2 게이트 모듈(370)을 전기적으로 연결시키는 더미 배선을 더 포함할 수 있다. 도시되지는 않았으나, 별도의 연성인쇄회로기판을 이용하여 상기 메인 회로부(335)와 상기 제1 및 제2 게이트 모듈들(350, 370)을 전기적으로 연결시킬 수 있다.
상기 제1 게이트 모듈(350)은 복수의 제1 게이트 TCP들(351, 353)을 포함한다. 상기 제1 게이트 TCP들(351, 353) 각각은 제1 게이트 구동칩(G_IC1)이 실장된다. 상기 제1 게이트 구동칩(G_IC1)은 상기 마지막 번째 소스 TCP(337)의 더미 배선을 통해 전달된 게이트 온/오프 전압(Von, Voff) 및 게이트 제어신호들을 이용해 제1 게이트 신호(G1)를 생성한다. 상기 제1 게이트 구동칩(G_IC1)은 복수의 제1 게이트 신호들을 생성하여 복수의 게이트 배선들에 순차적으로 출력한다. 상기 제1 게이트 구동칩(G_IC1)은 상기 표시 패널(310) 위에 직접 실장되거나, 상기 표시 영역의 스위칭 소자가 형성되는 공정에서 상기 표시 패널(310)에 집적될 수 있다.
상기 제2 게이트 모듈(370)은 복수의 제2 게이트 TCP들(371, 373)을 포함한다. 상기 제2 게이트 TCP들(371, 373) 각각은 제2 게이트 구동칩(G_IC2)이 실장된다. 상기 제2 게이트 구동칩(G_IC2)은 상기 첫 번째 소스 TCP(337)의 더미 배선을 통해 전달된 게이트 온/오프 전압(Von, Voff) 및 게이트 제어신호들을 이용해 제2 게이트 신호(G2)를 생성한다. 상기 제2 게이트 구동칩(G_IC2)은 복수의 제2 게이트 신호들을 생성하여 복수의 게이트 배선들에 순차적으로 출력한다. 상기 제2 게이트 구동칩(G_IC2)은 상기 표시 패널(310) 위에 직접 실장되거나, 상기 표시 영역 의 스위칭 소자가 형성되는 공정에서 상기 표시 패널(310)에 집적될 수 있다.
상기 제1 게이트 구동칩(G_IC1)에서 생성된 상기 제1 게이트 신호(G1)와 상기 제2 게이트 구동칩(G_IC2)에서 생성된 상기 제2 게이트 신호(G2)는 서로 다르다. 예를 들면, 상기 제2 게이트 신호의 하이 레벨이 상기 제1 게이트 신호의 하이 레벨 보다 작을 수 있다. 또는, 상기 제2 게이트 신호는 하이 레벨에서 일정 전압 레벨로 풀-다운(Pull-Down)하는 제2 슬라이스를 포함하고, 상기 제1 게이트 신호는 상기 제2 슬라이스 보다 작은 제1 슬라이스를 포함할 수 있다.
상기 제1 게이트 모듈(350)과 인접한 제1 영역(A1)의 화소들과 상기 제2 게이트 모듈(370)과 인접한 제2 영역(A2)의 화소들에 동일한 데이터 전압이 인가되는 경우, 상기 제1 영역(A1)의 화소들은 상기 제1 게이트 신호에 의해 제1 화소 전압이 충전되고, 상기 제2 영역(A2)의 화소들은 상기 제2 게이트 신호에 의해 상기 제1 화소 전압 보다 낮은 제2 화소 전압이 충전될 수 있다. 상기 인버터(140)가 배치된 영역에 대응하는 제2 영역(A2)의 화소들은 상기 제1 영역(A1)의 화소들에 비해 상대적으로 저휘도로 구동되어 상기 인버터(140)에 의한 휘도 편차를 제거할 수 있다.
도 3은 도 2에 도시된 패널 어셈블리의 패널 구동 장치에 대한 블록도이다.
도 2 및 도 3을 참조하면, 상기 패널 어셈블리(300)는 상기 표시 패널(310)과, 상기 표시 패널(310)을 구동하는 패널 구동 장치(400)를 포함한다.
상기 패널 구동 장치(400)는 메인 회로부(335), 전압 분배부(336), 데이터 구동회로(339), 제1 게이트 구동회로(355) 및 제2 게이트 구동회로(375)를 포함한 다.
상기 메인 회로부(335)는 타이밍 제어부(332) 및 전압 발생부(333)를 포함한다. 상기 타이밍 제어부(332)는 외부로부터 동기 신호(101) 및 영상 신호(102)를 수신한다. 상기 타이밍 제어부(332)는 상기 동기 신호(101)를 이용해 상기 표시 패널(310)을 구동하기 위한 타이밍 제어신호를 생성한다. 상기 타이밍 제어신호는 상기 데이터 구동회로(339)를 구동하기 위한 데이터 제어신호(DC) 및 상기 제1 및 제2 게이트 구동회로(355, 375)를 구동하기 위한 게이트 제어신호(GC)를 포함한다. 상기 데이터 제어신호(DC)는 수평개시신호, 데이터클럭신호 등을 포함한다. 상기 게이트 제어신호(GC)는 수직개시신호, 게이트클럭신호(CPV) 등을 포함한다. 상기 타이밍 제어부(335)는 상기 영상신호(102)를 상기 표시 패널(310)의 해상도에 맞도록 변환된 데이터 신호(DS)를 상기 데이터 구동회로(339)에 출력한다.
상기 전압 발생부(333)는 상기 표시 패널(310)을 구동하기 위한 구동 전압을 생성한다. 상기 구동 전압은 상기 데이터 구동회로(339)를 구동하기 위한 전원전압(VDD)과, 상기 제1 및 제2 게이트 구동회로(355, 375)를 구동하기 위한 제1 게이트 온 전압(Von1) 및 게이트 오프 전압(Voff)을 포함한다. 상기 제1 게이트 온 전압(Von1)은 제1 하이 레벨을 갖는다.
상기 전압 분배부(336)는 상기 전압 발생부(333)와 상기 제2 게이트 구동회로(375) 사이에 배치되어, 상기 제1 게이트 온 전압(Von1)을 상기 제1 하이 레벨 보다 낮은 제2 하이 레벨의 제2 게이트 온 전압(Von2)으로 분배하여 상기 제2 게이트 구동회로(375)에 출력한다.
상기 데이터 구동회로(339)는 상기 데이터 제어신호(DS)에 기초하여 상기 데이터 신호(DS)을 아날로그의 데이터 전압(d)으로 변환하여 상기 표시 패널(310)의 데이터 배선(DL)에 출력한다. 예를 들면, m × n 해상도를 갖는 표시 패널(310)에 대해 m개의 데이터 배선들에 m개의 데이터 전압들(d1,d2,...,dm-1, dm)을 출력한다.
상기 제1 게이트 구동회로(355)는 상기 게이트 제어신호(GS)에 기초하여 상기 제1 게이트 온 전압(Von1)과 상기 게이트 오프 전압(Voff)으로 상기 제1 게이트 신호(G1)를 생성한다. 상기 제1 게이트 신호(G1)는 상기 제1 게이트 온 전압(Von1)의 레벨에 대응하는 제1 하이 레벨을 갖는 펄스 신호이다. 예를 들면, 상기 제1 게이트 구동회로(355)는 n개의 제1 게이트 신호들(G11, G12,..., G1n)을 생성하여 순차적으로 출력한다.
상기 제2 게이트 구동회로(375)는 상기 게이트 제어신호(GS)에 기초하여 상기 제2 게이트 온 전압(Von2)과 상기 게이트 오프 전압(Voff)으로 상기 제2 게이트 신호(G2)를 생성한다. 상기 제2 게이트 신호(G2)는 상기 제2 게이트 온 전압(Von2)의 레벨에 대응하는 제2 하이 레벨을 갖는 펄스 신호이다. 즉, 상기 제2 게이트 신호(G2)는 상기 제1 게이트 신호(G1) 보다 작은 하이 레벨을 갖는 펄스 신호이다. 예를 들면, 상기 제2 게이트 구동회로(375)는 n개의 제2 게이트 신호들(G21, G22,..., G2n)을 생성하여 순차적으로 출력한다.
도 4는 도 3의 제1 및 제2 게이트 구동회로의 입력 및 출력신호에 대한 파형도들이다.
도 3 및 도 4를 참조하면, 상기 제1 게이트 구동회로(355)는 게이트클럭신호(CPV)에 기초하여 제1 게이트 온 전압(Von1) 및 상기 게이트 오프 전압(Voff)으로 제1 게이트 신호(G1)를 생성한다.
상기 제1 게이트 구동회로(355)는 상기 게이트클럭신호(CPV)에 동기되어 설정된 게이트 펄스 폭을 갖는 펄스 신호를 생성한다. 상기 펄스 신호는 상기 제1 게이트 온 전압(Von1)의 레벨에 의해 하이 레벨이 결정되고, 상기 게이트 오프 전압(Voff)의 레벨에 의해 로우 레벨이 결정된다.
상기 제2 게이트 구동회로(375)는 상기 게이트클럭신호(CPV)에 동기되어 설정된 게이트 펄스 폭을 갖는 펄스 신호를 생성한다. 상기 펄스 신호는 상기 제2 게이트 온 전압(Von2)의 레벨에 의해 하이 레벨이 결정되고, 상기 게이트 오프 전압(Voff)의 레벨에 의해 로우 레벨이 결정된다.
이와 같이, 상기 제1 게이트 구동회로(355)는 상기 제1 게이트 온 전압(Von1)의 레벨에 대응하는 제1 하이 레벨을 갖는 상기 제1 게이트 신호(G1)를 생성한다. 상기 제2 게이트 구동회로(375)는 상기 제2 게이트 온 전압(Von2)의 레벨에 대응하는 제2 하이 레벨을 갖는 상기 제2 게이트 신호(G2)를 생성한다.
상기 화소의 스위칭 소자(TR)는 게이트 전극에 인가되는 게이트 신호의 레벨이 높을수록 드레인 전극에는 높은 전류가 흐르게 된다. 즉, 게이트 신호의 레벨이 클수록 상기 스위칭 소자(TR)의 드레인 전극과 연결된 액정 커패시터에는 고전압이 충전된다.
따라서, 상기 제1 및 제2 게이트 신호(G1, G2)의 하이 레벨을 다르게 제어하 여 상기 인버터가 배치된 영역에 대응하는 화소들을 상기 인버터가 배치된 영역과 대향하는 영역에 대응하는 화소들에 비해 저휘도로 구동시킨다. 이에 의해 상기 인버터(140)에 의한 휘도 편차를 제거할 수 있다.
도 5는 본 발명의 실시예 2에 따른 패널 어셈블리의 패널 구동 장치에 대한 블록도이다. 이하에서는 실시예 1의 패널 구동 장치와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.
도 2 및 도 5를 참조하면, 상기 패널 어셈블리(300)는 상기 표시 패널(310)과, 상기 표시 패널(310)을 구동하는 패널 구동 장치(600)를 포함한다.
상기 패널 구동 장치(600)는 메인 회로부(335), 데이터 구동회로(339), 제1 게이트 구동회로(355) 및 제2 게이트 구동회로(375)를 포함한다.
상기 메인 회로부(335)는 타이밍 제어부(432) 및 전압 발생부(333)를 포함한다. 상기 타이밍 제어부(432)는 외부로부터 동기신호(101)를 이용해 상기 표시 패널(310)을 구동하기 위한 타이밍 제어신호를 생성한다. 상기 타이밍 제어신호는 데이터 제어신호(DC) 및 상기 게이트 제어신호(GC)를 포함한다. 상기 게이트 제어신호(GC)는 수직개시신호, 게이트클럭신호(CPV), 제1 슬라이스 신호(SC1) 및 제2 슬라이스 신호(SC2) 등을 포함한다.
상기 전압 발생부(333)는 상기 전원전압(VDD), 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 생성한다.
상기 제1 게이트 구동회로(355)는 상기 제1 슬라이스 신호(SC1)에 기초하여 설정된 제1 슬라이스 폭(CW1)을 갖는 제1 게이트 신호(G1)를 생성한다. 상기 제1 슬라이스 폭(CW1)은 상기 게이트 온 전압(Von)의 하이 레벨에서 설정된 킥백 전압(Vkb)의 레벨로 풀-다운되는 슬라이스의 폭이다. 상기 제1 게이트 구동회로(355)는 n개의 제1 게이트 신호들(G11, G12,..., G1n)을 생성하여 순차적으로 출력한다.
상기 제2 게이트 구동회로(375)는 상기 제2 슬라이스 신호(SC2)에 기초하여 설정된 제2 슬라이스 폭(CW2)을 갖는 제2 게이트 신호(G2)를 생성한다. 상기 제2 슬라이스 폭(CW2)은 상기 게이트 온 전압(Von)의 하이 레벨에서 설정된 킥백 전압(Vkb)의 레벨로 풀-다운되는 슬라이스의 폭으로, 상기 제1 슬라이스 폭(CW1) 보다 크다. 상기 제2 게이트 구동회로(375)는 n개의 제2 게이트 신호들(G11, G12,..., G1n)을 생성하여 순차적으로 출력한다.
도 6은 도 5의 제1 및 제2 게이트 구동회로의 입력 및 출력신호에 대한 파형도들이다.
도 5 및 도 6을 참조하면, 상기 제1 게이트 구동회로(355)는 설정된 게이트 펄스 폭 중 제1 폭 동안은 게이트 온 전압(Von)의 하이 레벨을 유지하고 나머지 구간에는 상기 킥백 전압(Vkb)의 레벨로 풀-다운되는 슬라이스를 포함하는 제1 게이트 신호(G1)를 출력한다.
구체적으로, 상기 제1 게이트 구동회로(355)는 상기 게이트클럭신호(CPV)에 동기되어 상기 게이트 펄스 폭에 대응하는 펄스 신호를 생성한다. 상기 펄스 신호의 하이 레벨은 상기 게이트 온 전압(Von)의 레벨에 대응하고, 상기 펄스 신호의 로우 레벨을 상기 게이트 오프 전압(Voff)의 레벨에 대응한다. 상기 제1 게이트 구동회로(355)는 제1 슬라이스 신호(SC1)에 응답하여 상기 펄스 신호의 하이 레벨을 설정된 킥백 전압(Vkb)의 레벨로 풀-다운시킨다. 이에 따라서, 상기 제1 게이트 신호(G1)는 상기 게이트 펄스 폭 중 상기 제1 폭(W1)의 하이 레벨과 제1 슬라이스 폭(CW1)의 슬라이스를 포함한다.
상기 제2 게이트 구동회로(375)는 설정된 게이트 펄스 폭 중 제2 폭(W2) 동안은 게이트 온 전압(Von)의 하이 레벨을 유지하고 나머지 구간에는 설정된 킥백 전압(Vkb)의 레벨로 풀-다운되는 슬라이스를 포함하는 제2 게이트 신호(G2)를 출력한다. 상기 제2 폭(W2)은 상기 제1 폭(W1) 보다 작다.
구체적으로, 상기 제2 게이트 구동회로(375)는 상기 게이트클럭신호(CPV)에 동기되어 상기 게이트 펄스 폭에 대응하는 펄스 신호를 생성한다. 상기 펄스 신호의 하이 레벨은 상기 게이트 온 전압(Von)의 레벨에 대응하고, 상기 펄스 신호의 로우 레벨을 상기 게이트 오프 전압(Voff)의 레벨에 대응한다. 상기 제2 게이트 구동회로(375)는 제2 슬라이스 신호(SC2)에 응답하여 상기 펄스 신호의 하이 레벨을 설정된 상기 킥백 전압(Vkb)의 레벨로 풀-다운시킨다. 이에 따라서, 상기 제2 게이트 신호(G2)는 상기 게이트 펄스폭 중 상기 제2 폭(W2)의 하이 레벨과 제2 슬라이스 폭(CW2)의 슬라이스를 포함한다.
상기 화소의 스위칭 소자(TR)는 게이트 전극에 인가되는 게이트 신호의 레벨이 높을수록 드레인 전극에는 높은 전류가 흐르게 된다. 즉, 게이트 신호의 레벨이 클수록 상기 스위칭 소자(TR)의 드레인 전극과 연결된 액정 커패시터에는 고전압이 충전된다.
따라서, 상기 제1 및 제2 게이트 신호(G1, G2)의 슬라이스 폭을 다르게 제어하여 상기 인버터가 배치된 영역에 대응하는 화소들을 상기 인버터가 배치된 영역과 대향하는 영역에 대응하는 화소들에 비해 저휘도로 구동시킨다. 이에 의해 상기 인버터(140)에 의한 휘도 편차를 제거할 수 있다.
도 7은 본 발명의 실시예 3에 따른 제1 및 제2 게이트 구동회로의 입력 및 출력신호에 대한 파형도들이다. 상기 실시예 3은 상기 실시예 1 및 2의 구동 방식을 포함한다.
도 3 및 도 7을 참조하면, 상기 제1 게이트 구동회로(355)는 상기 게이트클럭신호(CPV)에 동기되어 상기 게이트 펄스 폭에 대응하는 펄스 신호를 생성한다. 상기 펄스 신호의 하이 레벨은 상기 제1 게이트 온 전압(Von1)의 제1 하이 레벨에 대응하고, 상기 펄스 신호의 로우 레벨을 상기 게이트 오프 전압(Voff)의 레벨에 대응한다. 상기 제1 게이트 구동회로(355)는 제1 슬라이스 신호(SC1)에 응답하여 상기 펄스 신호의 제1 하이 레벨을 설정된 킥백 전압(Vkb)의 레벨로 풀-다운시킨다. 이에 따라서, 상기 제1 게이트 신호(G1)는 상기 게이트 펄스 폭 중 상기 제1 폭(W1)의 제1 하이 레벨(Von1)과 제1 슬라이스 폭(CW1)의 슬라이스를 포함한다.
상기 제2 게이트 구동회로(375)는 상기 게이트클럭신호(CPV)에 동기되어 상기 게이트 펄스 폭에 대응하는 펄스 신호를 생성한다. 상기 펄스 신호의 하이 레벨은 상기 제2 게이트 온 전압(Von2)의 제2 하이 레벨에 대응하고, 상기 펄스 신호의 로우 레벨을 상기 게이트 오프 전압(Voff)의 레벨에 대응한다. 상기 제2 게이트 구동회로(375)는 제2 슬라이스 신호(SC2)에 응답하여 상기 펄스 신호의 제2 하 이 레벨을 설정된 상기 킥백 전압(Vkb)의 레벨로 풀-다운시킨다. 이에 따라서, 상기 제2 게이트 신호(G2)는 상기 게이트 펄스 폭 중 상기 제2 폭(W2)의 제2 하이 레벨(Von2)과 제2 슬라이스 폭(CW2)의 슬라이스를 포함한다.
상기 제1 및 제2 게이트 신호의 하이 레벨을 다르게 제어하고 더불어 상기 슬라이스 폭도 다르게 제어하여 상기 표시 패널(310)의 휘도 편차를 제거할 수 있다.
결과적으로 게이트 신호를 제어함으로써 인버터가 위치한 영역 측의 화소들에 충전되는 충전 전압을 강제적으로 낮추어 휘도 편차를 제거할 수 있다.
본 발명의 실시예들에 따르면, 인버터가 배치된 영역에 위치하는 게이트 구동회로의 게이트 신호와 상기 인버터와 대향하는 영역에 위치한 게이트 구동회로의 게이트 신호를 서로 다르게 제어하여 상기 인버터에 의한 휘도 편차를 제거할 수 있다. 따라서, 표시 장치의 휘도 균일성을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 분해 사시도이다.
도 2는 도 1의 패널 어셈블리에 대한 평면도이다.
도 3은 도 2에 도시된 패널 어셈블리의 패널 구동 장치에 대한 블록도이다.
도 4는 도 3의 제1 및 제2 게이트 구동회로의 입력 및 출력신호에 대한 파형도들이다.
도 5는 본 발명의 실시예 2에 따른 패널 어셈블리의 패널 구동 장치에 대한 블록도이다.
도 6은 도 5의 제1 및 제2 게이트 구동회로의 입력 및 출력신호에 대한 파형도들이다.
도 7은 본 발명의 실시예 3에 따른 제1 및 제2 게이트 구동회로의 입력 및 출력신호에 대한 파형도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 백라이트 어셈블리 300 : 패널 어셈블리
500 : 탑샤시 310 : 표시 패널
330 : 소스 모듈 350 : 제1 게이트 모듈
370 : 제2 게이트 모듈 335 : 메인 회로부
332, 432 : 타이밍 제어부 333 : 전압 발생부
336 : 전압 분배부 339 : 데이터 구동회로
355 : 제1 게이트 구동회로 375 : 제2 게이트 구동회로

Claims (18)

  1. 데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 표시 패널; 및
    제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 게이트 신호와 다른 제2 게이트 신호를 상기 제1 게이트 신호가 인가된 상기 게이트 배선과 동일한 게이트 배선에 출력하는 제2 게이트 구동회로를 포함하는 패널 구동 장치를 포함하는 패널 어셈블리.
  2. 제1항에 있어서, 상기 패널 구동 장치는
    제1 게이트 온 전압을 생성하여 상기 제1 게이트 구동회로에 출력하는 전압 발생부; 및
    상기 제1 게이트 온 전압을 분배하여 상기 제1 게이트 온 전압 보다 낮은 레벨의 제2 게이트 온 전압을 상기 제2 게이트 구동회로에 출력하는 전압 분배부를 더 포함하는 패널 어셈블리.
  3. 제2항에 있어서, 상기 제1 게이트 구동회로는 상기 제1 게이트 온 전압에 대응하는 제1 하이 레벨과, 게이트 오프 전압에 대응하는 로우 레벨을 갖는 상기 제1 게이트 신호를 출력하고,
    상기 제2 게이트 구동회로는 상기 제2 게이트 온 전압에 대응하는 제2 하이 레벨과 상기 게이트 오프 전압에 대응하는 로우 레벨을 갖는 상기 제2 게이트 신호를 출력하며,
    상기 제1 하이 레벨은 상기 제2 하이 레벨 보다 큰 것을 특징으로 하는 패널 어셈블리.
  4. 제1항에 있어서, 상기 패널 구동 장치는
    상기 제1 및 제2 게이트 구동회로 각각에 게이트 온 전압을 출력하는 전압 발생부; 및
    상기 제1 게이트 구동회로에 제1 슬라이스 신호를 출력하고, 상기 제2 게이트 구동회로에 제2 슬라이스 신호를 출력하는 타이밍 제어부를 더 포함하는 패널 어셈블리.
  5. 제4항에 있어서, 상기 제1 게이트 구동회로는 상기 제1 슬라이스 신호에 응답하여 상기 게이트 온 전압의 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제1 슬라이스를 포함하는 상기 제1 게이트 신호를 출력하고,
    상기 제2 게이트 구동회로는 상기 제2 슬라이스 신호에 응답하여 상기 게이트 온 전압의 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제2 슬라이스를 포함하는 상기 제2 게이트 신호를 출력하며,
    상기 제2 슬라이스의 폭은 상기 제1 슬라이스의 폭 보다 큰 것을 특징으로 하는 패널 어셈블리.
  6. 데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 표시 패널; 및
    제1 하이 레벨의 제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 하이 레벨 보다 작은 제2 하이 레벨의 제2 게이트 신호를 상기 제1 게이트 신호가 인가된 상기 게이트 배선과 동일한 게이트 배선에 출력하는 제2 게이트 구동회로를 포함하는 패널 구동 장치를 포함하는 패널 어셈블리.
  7. 제6항에 있어서, 상기 패널 구동 장치는
    상기 제1 하이 레벨의 제1 게이트 온 전압을 생성하여 상기 제1 게이트 구동회로에 출력하는 전압 발생부; 및
    상기 제1 게이트 온 전압을 분배하여 상기 제2 하이 레벨의 제2 게이트 온 전압을 상기 제2 게이트 구동회로에 출력하는 전압 분배부를 더 포함하는 패널 어셈블리.
  8. 제7항에 있어서, 상기 패널 구동 장치는
    상기 제1 게이트 구동회로에 제1 슬라이스 신호를 출력하고, 상기 제2 게이트 구동회로에 제2 슬라이스 신호를 출력하는 타이밍 제어부를 더 포함하는 패널 어셈블리.
  9. 제8항에 있어서, 상기 제1 게이트 구동회로는 상기 제1 슬라이스 신호에 응답하여 상기 제1 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제1 슬라이스를 포함하는 상기 제1 게이트 신호를 출력하고,
    상기 제2 게이트 구동회로는 상기 제2 슬라이스 신호에 응답하여 상기 제2 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제2 슬라이스를 포함하는 상기 제2 게이트 신호를 출력하며,
    상기 제2 슬라이스의 폭은 상기 제1 슬라이스의 폭 보다 큰 것을 특징으로 하는 패널 어셈블리.
  10. 광원을 수납하는 수납용기와, 상기 수납용기의 배면에 배치되어 상기 광원에 구동 전원을 공급하는 인버터를 포함하는 백라이트 어셈블리; 및
    데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 표시 패널과, 제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 상기 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 게이트 신호와 다른 제2 게이트 신호를 상기 제1 게이트 신호가 인가된 상기 게이트 배선과 동일한 게이트 배선에 출력하는 제2 게이트 구동회로를 포함하는 패널 어셈블리를 포함하는 표시 장치.
  11. 제10항에 있어서, 상기 패널 어셈블리는
    제1 게이트 온 전압을 생성하여 상기 제1 게이트 구동회로에 출력하는 전압 발생부; 및
    상기 제1 게이트 온 전압을 분배하여 상기 제1 게이트 온 전압 보다 낮은 레벨의 제2 게이트 온 전압을 상기 제2 게이트 구동회로에 출력하는 전압 분배부를 더 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 게이트 구동회로는 상기 제1 게이트 온 전압에 대응하는 제1 하이 레벨과, 게이트 오프 전압에 대응하는 로우 레벨을 갖는 상기 제1 게이트 신호를 출력하고,
    상기 제2 게이트 구동회로는 상기 제2 게이트 온 전압에 대응하는 제2 하이 레벨과 상기 게이트 오프 전압에 대응하는 로우 레벨을 갖는 상기 제2 게이트 신호를 출력하며,
    상기 제1 하이 레벨은 상기 제2 하이 레벨 보다 큰 것을 특징으로 하는 표시 장치.
  13. 제10항에 있어서, 상기 패널 어셈블리는
    상기 제1 및 제2 게이트 구동회로 각각에 게이트 온 전압을 출력하는 전압 발생부; 및
    상기 제1 게이트 구동회로에 제1 슬라이스 신호를 출력하고, 상기 제2 게이트 구동회로에 제2 슬라이스 신호를 출력하는 타이밍 제어부를 더 포함하는 표시 장치.
  14. 제13항에 있어서, 상기 제1 게이트 구동회로는 상기 제1 슬라이스 신호에 응답하여 상기 게이트 온 전압의 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제1 슬라이스를 포함하는 상기 제1 게이트 신호를 출력하고,
    상기 제2 게이트 구동회로는 상기 제2 슬라이스 신호에 응답하여 상기 게이트 온 전압의 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제2 슬라이스를 포함하는 상기 제2 게이트 신호를 출력하며,
    상기 제2 슬라이스의 폭은 상기 제1 슬라이스의 폭 보다 큰 것을 특징으로 하는 표시 장치.
  15. 광원을 수납하는 수납용기와, 상기 수납용기의 배면에 배치되어 상기 광원에 구동 전원을 공급하는 인버터를 포함하는 백라이트 어셈블리; 및
    데이터 배선과 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 표시 패널과, 제1 하이 레벨의 제1 게이트 신호를 상기 게이트 배선에 출력하는 제1 게이트 구동회로와, 상기 인버터가 배치된 영역에 대응하여 배치되어 상기 제1 하이 레벨 보다 작은 제2 하이 레벨의 제2 게이트 신호를 상기 제1 게이트 신호가 인가된 상기 게이트 배선과 동일한 게이트 배선에 출력하는 제2 게이트 구동회로를 포함하는 패널 어셈블리를 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 패널 어셈블리는
    상기 제1 하이 레벨의 제1 게이트 온 전압을 생성하여 상기 제1 게이트 구동회로에 출력하는 전압 발생부; 및
    상기 제1 게이트 온 전압을 분배하여 상기 제2 하이 레벨의 제2 게이트 온 전압을 상기 제2 게이트 구동회로에 출력하는 전압 분배부를 더 포함하는 표시 장치.
  17. 제16항에 있어서, 상기 패널 어셈블리는
    상기 제1 게이트 구동회로에 제1 슬라이스 신호를 출력하고, 상기 제2 게이트 구동회로에 제2 슬라이스 신호를 출력하는 타이밍 제어부를 더 포함하는 표시 장치.
  18. 제17항에 있어서, 상기 제1 게이트 구동회로는 상기 제1 슬라이스 신호에 응답하여 상기 제1 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제1 슬라이스를 포함하는 상기 제1 게이트 신호를 출력하고,
    상기 제2 게이트 구동회로는 상기 제2 슬라이스 신호에 응답하여 상기 제2 하이 레벨에서 설정된 전압 레벨로 풀-다운되는 제2 슬라이스를 포함하는 상기 제2 게이트 신호를 출력하며,
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