CN105097027B - 存储装置、存储装置的操作方法和访问存储装置的方法 - Google Patents

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Abstract

提供一种存储装置、存储装置的操作方法和访问存储装置的方法。所述存储装置包括非易失性存储器和控制非易失性存储器的存储器控制器。检测温度。利用温度来计算当前加权时间。利用基于当前加权时间而调整的读取电压电平从非易失性存储器读取数据。当前加权时间是在所述温度下根据从存储数据的存储器单元泄漏的电荷的量来确定的。

Description

存储装置、存储装置的操作方法和访问存储装置的方法
本申请要求于2014年5月13日在韩国知识产权局提交的第10-2014-0057301号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种存储装置、一种存储装置的操作方法和一种访问存储装置的方法。
背景技术
存储装置根据诸如计算机、智能电话和智能平板等的主机装置的控制而存储数据。存储装置可以包括硬盘驱动器(HDD)以及诸如固态硬盘(SSD)和存储卡等的半导体存储器。具体地，存储装置可以包括在非易失性存储器中存储数据的装置。
非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)，电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)以及铁电RAM(FRAM)等。
已经提高了半导体存储器的集成程度以确保存储更多信息的能力。这种在半导体存储器的集成程度上的提高可能会导致错误率—被写入半导体存储器的数据出现错误的几率—增大。因此，需要一种减小包括半导体存储器的存储装置的错误率并提高可靠性的技术。
发明内容
根据本发明构思的示例性实施例，提供一种存储装置的操作方法。所述存储装置包括非易失性存储器和控制非易失性存储器的存储器控制器。检测温度。利用温度来计算当前加权时间。利用基于当前加权时间而调整的读取电压电平从非易失性存储器读取数据。当前加权时间是在所述温度下根据从存储数据的存储器单元泄漏的电荷的量来确定的。
根据本发明构思的示例性实施例，提供一种存储装置。所述存储装置包括温度传感器、非易失性存储器以及被配置为控制非易失性存储器的存储器控制器。存储器控制器基于通过温度传感器检测的温度的变化来计算当前加权时间，并且利用根据当前加权时间调整的读取电压电平从非易失性存储器读取数据。
根据本发明构思的示例性实施例，提供一种访问包括非易失性存储器的存储装置的方法。将数据写入到非易失性存储器。将加权时间寄存为数据的加权时间戳。加权时间是基于温度变化而周期性地更新的。
根据本发明构思的示例性实施例，提供一种操作包括非易失性存储器装置的存储装置的方法。接收包括第一数据和第一地址的第一写入请求。缓冲第一数据。接收包括第二数据和第二地址的第二写入请求。缓冲第二数据。利用缓冲过的第一数据和第二数据，在同一时间执行针对第一写入请求和第二写入请求的写入操作。寄存与写入操作关联的第一加权时间戳。
附图说明
通过参照附图详细地描述发明构思的示例性实施例，发明构思的这些和其他特征将变得更明显，附图中：
图1是示出根据发明构思的示例性实施例的存储装置的框图；
图2是示出根据发明构思的示例性实施例的非易失性存储器的框图；
图3是示出根据发明构思的示例性实施例的存储块的电路图；
图4是示出随时间和温度从非易失性存储器的存储器单元泄漏的电荷的量的曲线图；
图5示出非易失性存储器的存储器单元的阈值电压分布；
图6是示出根据发明构思的示例性实施例的存储装置的操作方法的流程图；
图7是示出根据发明构思的示例性实施例的加权时间计算单元的框图；
图8是示出根据发明构思的示例性实施例的检测感测温度的方法的流程图；
图9是示出根据发明构思的示例性实施例的计算加权时间的方法的流程图；
图10示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
图11示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
图12示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
图13示出根据发明构思的示例性实施例的用于计算加权流逝时间的表；
图14是示出根据发明构思的示例性实施例的加权时间计算单元的框图；
图15是示出根据发明构思的示例性实施例的在非易失性存储器写入数据的方法的流程图；
图16是示出根据发明构思的示例性实施例的寄存在第一时间戳表的加权时间戳的表；
图17是示出根据发明构思的示例性实施例的从非易失性存储器110读取数据的方法的流程图；
图18是示出根据发明构思的示例性实施例的从非易失性存储器110读取数据的方法的流程图；
图19是示出根据发明构思的示例性实施例的对通过存储器控制器计算的差值进行补偿的方法的表；
图20是示出在电力切断之后当向存储装置100供应电力时使存储装置中的加权时间恢复的方法的流程图；
图21是示出存储器控制器根据读取的电平差值来计算加权时间WT的示例性实施例的表；
图22是示出根据发明构思的示例性实施例的计算装置的框图；
图23是示出根据发明构思的示例性实施例的计算装置1000的操作方法的流程图；
图24是示出根据发明构思的示例性实施例的存储块的电路图；
图25是示出根据发明构思的示例性实施例的存储器控制器的框图；
图26是示出根据发明构思的示例性实施例的存储装置的框图；
图27是示出根据发明构思的示例性实施例的计算装置的框图；
图28是示出根据发明构思的示例性实施例的存储装置的操作方法的流程图；以及
图29是示出根据发明构思的示例性实施例的计算装置的框图。
具体实施方式
将在下面参照附图详细地描述发明构思的示例性实施例。然而，发明构思可以以不同形式实施，并且不应被解释为受限于在此阐述的实施例。在附图中，为了清楚起见，可夸大层和区域的厚度。还将理解的是，当元件被称作“在”另一元件或基底“上”时，该元件可直接在所述另一元件或基底上，或者也可以存在中间层。还将理解的是，当元件被称作“结合到”或“连接到”另一元件时，该元件可以直接结合到或连接到另一元件，或者也可以存在中间元件。在整个说明书和附图中，同样的附图标记可以指示同样的元件。
图1是示出根据发明构思的示例性实施例的存储装置100的框图。参照图1，存储装置100包括非易失性存储器110、存储器控制器120、随机存取存储器(RAM)130以及温度传感器140。存储装置100可以是固态硬盘(SSD)、存储卡或嵌入式存储器。
非易失性存储器110根据存储器控制器120的控制而执行读取操作、写入操作和擦除操作。非易失性存储器110可以包括闪存。然而，发明构思不限于此。非易失性存储器110可以包含诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)等的非易失性存储器中的至少一种。
存储器控制器120根据外部主机装置的请求或者根据预定的调度来控制非易失性存储器110。例如，存储器控制器120可以控制非易失性存储器110执行写入操作、读取操作或擦除操作。
存储器控制器120可以使用RAM 130作为缓冲存储器、高速缓冲存储器或工作存储器。存储器控制器120将从外部主机装置接收到的数据存储在RAM 130中，并将存储在RAM130中的数据写入到非易失性存储器110。存储器控制器120将从非易失性存储器110读取的数据存储在RAM 130中，并将存储在RAM 130中的数据输出到外部主机装置。存储器控制器120将从非易失性存储器110读取的数据存储在RAM 130中，并将存储在RAM 130中的数据写入到非易失性存储器110。
存储器控制器120在RAM 130中存储管理非易失性存储器110所需要的数据或代码。例如，存储器控制器120从非易失性存储器110中读取管理非易失性存储器110所需要的数据或代码，并且将所述数据或代码存储在RAM130中。
在存储装置100为固态硬盘(SSD)的情况下，RAM 130可以设置在非易失性存储器110和存储器控制器120的外部。如果存储装置100为嵌入式装置，则RAM 130可以被包括在存储器控制器120中。
存储器控制器120包含加权时间计算单元221。加权时间计算单元221接收来自温度传感器140的感测温度ST。例如，加权时间计算单元221可以从温度传感器140读取感测温度ST。加权时间计算单元221将接收到的感测温度ST存储在RAM 130中。
加权时间计算单元221基于感测温度ST来计算加权时间WT。加权时间计算单元221将加权时间WT存储在RAM 130中。
存储器控制器120利用存储在RAM 130中的加权时间WT向非易失性存储器110写入数据或从非易失性存储器110读取数据。例如，存储器控制器120可以在将数据写入非易失性存储器110中时产生加权时间戳。加权时间戳可以寄存在第一时间戳表TST1中。存储器控制器120在RAM 130中存储第一时间戳表TST1用于管理。存储器控制器120可以在非易失性存储器110的第二时间戳表TST2中存储第一时间戳表TST1。
例如，当从非易失性存储器110中读取数据时，存储器控制器120从存储在RAM 130中的第一时间戳表TST1读取加权时间戳，并从RAM 130读取加权时间WT。存储器控制器120利用加权时间戳和加权时间WT来读取数据。
随后将描述加权时间计算单元221、感测温度ST、加权时间WT、加权时间戳以及时间戳表TST1和TST2。
RAM 130可以包括诸如DRAM(动态RAM)、SRAM(静态RAM)、SDRAM(同步DRAM)、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻RAM)和FeRAM(铁电RAM)等的随机存取存储器中的至少一种。
图2是示出根据发明构思的示例性实施例的非易失性存储器110的框图。参照图2，非易失性存储器110包括存储器单元阵列111、地址解码器电路113、页缓冲器电路115、数据输入/输出电路117和控制逻辑电路119。
存储器单元阵列111包括多个存储块BLK1至BLKz，所述多个存储块中的每个存储块包括多个存储器单元。每个存储块通过至少一条串选择线SSL、多条字线WL和至少一条接地选择线GSL连接到地址解码器电路113。存储器单元阵列111通过多条位线BL连接到页缓冲器电路115。存储块BLK1至BLKz可以共同地连接到多条位线BL。存储块BLK1至BLKz的存储器单元可以具有同一结构。
地址解码器电路113通过多条接地选择线GSL、多条字线WL和多条串选择线SSL连接到存储器单元阵列111。地址解码器电路113根据控制逻辑电路119的控制而操作。地址解码器电路113从存储器控制器120(参照图1)接收地址。地址解码器电路113将输入地址ADDR解码，并且其根据解码后的地址来控制将要施加到字线WL的电压。例如，在编程操作中，地址解码器电路113根据控制逻辑电路119的控制来向字线WL施加通过电压(pass voltage)。在编程操作中，地址解码器电路113还根据控制逻辑电路119的控制来向多条字线WL中的通过地址ADDR选择的字线施加编程电压。
页缓冲器电路115通过位线BL连接到存储器单元阵列111。页缓冲器电路115通过多条数据线DL连接到数据输入/输出电路117。页缓冲器电路115根据控制逻辑电路119的控制而操作。
页缓冲器电路115保持将要在存储器单元阵列111的存储器单元被编程的数据或者从存储器单元阵列111的存储器单元读取的数据。在编程操作期间，页缓冲器电路115存储将要被存储在存储器单元中的数据。页缓冲器电路115通过多条位线BL将所存储的数据驱动到存储器单元阵列111。页缓冲器电路115在编程操作中用作写入驱动器。在读取操作期间，页缓冲器电路115感测位线BL上的电压并存储感测结果。页缓冲器电路115在读取操作中用作感测放大器。
数据输入/输出电路117通过数据线DL连接到页缓冲器电路115。数据输入/输出电路117与存储器控制器120(参见图1)交换数据。
数据输入/输出电路117临时地存储由存储器控制器120所提供的数据，并将该数据传递至页缓冲器电路115。数据输入/输出电路117临时地存储从页缓冲器电路115传递来的数据，并将该数据传递至存储器控制器120。数据输入/输出电路117起到缓冲存储器的作用。
控制逻辑电路119从存储器控制器120接收命令CMD。控制逻辑电路119将所接收的命令解码，并根据解码后的命令来控制非易失性存储器110的总体操作。控制逻辑电路119还从存储器控制器120(参照图1)接收各种控制信号和电压。
图3是示出根据发明构思的示例性实施例的存储块BLKa的电路图。参照图3，存储块BLKa包括多个单元串CS11至CS21和CS12至CS22。多个单元串CS11至CS21和CS12至CS22沿行方向和列方向布置，并且形成行和列。
例如，沿行方向布置的单元串CS11和CS12形成第一行，沿行方向布置的单元串CS21和CS22形成第二行。沿列方向布置的单元串CS11和CS21形成第一列，沿列方向布置的单元串CS12和CS22形成第二列。
每个单元串包括多个单元晶体管。在每个单元串中，单元晶体管包括接地选择晶体管GSTa和GSTb、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb。每个单元串的接地选择晶体管GSTa和GSTb、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb在与其上沿行和列布置有单元串CS11至CS21和CS12至CS2的平面(例如，在存储块BLKa的基底上方的平面)垂直的高度方向上堆叠。
每个单元晶体管可以由电荷捕获型单元晶体管形成，所述电荷捕获型单元晶体管的阈值电压随着其绝缘膜中捕获的电荷的量而变化。
最下面的接地选择晶体管GSTa共同地连接到共源极线CSL。
多个单元串CS11至CS21和CS12至CS22的接地选择晶体管GSTa和GSTb共同地连接到接地选择线GSL。
在示例性实施例中，位于同一高度(或次序)处的接地选择晶体管可以连接到同一条接地选择线，位于不同高度(或次序)处的接地选择晶体管可以连接到不同的接地选择线。例如，位于第一高度处的接地选择晶体管GSTa共同地连接到第一接地选择线GSLa，位于第二高度处的接地选择晶体管GSTb共同地连接到第二接地选择线GSLb。
在示例性实施例中，同一行中的接地选择晶体管可以连接到同一条接地选择线，不同行中的接地选择晶体管可以连接到不同的接地选择线。例如，第一行中的单元串CS11和CS12的接地选择晶体管GSTa共同地连接到第一接地选择线GSLa，第二行中的单元串CS11和CS12的接地选择晶体管GSTb共同地连接到第二接地选择线GSLb。
字线WL1至WL6共同地连接到位于距基底(或接地选择晶体管GST)相同高度(或次序)处的存储器单元。位于不同高度(或次序)处的存储器单元连接到不同的字线WL1至WL6。例如，存储器单元MC1共同地连接到字线WL1，存储器单元MC2共同地连接到字线WL2，存储器单元MC3共同地连接到字线WL3。存储器单元MC4共同地连接到字线WL4，存储器单元MC5共同地连接到字线WL5，存储器单元MC6共同地连接到字线WL6。
在示例性实施例中，位于同一高度(或次序)处的串选择晶体管可以共同地连接到相同的串选择线，位于不同高度(或次序)处的串选择晶体管可以连接到不同的串选择线。例如，单元串CS11和CS12的第一串选择晶体管SSTa共同地连接到串选择线SSL1a，单元串CS21和CS22的第一串选择晶体管SSTa共同地连接到串选择线SSL2a。
位于不同高度处的串选择晶体管SSTa和SSTb连接到不同的串选择线。例如，单元串CS11和CS12的第二串选择晶体管SSTb共同地连接到串选择线SSL1b，单元串CS21和CS22的第一串选择晶体管SSTa共同地连接到串选择线SSL2a。
包括在不同行中的单元串的串选择晶体管可以连接到不同的串选择线。同一行中的单元串的具有同一高度(或次序)的串选择晶体管连接到同一条串选择线。不同行中的单元串的具有不同高度(或次序)的串选择晶体管连接到不同的串选择线。
在示例性实施例中，同一行中的单元串的串选择晶体管共同地连接到一条串选择线。例如，第一行中的单元串CS11和CS12的串选择晶体管SSTb共同地连接到串选择线SSL1b，第二行中的单元串CS21和CS22的串选择晶体管SSTa共同地连接到另一条串选择线SSL2a。
成列的单元串CS11至CS21和CS12至CS22分别连接到不同的位线BL1和BL2。例如，第一列中的单元串CS11至CS21的串选择晶体管SSTb共同地连接到位线BL1，第二列中的单元串CS12至CS22的串选择晶体管SSTb共同地连接到位线BL2。
为了便于描述，提供了图3的存储块BLKa。然而，发明构思不限于此。例如，可以增加或减少单元串的行数，可以增加或减少串选择线或接地选择线的条数和连接到位线的单元串的数量。
可以增加或减少单元串的数量。如果单元串的数量改变，则连接到成列的单元串的位线的条数和连接到串选择线的单元串的数量可以改变。
可以增大或减小单元串的高度。例如，可以增加或减少每个单元串中堆叠的接地选择晶体管、存储器单元或串选择晶体管的数量。
在示例性实施例中，可以在行中以页为单位执行写入和读取操作。行中的存储单元可以形成一个或更多个页。例如，可以通过串选择线SSL1a、SSL1b、SSL2a和SSL2b来选择单元串CS11至CS21和CS12至CS22的在同一页中的存储器单元。
例如，可以通过字线来选择每个页。在单元串CS11至CS21和CS12至CS22中，可以在同一时间对连接到所选择的字线(行)的存储器单元进行编程。
在本发明构思的实施例中，提供了一种三维(3D)存储器阵列。所述3D存储器阵列以存储器单元(具有设置在硅基底上方的有源区域)的阵列的一个或更多个物理级以及与那些存储器单元的操作相关联的电路单片地形成，其中，这种相关联的电路元件位于这种基底上方或内部。术语“单片的”指阵列的每个级的多个层直接沉积在阵列的所述每个级的下一级的多个层上。
在本发明构思的实施例中，所述3D存储器阵列包括被竖直地定向成至少一个存储器单元位于另一存储器单元上方的垂直NAND串。所述至少一个存储器单元可以包括电荷捕获层。每个垂直NAND串还包括位于存储器单元上方的至少一个选择晶体管，所述至少一个选择晶体管具有与存储器单元的结构相同的结构，并且与存储器单元一起单片地形成。
下面的通过引用包含于此的专利文献描述了用于三维存储器阵列的合适的构造，其中，三维存储器阵列被构造为多个级，所述多个级之间共享字线和/或位线：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利，以及第2011/0233648号美国专利公开。
图4是示出随时间和温度从非易失性存储器110的存储器单元MC泄漏的电荷的量的曲线图。在图4中，横坐标代表时间T，纵坐标代表泄漏的电荷的量。图5示出非易失性存储器110的存储器单元MC的阈值电压分布。
参照图2至图5，非易失性存储器110的存储器单元MC基于电荷(例如，电子)的量而存储数据。例如，存储器单元MC的阈值电压可以随着在非易失性存储器110的存储器单元MC中积累或捕获的电荷的量而变化。存储器单元MC的阈值电压表示存储器单元MC中存储的数据比特(data bit)的值。可以通过将存储器单元MC的阈值电压设定在预定范围内来实现在存储器单元MC中写入数据的操作。可以通过确定存储器单元MC的阈值电压归属的阈值电压范围来实现从存储器单元读取数据的操作。
如图5中所示，在第一时间T1，在存储器单元MC写入数据，从而每个存储器单元具有第一状态S1至第八状态S8中的一种状态。可以利用第一电压V1至第七电压V7来读取在第一时间T1写入的数据。
当存储器单元的阈值电压低于第一电压V1时，写入存储器单元的数据可以被读取为具有与第一状态S1对应的值。在存储器单元的阈值电压处于第一电压V1和第二电压V2之间的情况下，写入存储器单元的数据可以被读取为具有与第二状态S2对应的值。在存储器单元的阈值电压处于第二电压V2和第三电压V3之间的情况下，写入存储器单元的数据可以被读取为具有与第三状态S3对应的值。如果存储器单元的阈值电压处于第三电压V3和第四电压V4之间，则写入存储器单元的数据可以被读取为具有与第四状态S4对应的值。当存储器单元的阈值电压处于第四电压V4和第五电压V5之间时，写入存储器单元的数据可以被读取为具有与第五状态S5对应的值。如果存储器单元的阈值电压处于第五电压V5和第六电压V6之间，则写入存储器单元的数据可以被读取为具有与第六状态S6对应的值。在存储器单元的阈值电压处于第六电压V6和第七电压V7之间的情况下，写入存储器单元的数据可以被读取为具有与第七状态S7对应的值。当存储器单元的阈值电压大于第七电压V7时，写入存储器单元的数据将被读取为具有与第八状态S8对应的值。
在图4中，非易失性存储器110的存储器单元MC可以随着时间而损失电荷。在图4中，第一线L1表示当非易失性存储器110的温度或非易失性存储器110的环境温度为第一温度(例如，冷)时，从非易失性存储器110的存储器单元泄漏的电荷的量，例如，从非易失性存储器110的存储器单元泄漏的电荷的平均量。第二线L2表示当非易失性存储器110的温度或非易失性存储器110的环境温度为比第一温度高的第二温度(例如，室温)时，从非易失性存储器110的存储器单元泄漏的电荷的量，例如，从非易失性存储器110的存储器单元泄漏的电荷的平均量。第三线L3表示当非易失性存储器110的温度或非易失性存储器110的环境温度为比第二温度高的第三温度(例如，热)时，从非易失性存储器110的存储器单元泄漏的电荷的量，例如，从非易失性存储器110的存储器单元泄漏的电荷的平均量。
从非易失性存储器110的存储器单元MC泄漏的电荷的量可以随时间的流逝而增大。在非易失性存储器110中，泄漏的电荷的量可以随温度升高而增大。在数据写入存储器单元之后至初始时间IT为止所泄漏的电荷的量可以小于在初始时间IT之后泄漏的电荷的量。
非易失性存储器110的温度或其环境温度可以随着非易失性存储器110的操作状态或放置非易失性存储器110的环境而变化。例如，非易失性存储器110的温度或其环境温度可以在非易失性存储器110处于闲置状态时低。非易失性存储器110的温度或其环境温度可以在非易失性存储器110处于忙碌状态时高。非易失性存储器110的温度或其环境温度可以在非易失性存储器110放在高温区域中时变高。非易失性存储器110的温度或其环境温度可以在非易失性存储器110放在低温区域中时变低。
当从非易失性存储器110的存储器单元MC泄漏电荷时，已写入到存储器单元MC的数据将出现错误。例如，如图5中所示，可以在第二时间T2执行读取操作。会在时间T1和时间T2之间从存储器单元MC泄漏电荷，使得存储器单元MC的阈值电压偏移至较低的阈值电压。假设第一电压V1a至第七电压V7a可以是用来在时间T2读取在时间T1写入到存储器单元的数据的最优电压。第一电压V1a至第七电压V7a的电平比第一电压V1至第七电压V7的电平低。例如，用于读取数据的最优电压可以是允许以最低的错误率读取数据的电压。
另外，如图5中所示，可以在第三时间T3执行读取操作。会在时间T1和时间T3之间从存储器单元MC泄漏电荷，使得存储器单元MC的阈值电压偏移至较低的阈值电压。第一电压V1b至第七电压V7b可以是用于在时间T3读取在时间T1写入到存储器单元的数据的最优电压。第一电压V1b至第七电压V7b的电平比第一电压V1a至第七电压V7a的电平低。
如上所述，用于从存储器单元MC读取数据的最优电压可以根据从存储器单元MC泄漏的电荷的量而偏移。当没有利用根据从存储器单元MC泄漏的电荷的量调整的最优电压来执行读取操作时，会出现读取错误。从存储器单元MC泄漏的电荷的量会受到温度以及时间的流逝的影响。为了防止由电荷损失引起的读取错误，根据发明构思的示例性实施例的存储装置100会在读取存储在存储器单元MC中的数据时考虑从存储器单元MC泄漏的电荷的量。存储装置100可以基于温度变化和在数据被写入到存储器单元MC之后流逝的时间来计算泄漏的电荷的量。存储装置100可以利用根据泄漏的电荷的量而调整的最优电压来读取写入到存储器单元MC的数据。
图6是示出根据发明构思的示例性实施例的存储装置的操作方法的流程图。参照图1和图6，在步骤S110中，存储装置100检测温度。例如，存储装置100可以利用温度传感器140来检测非易失性存储器110的温度或非易失性存储器110的环境温度。
在步骤S120中，存储装置100利用检测到的温度计算加权时间。加权时间可以是基于检测到的温度的流逝时间。存储装置100周期性地计算加权时间。每当计算加权时间时，存储装置基于检测到的温度来计算在加权时间计算时间段期间流逝的加权流逝时间。加权流逝时间可以与检测到的温度成比例地增加。例如，随着检测到的温度变高，加权时间会快速地流逝。加权时间可以是通过利用根据温度从存储器单元泄漏的电荷的量的方式来标准化(normalized)的时间。
在步骤S130中，利用加权时间来将数据写入到非易失性存储器110或从非易失性存储器110读取数据。例如，基于温度随时间的变化，存储装置100可以从非易失性存储器110读取数据或向非易失性存储器110写入数据。可以采用随时间的流逝和温度变化而变化的电荷的量来执行非易失性存储器110的读取和写入操作，以提高存储装置100的可靠性。
图7是示出根据发明构思的示例性实施例的加权时间计算单元221以及与加权时间计算单元221关联的RAM 130和温度传感器140的框图。加权时间计算单元221包含时钟信号输出单元222、中断产生单元223、感测温度控制单元224和计算单元225。
时钟信号输出单元222输出时钟信号CLK。时钟信号CLK可以是周期性地振荡的信号。时钟信号输出单元222可以将从外部装置接收的外部时钟信号不加处理而输出为时钟信号CLK。可选择地，时钟信号输出单元222可以对外部时钟信号进行处理，以输出时钟信号CLK。
中断产生单元223接收来自时钟信号输出单元222的时钟信号CLK。中断产生单元223响应于该时钟信号CLK而输出第一中断信号INT1和第二中断信号INT2。例如，中断产生单元223可以在时钟信号CLK的第一时间段输出第一中断信号INT1。例如，中断产生单元223在时钟信号从低变为高或从高变为低的每个时钟边沿输出第一中断信号INT1。中断产生单元223可以在时钟信号CLK的第二时间段输出第二中断信号INT2。例如，中断产生单元223在时钟信号从低变为高或从高变为低的每个时钟边沿输出第二中断信号INT2。第二时间段可以与第一时间段基本相同。可选择地，第二时间段可以与第一时间段不同。
感测温度控制单元224响应于第一中断信号INT1而从温度传感器140读取感测温度ST。感测温度控制单元224将来自温度传感器140的感测温度ST存储在图1的RAM 130中。
计算单元225响应于第二中断信号INT2而从RAM 130读取感测温度ST和加权时间WT。计算单元225基于感测温度ST和加权时间WT而更新存储在RAM 130中的加权时间WT。例如，计算单元225利用感测温度ST、与第二中断信号INT2有关的固定时间(例如，第二中断信号INT2的第二时间段)以及加权时间WT来计算新的加权时间WT，并且在RAM 130中存储该新的加权时间WT。
图8是示出根据发明构思的示例性实施例的检测感测温度ST的方法的流程图。参照图7和图8，在步骤S210中，感测温度控制单元224确定第一中断信号INT1是否被激活。当确定第一中断信号INT1没有被激活时，该方法结束。如果确定第一中断信号INT1被激活，则在步骤S220中，感测温度控制单元224从温度传感器140读取感测温度ST。在步骤S230中，感测温度控制单元224在RAM 130中存储或更新感测温度ST。例如，感测温度ST可以存储在RAM130的预定位置中。在RAM 130中先前存储了感测温度ST的情况下，可以由新的感测温度ST来更新(例如，重写)先前存储在RAM 130中的感测温度ST。
在示例性实施例中，可以用一秒的时间段来激活第一中断信号INT1。例如，可以每秒更新存储在RAM 130中的感测温度ST。可以每秒监测非易失性存储器110的温度或非易失性存储器110的环境温度，并在RAM 130中存储非易失性存储器110的温度或非易失性存储器110的环境温度。
图9是示出根据发明构思的示例性实施例的计算加权时间WT的方法的流程图。参照图7和图9，在步骤S310中，计算单元225确定第二中断信号INT2是否被激活。当确定第二中断信号INT2没有被激活时，该方法结束。如果确定第二中断信号INT2被激活，则操作行进到计算单元225从RAM 130读取感测温度ST和加权时间WT的步骤S320。
在步骤S330中，计算单元225利用流逝时间以及在步骤S320中读取的感测温度ST和加权时间WT来计算新的加权时间WT。例如，计算单元225基于感测温度ST来计算加权流逝时间WET。加权流逝时间WET可以表示通过基于感测温度ST来对流逝时间进行加权而获得的时间，其中，流逝时间是从先前计算从RAM 130读取的加权时间WT时的时间开始到现在为止所流逝的时间。可以利用第二中断信号INT2来检测这样的流逝时间。例如，可以通过对第二中断信号INT2的时钟进行计数来计算流逝时间。计算单元225对从RAM 130读取的加权时间WT和计算出的加权流逝时间WET求和以获得新的加权时间WT。
根据示例性实施例，加权时间WT的初始值可以是在执行编程时设定的零。根据第二中断信号INT2的时间段来更新加权时间WT，直到对所编程的数据执行读取操作为止。在读取操作中，可以基于加权时间WT来调整读取电压。
在步骤S340中，计算单元225在RAM 130中存储新的加权时间WT。例如，可以在RAM130的预定位置处存储加权时间WT。可以用新的加权时间WT更新(例如，重写)先前存储在RAM 130中的加权时间WT。
在示例性实施例中，可以用10毫秒的时间段来激活第二中断信号INT2。例如，可以以10毫秒的时间段更新存储在RAM 130中的加权时间WT。可以每10毫秒更新非易失性存储器110的加权时间，并且可以在RAM 130中管理非易失性存储器110的加权时间。
在示例性实施例中，可以利用先前存储的表PDT来计算加权流逝时间WET。图10示出根据发明构思的示例性实施例的用于计算加权流逝时间WET的表PDT1。参照图10，表PDT1包含关于根据感测温度ST的加权流逝时间WET的信息。例如，当感测温度ST在第一范围R1_ST内时，加权流逝时间WET为第一加权流逝时间WET1。第一加权流逝时间WET1可以是感测温度ST在第一范围R1_ST内时的加权流逝时间WET的平均值(或加权平均值)。
当感测温度ST在温度范围比第一范围R1_ST高的第二范围R2_ST内时，加权流逝时间WET为比第一加权流逝时间WET1长的第二加权流逝时间WET2。第二加权流逝时间WET2可以是感测温度ST在第二范围R2_ST内时的加权流逝时间WET的平均值(或加权平均值)。在示例性实施例中，第二范围R2_ST可以包括室温。
在感测温度ST在温度范围比第二范围R2_ST高的第三范围R3_ST内的情况下，加权流逝时间WET为比第二加权流逝时间WET2长的第三加权流逝时间WET3。第三加权流逝时间WET3可以是感测温度ST在第三范围R3_ST内时的加权流逝时间WET的平均值(或加权平均值)。
感测温度ST越高，在表PDT1中选择的加权流逝时间WET就越长。例如，如果感测温度ST变高，则加权流逝时间WET可以比利用第二中断信号INT2测量的流逝时间长。如果感测温度ST变低，则加权流逝时间WET可以比利用第二中断信号INT2测量的流逝时间短。
计算单元225通过对从表PDT1选择的加权流逝时间和从RAM 130读取的加权时间WT求和来计算新的加权流逝时间WET。例如，加权时间WT可以随感测温度ST升高而变长，可以随感测温度ST降低而变短。
在示例性实施例中，表PDT1可以存储在存储器控制器120所包括的非易失性存储介质(例如，ROM)中。计算单元225可以利用存储在存储器控制器120的非易失性存储介质中的表PDT1来计算加权时间WT。可选择地，表PDT1可以存储在非易失性存储器110中。存储在非易失性存储器110中的表PDT1可以加载到RAM 130上。计算单元225可以使用加载在RAM130上的表PDT1来计算加权时间WT。
可选择地，可以通过下面的等式(1)来计算加权时间WT。
WTn＝WTO+F1(ST) (1)
如通过等式(1)所理解的，可以通过对函数F1(ST)和旧的加权时间WTo求和来计算新的加权时间WTn。函数F1(ST)具有根据感测温度ST来确定的并由实验来确定的值。函数F1(ST)的值随感测温度ST升高而增大，函数F1(ST)的值随感测温度ST降低而减小。
计算单元225根据等式(1)来计算新的加权时间WTn。可以使用软件、逻辑电路或它们的组合来实现计算单元225。
在图10中示出的表PDT1中，为了便于描述，将感测温度ST划分成第一范围R1_ST至第三范围R3_ST。然而，发明构思不限于此。例如，可以将感测温度ST的范围划分成更多或更少的范围。
图11示出根据发明构思的示例性实施例的用于计算加权流逝时间WET的表PDT2。参照图11，表PDT2包含根据感测温度ST和时间间隔TI的与加权流逝时间WET相关的信息。时间间隔TI可以表示第二中断信号INT2被激活时的时间间隔。
例如，可以根据存储装置100的内部条件或调度或者根据外部装置的控制来调整第二中断信号INT2的时间间隔。加权时间计算单元221可以基于感测温度ST和时间间隔TI来计算加权流逝时间WET。
例如，当感测温度ST在第一范围R1_ST内并且第二中断信号INT2的时间间隔TI为第一时间间隔TI1时，可以从表PDT2中选择第一加权流逝时间WET1。第一加权流逝时间WET1可以是感测温度ST在第一范围R1_ST内并且时间间隔TI为第一时间间隔TI1时的加权流逝时间WET的平均值(或加权平均值)。
当感测温度ST在温度范围比第一范围R1_ST高的第二范围R2_ST内并且时间间隔TI为第二时间间隔TI2时，可以从表PDT2中选择比第一加权流逝时间WET1长的第五加权流逝时间WET5。第五加权流逝时间WET5可以是感测温度ST在第二范围R2_ST内并且时间间隔TI为第二时间间隔TI2时的加权流逝时间WET的平均值(或加权平均值)。
当感测温度ST在温度范围比第二范围R2_ST高的第三范围R3_ST内并且时间间隔TI为第三时间间隔TI3时，可以从表PDT2中选择比第五加权流逝时间WET5长的第九加权流逝时间WET9。第九加权流逝时间WET9可以是感测温度ST在第三范围R3_ST内并且时间间隔TI为第三时间间隔TI3时的加权流逝时间WET的平均值(或加权平均值)。
在感测温度ST在第一范围R1_ST内并且时间间隔TI为比第一时间间隔TI1长的第二时间间隔TI2的情况下，可以从表PDT2中选择比第一加权流逝时间WET1长的第四加权流逝时间WET4。
如果感测温度ST在第一范围R1_ST内并且时间间隔TI为比第一时间间隔TI1长的第二时间间隔TI2，则可以从表PDT2中选择比第一加权流逝时间WET1长的第四加权流逝时间WET4。
当感测温度ST在第三范围R3_ST内并且时间间隔TI为比第一时间间隔TI1长的第二时间间隔TI2时，可以从表PDT2中选择比第三加权流逝时间WET3和第五加权流逝时间WET5长的第六加权流逝时间WET6。
在感测温度ST在第一范围R1_ST内并且时间间隔TI为比第二时间间隔TI2长的第三时间间隔TI3的情况下，可以从表PDT2中选择比第四加权流逝时间WET4长的第七加权流逝时间WET7。
当感测温度ST在第二范围R2_ST内并且时间间隔TI为比第二时间间隔TI2长的第三时间间隔TI3时，可以从表PDT2中选择比第五加权流逝时间WET5和第七加权流逝时间WET7长的第八加权流逝时间WET8。
如果感测温度ST在第三范围R3_ST内并且时间间隔TI为第一时间间隔TI1，则可以从表PDT2中选择比第二加权流逝时间WET2长的第三加权流逝时间WET3。
如通过图11所理解的，随着感测温度ST变高和时间间隔TI变长，从表PDT2中选择的加权流逝时间WET可以变长。随着感测温度ST变低并且时间间隔TI变短，从表PDT2中选择的加权流逝时间WET可以变短。
可选择地，可以通过下面的等式(2)来计算加权时间WT。
WTn＝WTO+F2(ST,TI) (2)
如通过等式(2)所理解的，可以通过对函数F2(ST,TI)与旧的加权时间WTo求和来计算新的加权时间WTn。函数F2(ST,TI)具有根据感测温度ST和时间间隔TI确定的并由实验确定的值。函数F2(ST,TI)的值随感测温度ST升高而增大，函数F2(ST,TI)的值随感测温度ST降低而减小。
在图11中示出的表PDT2中，为了便于描述，时间间隔TI为第一时间间隔TI1至第三时间间隔TI3中的一个。然而，发明构思不限于此。例如，时间间隔TI可以具有更多或更少的值。
图12示出根据发明构思的示例性实施例的用于计算加权流逝时间WET的表PDT3。参照图12，表PDT3包含关于根据感测温度ST和编程-擦除周期PE的次数的加权流逝时间WET的信息。编程-擦除周期PE的次数可以表示在非易失性存储器110中执行擦除操作的次数。当编程-擦除周期PE的次数增加时，非易失性存储器110的存储器单元MC会劣化，从而导致从存储器单元MC泄漏的电荷的量增大。加权时间计算单元221可以基于感测温度ST和非易失性存储器110的编程-擦除周期PE的次数来计算加权时间WT。
例如，当感测温度ST在第一范围R1_ST内并且编程-擦除周期PE的次数在第一范围R1_PE内时，可以从表PDT3中选择第一加权流逝时间WET1。第一加权流逝时间WET1可以是感测温度ST在第一范围R1_ST内并且编程-擦除周期PE的次数在第一范围R1_PE内时的加权流逝时间WET的平均值(或加权平均值)。
在感测温度ST在温度范围比第一范围R1_ST高的第二范围R2_ST内并且编程-擦除周期PE的次数在第一范围R1_PE内的情况下，可以从表PDT3中选择比第一加权流逝时间WET1长的第二加权流逝时间WET2。
如果感测温度ST在温度范围比第二范围R2_ST高的第三范围R3_ST内并且编程-擦除周期PE的次数在第一范围R1_PE内，则可以从表PDT3中选择比第二加权流逝时间WET2长的第三加权流逝时间WET3。
当感测温度ST在第一范围R1_ST内并且编程-擦除周期PE的次数在比第一范围R1_PE大的第二范围R2_PE内时，可以从表PDT3中选择比第一加权流逝时间WET1长的第四加权流逝时间WET4。
当感测温度ST在第二范围R2_ST内并且编程-擦除周期PE的次数在比第一范围R1_PE大的第二范围R2_PE内时，可以从表PDT3中选择比第二加权流逝时间WET2和第四加权流逝时间WET4长的第五加权流逝时间WET5。
在感测温度ST在第三范围R3_ST内并且编程-擦除周期PE的次数在第二范围R2_PE内的情况下，可以从表PDT3中选择比第三加权流逝时间WET3和第五加权流逝时间WET5长的第六加权流逝时间WET6。
当感测温度ST在第一范围R1_ST内并且编程-擦除周期PE的次数在比第二范围R2_PE大的第三范围R3_PE内时，可以从表PDT3中选择比第四加权流逝时间WET4长的第七加权流逝时间WET7。
如果感测温度ST在第二范围R2_ST内并且编程-擦除周期PE的次数在比第二范围R2_PE大的第三范围R3_PE内，则可以从表PDT3中选择比第五加权流逝时间WET5和第七加权流逝时间WET7长的第八加权流逝时间WET8。
在感测温度ST在第三范围R3_ST内并且编程-擦除周期PE的次数在比第二范围R2_PE大的第三范围R3_PE内的情况下，可以从表PDT3中选择比第六加权流逝时间WET6和第八加权流逝时间WET8长的第九加权流逝时间WET9。
如通过图12所理解的，随着感测温度ST变高和编程-擦除周期PE的次数增多，从表PDT3中选择的加权流逝时间WET可以变长。随着感测温度ST变低和编程-擦除周期PE的次数减少，从表PDT3中选择的加权流逝时间WET可以变短。
可选择地，可以通过下面的等式(3)来计算加权时间WT。
WTn＝WTO+F3(ST,PE) (3)
如通过等式(3)所理解的，可以通过对函数F3(ST,PE)与旧的加权时间WTo求和来计算新的加权时间WTn。函数F3(ST,PE)具有根据感测温度ST和编程-擦除周期PE的次数来确定并由实验确定的值。函数F3(ST,PE)的值随着感测温度ST升高而增大，并且随着感测温度ST降低而减小。
在图12中示出的表PDT3中，为了便于描述，将编程-擦除周期PE的次数划分成第一范围R1_PE至第三范围R3_PE。然而，发明构思不限于此。例如，可以将编程-擦除周期PE的次数划分成更多或更少的范围。
图13示出根据发明构思的示例性实施例的用于计算加权流逝时间WET的表PDT4和PDT5。图13的表PDT4和PDT5可以包括根据感测温度ST、时间间隔TI和编程-擦除周期PE的次数的组合的加权流逝时间WET。
第四表PDT4可以包括第一子表表1至第三子表表2。第一子表表1可以包括在第二中断信号INT2的第一时间间隔TI1基于感测温度ST和编程-擦除周期PE的次数的信息。第二子表表2可以包括在第二中断信号INT2的第二时间间隔TI2基于感测温度ST和编程-擦除周期PE的次数的信息。第三子表表3可以包括在第二中断信号INT2的第三时间间隔TI3基于感测温度ST和编程-擦除周期PE的次数的信息。在示例性实施例中，可以将第一子表至第三子表中的每个子表配置为与图12中示出的表PDT3相似。
第五表PDT5可以包括第一子表表1至第三子表表3。第一子表表1可以包括在编程-擦除周期PE的次数的第一范围R1_PE基于感测温度ST和时间间隔TI的信息。第二子表表2可以包括在编程-擦除周期PE的次数的第二范围R2_PE基于感测温度ST和时间间隔TI的信息。第三子表表3可以包括在编程-擦除周期PE的次数的第三范围R3_PE基于感测温度ST和时间间隔TI的信息。在示例性实施例中，可以将第一子表表1至第三子表表3中的每个子表配置为与图11中示出的表PDT2相似。
图14是示出根据发明构思的示例性实施例的加权时间计算单元221'、RAM 130和温度传感器140'的框图。如图14中所示，加权时间计算单元221'包含时钟信号输出单元222、中断产生单元223'、感测温度控制单元224和计算单元225。
时钟信号输出单元222输出时钟信号CLK。
中断产生单元223'接收来自时钟信号输出单元222的时钟信号CLK，并且响应于时钟信号CLK而输出第二中断信号INT2。
感测温度控制单元224响应于第一中断信号INT1而从温度传感器140读取感测温度ST。感测温度控制单元224在RAM 130中存储来自温度传感器140的感测温度ST。
计算单元225响应于第二中断信号INT2而从RAM 130读取感测温度ST和加权时间WT。计算单元225基于感测温度ST和加权时间WT而更新存储在RAM 130中的加权时间WT。
与图7中示出的加权时间计算单元221相比，加权时间计算单元221'的中断产生单元223'不输出第一中断信号INT1。可以从温度传感器140'输出第一中断信号INT1。如果感测温度ST改变了预定的值，则温度传感器140'输出第一中断信号INT1。例如，如果感测温度ST改变了1℃，则温度传感器140'可以输出第一中断信号INT1。感测温度控制单元224可以响应于感测温度ST改变了1℃时从温度传感器140'产生的第一中断信号INT1而被激活。
因此，图7中示出的加权时间计算单元221周期性地监测感测温度ST，但是加权时间计算单元221'根据感测温度ST的改变来监测感测温度ST。
图15是示出根据发明构思的示例性实施例的向非易失性存储器写入数据的方法的流程图。参照图1和图15，在步骤S410中，存储器控制器120向非易失性存储器110写入数据。例如，存储器控制器120根据从外部主机装置接收的写入请求而向非易失性存储器110写入数据。
在步骤S420中，存储器控制器120读取存储在RAM 130中的加权时间WT。
在步骤S430中，存储器控制器120将加权时间寄存为所写入的数据的加权时间戳WTS。加权时间戳WTS作为加权时间WT可以指示向非易失性存储器110写入数据时的时间。可以在RAM 130的第一时间戳表TST1中寄存加权时间戳WTS。例如，加权时间戳WTS可以包括数据的地址和加权时间WT。
在存储器控制器120中，RAM 130缓冲将要被写入到非易失性存储器110的数据。例如，存储器控制器120将与来自外部主机装置的写入请求一起传递的数据存储在RAM 130中，而不将其写入到非易失性存储器110。例如，可以在RAM 130中存储与多个写入请求对应的数据。存储器控制器120根据预定的调度和外部主机装置的请求或者如果满足预定的条件而向非易失性存储器110写入通过RAM 130缓冲的数据。
如果通过RAM 130缓冲的数据的大小比非易失性存储器110的写入单元的大小大，则存储器控制器120将缓冲后的数据划分成大小与写入单元对应的多个段数据，并将所述多个段数据与所述多个写入请求一起提供给非易失性存储器110。
例如，缓冲后的数据可以在同一时间写入到非易失性存储器110，而不管来自外部主机装置的写入请求和非易失性存储器110的写入单元。可以将同一加权时间WT寄存为在同一时间写入到非易失性存储器110的数据的加权时间戳WTS。
例如，在RAM 130中缓冲然后写入到非易失性存储器110的数据可以与外部主机装置的写入请求单元和/或非易失性存储器110的写入单元在大小上有所不同。
图16是示出根据发明构思的示例性实施例的寄存在第一时间戳表TST1的加权时间戳WTS的表。参照图1和图16，当对第一地址ADDR1的存储器单元执行写入操作时，可以将指示执行写入操作时的时间的第一加权时间WT1寄存为第一地址ADDR1的加权时间戳WTS。例如，第一地址ADDR1可以包括执行写入操作所在的地址或它们的值的范围。第一地址ADDR1的范围可以与非易失性存储器110的写入单元相同或不同。
为了便于描述，假设在执行第一地址ADDR1的写入操作之后对第二地址ADDR2的存储器单元执行写入操作。当执行关于第二地址ADDR2的写入操作时，可以将指示执行写入操作时的时间的第二加权时间WT2寄存为第二地址ADDR2的加权时间戳WTS。例如，第二地址ADDR2可以包括执行写入操作所在的地址或它们的值的范围。第二地址ADDR2的范围可以与第一地址ADDR1的范围相同，或者第二地址ADDR2的范围可以与第一地址ADDR1的范围不同。第二地址ADDR2的范围可以与非易失性存储器110的写入单元相同或不同。对第二加权时间WT2的计算可以晚于对第一加权时间WT1的计算。
假设在执行第二地址ADDR2的写入操作之后对第三地址ADDR3的存储器单元执行写入操作。当对第三地址ADDR3的存储器单元执行写入操作时，可以将指示执行写入操作时的时间的第三加权时间WT3寄存为第三地址ADDR3的加权时间戳WTS。例如，第三地址ADDR3可以包括执行写入操作所在的地址或它们的值的范围。第三地址ADDR3的范围可以与第一地址ADDR1或第二地址ADDR2的范围相同，或者第三地址ADDR3的范围可以与第一地址ADDR1或第二地址ADDR2的范围不同。第三地址ADDR3的范围可以与非易失性存储器110的写入单元相同或不同。对第三加权时间WT3的计算可以晚于对第二加权时间WT2的计算。
图17是示出根据发明构思的示例性实施例的从非易失性存储器读取数据的方法的流程图。参照图1、图16和图17，在步骤S510中，存储器控制器120对应于读取请求来读取加权时间戳WTS。例如，存储器控制器120可以在内部发布读取请求或者从外部主机装置接收读取请求。存储器控制器120可以读取与根据来自存储在RAM 130中的第一时间戳表TST1的读取请求而读取的数据对应的加权时间戳WTS。存储器控制器120可以对读取请求的地址和寄存在第一时间戳表TST1中的地址进行比较。存储器控制器120可以读取与来自第一时间戳表TST1的读取请求的地址对应的加权时间戳WTS。
在步骤S520中，存储器控制器120从RAM 130读取加权时间WT。例如，存储器控制器120可以将来自RAM 130的加权时间WT读取为当前时间。
在步骤S530中，存储器控制器120计算加权时间戳WTS和加权时间WT之间的差值。例如，存储器控制器120可以计算与当前时间对应的第一加权时间WT1和寄存为加权时间戳WTS的第二加权时间WT2之间的差值。该差值指示WT1的当前时间和写入将要被读取的数据时的WT2的时间之间的时间差。该时间差可以表示为加权时间。例如，该差值可以与在将要被读取的数据写入到非易失性存储器110的存储器单元MC之后，根据温度变化从存储器单元MC泄漏的电荷的量有关。如图4中所示，对于在编程操作和读取操作之间相同的流逝时间而言，从存储器单元MC泄漏的电荷的量可以根据装置温度而不同。因此，对于相同的流逝时间而言，存储器单元MC的阈值电压的偏移可以根据装置温度而变化。在示例性实施例中，可以基于所述差值来调整读取电压电平，以读取由根据时间流逝而偏移的阈值电压所表示的数据。
在步骤S540中，存储器控制器120根据由此计算出的差值来调整读取电压电平。例如，存储器控制器120可以基于加权时间戳WTS和加权时间WT之间的差值来调整读取电压电平。在这种情况下，可以考虑由存储器单元的电荷泄漏引起的存储器单元的阈值电压偏移。存储器单元的这种电荷泄漏的量可以取决于时间的流逝和/或温度变化，因此存储器控制器120可以根据时间的流逝和温度变化来调整读取电压电平。
在步骤S550中，存储器控制器120控制非易失性存储器110，从而利用调整过的读取电压电平来读取数据。例如，存储器控制器120可以向非易失性存储器110发布用于调整读取电压电平的命令。可选择地，存储器控制器120可以向非易失性存储器110提供用于调整读取电压电平的控制信号。存储器控制器可以向非易失性存储器110发布命令，从而利用调整过的读取电压电平来执行读取操作。存储器控制器120可以将调整过的读取电压电平的信息与读取命令一起传递给非易失性存储器110。
如上所述，根据发明构思的示例性实施例的存储装置100可以配置为：根据对存储器单元执行编程操作时和在编程操作后对存储器单元执行读取操作时之间的时间的流逝和温度变化，来管理基于来自存储器单元的电荷泄漏量的加权时间WT。存储装置100在向非易失性存储器110写入数据或对数据进行编程时利用加权时间WT来产生加权时间戳WTS。在从非易失性存储器110读取数据时，存储装置100计算加权时间WT和加权时间戳WTS之间的差值，并利用由此计算出的差值来调整读取电压电平。利用调整过的读取电压电平从非易失性存储器110读取数据。因此，可以基于时间的流逝和温度变化来调整读取电压，以提高存储装置100的可靠性。
图18是示出根据发明构思的示例性实施例的从非易失性存储器读取数据的方法的流程图。参照图1、图16和图18，在步骤S610中，存储器控制器120对应于读取请求读取加权时间戳WTS。在步骤S620中，存储器控制器120从RAM 130读取加权时间WT。在步骤S630中，存储器控制器120计算加权时间戳WTS和加权时间WT之间的差值。可以与图17中示出的步骤S510至S530基本相同地执行步骤S610至S630。
在步骤S640中，存储器控制器120对单位时间内泄漏的电荷的量的差值进行补偿。例如，如图4中所示，每单位时间的泄漏量随流逝时间T增加而改变。在步骤S640中，存储器控制器120可以在考虑到每单位时间的泄漏量的这种改变的情况下对步骤S630中计算出的这种差值进行补偿。例如，在数据被写入到存储器单元MC之后直至流逝初始时间IT的第一泄漏量可以与流逝初始时间IT之后的第二泄漏量不同。例如，第一泄漏量可以小于第二泄漏量。
如果计算出的差值指示比初始时间IT短的时间，则在数据被写入到存储器单元MC之后流逝的时间可以比初始时间IT短。在这种情况下，存储器控制器120可以基于第一泄漏量来补偿差值。例如，存储器控制器120可以使差值增大。随后将参照图19来描述这种补偿。
当计算出的差值指示比初始时间IT长的时间时，在数据被写入到存储器单元MC之后流逝的时间可以比初始时间TI长。在这种情况下，存储器控制器120可以基于第一泄漏量和第二泄漏量两者来补偿差值。例如，存储器控制器120可以保持计算出的差值或使计算出的差值增大。随后将参照图19来描述这种补偿。
在步骤S650中，存储器控制器120根据补偿的差值来调整读取电压电平。在步骤S660中，存储器控制器120控制非易失性存储器110从而利用调整过的读取电压电平来读取数据。可以与图17中示出的步骤S550和S560相似地执行步骤S650和S660。
图19是示出根据发明构思的示例性实施例的对由存储器控制器计算的差值进行补偿的方法的表PDT6。当计算出的差值在第一范围R1_DIF内时，存储器控制器120选择第一补偿系数CC1。存储器控制器120通过将计算出的差值与第一补偿系数CC1相乘来获得补偿的差值。
当计算出的差值在值比第一范围R1_DIF大且比第三范围R3_DIF小的第二范围R2_DIF内时，存储器控制器120选择第二补偿系数CC2。存储器控制器120通过将计算出的差值与第二补偿系数CC2相乘来获得补偿的差值。
当计算出的差值在值比第二范围R2_DIF大的第三范围R3_DIF内时，存储器控制器120选择第三补偿系数CC3。存储器控制器120通过将计算出的差值与第三补偿系数CC3相乘来获得补偿的差值。
在示例性实施例中，表PDT6可以存储在存储器控制器120所包括的非易失性存储介质(例如，ROM)中。存储器控制器120可以利用存储在非易失性存储介质中的表PDT6来计算补偿的差值。表PDT6可以储存在非易失性存储器110中。可以将存储在非易失性存储器110中的表PDT6加载到RAM130中。存储器控制器120可以利用存储在RAM 130中的表PDT6来计算补偿的差值。
可选择地，可以根据下面的等式(4)来计算补偿的差值。
DIF2＝F4(DIF1) (4)
利用等式(4)，可以根据函数F4(DIF1)计算补偿的差值DIF2。函数F4(DIF1)具有根据计算出的差值DIF1确定并由实验确定的值。
可以利用软件、逻辑电路或它们的组合来实现等式(4)的计算。
为了便于描述，在图19中示出的表PDT6中，将计算出的差值划分成第一范围R1_DIF至第三范围R3_DIF。然而，发明构思不限于此。例如，可以将计算出的差值划分成更多或更少的范围。
如上所述，每单位时间从存储器单元泄漏的电荷的量可以在数据被写入到存储器单元MC之后随时间而变化。根据发明构思的示例性实施例的存储装置100可以基于每单位时间泄漏的电荷的量变化的特性来调整读取电压电平，以提高存储装置100的可靠性。
图20是示出当切断电力时在存储装置100中计算加权时间WT的方法的流程图。参照图1和图20，在步骤S710中，执行存储装置100的电力导通复位操作。
在步骤S720中，存储器控制器120读取存储在非易失性存储器110中的第二时间戳表TST2。可以将第二时间戳表TST2作为第一时间戳表TST1存储在RAM 130中。
在步骤S730中，存储器控制器从第一时间戳表TST1检测多个加权时间戳WTS中最新寄存的一个。例如，在如图16中所示地配置第一时间戳表TST1的情况下，可以将第三地址ADDR3的加权时间戳WTS检测为最新寄存的加权时间戳WTS。在这种情况下，在将第三地址ADDR3的加权时间戳WTS寄存在第一时间戳表中之后，切断供应到存储装置100的电力，然后供应电力。在电力被切断的同时，来自存储器单元MC的电荷泄漏，但是加权时间计算单元221不工作。
在步骤S740中，存储器控制器120从与最新寄存的加权时间戳WTS对应的存储器单元检测读取电压电平。例如，存储器控制器120可以从与最新寄存的加权时间戳WTS对应的存储器单元MC检测参照图5描述的最优读取电压电平。
在步骤S750中，存储器控制器120计算检测到的读取电压电平和默认的(default)读取电压电平之间的差值。
在步骤S760中，存储器控制器120基于由此计算出的读取电压电平的差值来计算加权时间WT。加权时间WT可以存储在RAM 130中。加权时间WT可以表示包括电力被切断的时间在内的当前加权时间。
图21是示出存储器控制器120根据读取电压电平差值来计算加权时间WT的示例性实施例的表PDT7。参照图21，当计算出的差值在第一范围R1_D内时，存储器控制器120选择第一加权时间WT1。
如果计算出的差值在具有大于第一范围R1_D且小于第三范围R3_D的值的第二范围R2_D内，则存储器控制器120选择第二加权时间WT2。
在计算出的差值在具有比第二范围R2_D大的值的第三范围R3_D内的情况下，存储器控制器120选择第三加权时间WT3。
在示例性实施例中，表PDT7可以存储在存储器控制器120所包括的非易失性存储介质(例如，ROM)中。存储器控制器120可以利用存储在非易失性存储介质中的表PDT7来计算补偿的差值。表PDT7可以储存在非易失性存储器110中。可以将存储在非易失性存储器110中的表PDT7加载到RAM130中。存储器控制器120可以利用存储在RAM 130中的表PDT7来计算补偿的差值。
可选择地，可以根据下面的等式(5)来计算补偿的差值。
WT2＝WT1+F5(D) (5)
可以通过对函数F5(D)与加权时间戳WTS的加权时间WT1求和来计算加权时间WT2。函数F5(D)具有根据计算出的差值D确定并由实验确定的值。函数F5(D)具有随着计算出的差值D增大而增大的值并具有随着计算出的差值D减小而减小的值。
可以利用软件、逻辑电路或它们的组合来实现等式(5)的计算。
为了便于描述，在图21中示出的表PDT7中，将计算出的差值D划分成第一范围R1_D至第三范围R3_D。然而，发明构思不限于此。例如，可以将计算出的差值D划分成更多或更少的范围。
如上所述，在没有向非易失性存储器110的存储器单元MC供应电力时，会从非易失性存储器110的存储器单元MC中持续地泄漏电荷。例如，加权时间WT需要被计算成包括电源被切断期间的流逝时间。根据发明构思的示例性实施例的存储装置100可以基于最新寄存的加权时间戳WTS的最优读取电压电平和默认的读取电压电平之间的差值来计算泄漏的电荷的量。基于由此计算出的泄漏量，存储装置100计算电力被供应到非易失性存储器110时的当前加权时间WT。因此，可以在考虑到在没有向非易失性存储器110供应电力时所泄漏的电荷的量的情况下执行读取和写入操作。
图22是示出根据发明构思的示例性实施例的计算装置1000的框图。参照图22，计算装置1000包括处理器1100、RAM 1200、存储装置1300、调制解调器1400和用户接口1500。
处理器1100控制计算装置1000的操作并执行逻辑操作。处理器1100由芯片上***(SoC)形成。处理器1100可以是通用处理器、专用处理器或应用处理器。
RAM 1200与处理器1100通信。RAM 1200可以是处理器1100或计算装置1000的工作存储器。处理器1100在RAM 1200中临时地存储代码或数据。处理器1100执行存储在RAM1200中的代码，并处理数据。处理器1100运行存储在RAM 1200中的各种软件，诸如但不限于操作***和应用程序。处理器1100利用RAM 1200来控制计算装置1000的操作。RAM 1200可以包括诸如但不限于静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM等的易失性存储器，或者诸如但不限于相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)等的非易失性存储器。
存储装置1300与处理器1100通信。存储装置1300用于存储数据。存储装置1300存储用于驱动计算装置1000的引导映像(boot image)。存储装置1300存储诸如操作***和应用程序的各种软件的源代码。存储装置1300存储由诸如操作***和应用程序的各种软件处理的数据。
在示例性实施例中，处理器1100通过将存储在存储装置1300中的源代码加载到RAM 1200上并运行加载到RAM 1200上的代码来驱动诸如操作***和应用程序的各种软件。处理器1100将存储在存储装置1300中的数据加载到RAM 1200上，并对加载到RAM 1200上的数据进行处理。处理器1100将存储在RAM 1200中的数据存储在存储装置1300中。
存储装置1300包括非易失性存储器，例如，但不限于，闪存、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻RAM)和FRAM(铁电RAM)等。
调制解调器1400根据处理器1100的控制而与外部装置通信。例如，调制解调器1400以有线或无线的方式与外部装置通信。基于诸如LTE(长期演进)、WiMax、GSM(全球移动通信***)、CDMA(码分多址)、蓝牙、NFC(近场通信)、WiFi和RFID(射频识别)等的通信协议中的至少一种，或基于诸如USB(通用串行总线)、SATA(串行AT附件)、HSIC(高速芯片互连)、SCSI(小型计算机***接口)、火线(Firewire)、PCI(***组件互连)、PCIe(高速PCI)、NVMe(高速非易失性存储器)、UFS(通用闪存)、SD(安全数字)、SDIO、UART(通用异步收发器)、SPI(串行***接口)、HS-SPI(高速SPI)、RS232、I2C(内部集成电路)、HS-I2C、I2S(集成芯片间音频)、S/PDIF(索尼/飞利浦数字接口)、MMC(多媒体卡)和eMMC(嵌入式MMC)等的有线通信方式，调制解调器1400可以与外部装置通信。
用户接口1500根据处理器1100的控制而与用户通信。例如，用户接口1500可以包括用户输入接口，例如键盘、小键盘、按钮、触摸面板、触摸屏、触摸平板、触摸球、相机、麦克风、陀螺仪传感器和振动传感器等。用户接口1500还可以包括用户输出接口，例如，液晶显示器(LCD)、OLED(有机发光二极管)显示装置、AMOLED(有源矩阵OLED)显示装置、扬声器和电动机等。
存储装置1300包含根据发明构思的示例性实施例的存储装置100。存储装置1300包括温度传感器140和加权时间计算单元221。存储装置1300基于时间的流逝和温度变化来计算加权时间WT，并利用加权时间WT来执行读取和写入操作。
处理器1100、RAM 1200、调制解调器1400和用户接口1500可以构成存储装置1300的外部主机装置。
图23是示出根据发明构思的示例性实施例的计算装置1000的操作方法的流程图。参照图1、图22和图23，在步骤S810中，主机装置向存储器控制器120发布第一写入请求。在步骤S815中，存储器控制器120可以在RAM130中缓冲利用第一写入请求接收的数据。
在步骤S820中，主机装置向存储器控制器120发布第二写入请求。在步骤S825中，存储器控制器120可以在RAM 130中缓冲利用第二写入请求接收的数据。
在步骤S830中，主机装置向存储器控制器120发布第三写入请求。在步骤S835中，存储器控制器120可以在RAM 130中缓冲利用第三写入请求接收的数据。
在步骤S840中，存储器控制器120向非易失性存储器110写入在RAM130中缓冲的数据。例如，存储器控制器120可以向非易失性存储器110写入在步骤S815、S825和S835中缓冲的数据。
在步骤S845中，存储器控制器120基于存储在RAM 130中的加权时间WT来确定在步骤S840中写入的数据的加权时间戳WTS。
在步骤S850中，主机装置向存储器控制器120发布针对在步骤S840中写入到非易失性存储器110的数据的一部分或全部的读取请求。
在步骤S855中，存储器控制器120调整读取电压电平。例如，存储器控制器120计算加权时间戳WTS和加权时间WT之间的差值并根据计算出的差值来调整读取电压电平。
在步骤S860中，存储器控制器120利用调整过的读取电压电平从非易失性存储器读取数据。
如参照图23所描述的，主机装置可以向存储器控制器120发布写入请求和读取请求。存储器控制器120在没有外部干扰的情况下管理加权时间WT和加权时间戳WTS，并基于加权时间WT和加权时间戳WTS来调整读取电压电平。
图24是示出根据发明构思的示例性实施例的存储块BLKb的电路图。参照图24，存储块BLKb包括分别连接到多条位线BL1至BLn的多个串SR。每个串SR包含接地选择晶体管GST、存储器单元MC和串选择晶体管SST。
在每个串SR中，接地选择晶体管GST连接在存储器单元MC和共源极线CSL之间。串SR的接地选择晶体管GST共同地连接到共源极线CSL。
在每个串SR中，串选择晶体管SST连接在存储器单元MC和位线BL之间。串SR的串选择晶体管SST分别连接到多条位线BL1至BLn。
在每个串SR中，多个存储器单元MC连接在接地选择晶体管GST和串选择晶体管SST之间。在每个串SR中，多个存储器单元MC中的每个存储器单元串联连接到另一个存储器单元。
在串SR中，位于距共源极线CSL相同高度处的存储器单元MC共同地连接到一条字线。串SR的存储器单元MC连接到多条字线WL1至WLm。
图25是示出根据发明构思的示例性实施例的存储器控制器120的框图。参照图25，存储器控制器120包含总线121、处理器122、RAM 123、ECC块124、主机接口125、缓冲器控制电路126以及存储器接口127。
总线121可以被配置为在存储器控制器120的组件之间提供信道。
处理器122控制存储器控制器120的操作并执行逻辑操作。处理器122通过主机接口125与外部主机通信。处理器122在RAM 123中存储经由主机接口125接收的命令或地址。处理器122可以在RAM 123中存储经由主机接口125接收的数据，或者可以经由缓冲器控制电路126输出数据。处理器122根据存储在RAM 123中的命令或地址来产生内部命令或地址，并且经由存储器接口127输出命令或地址。处理器122输出经由缓冲器控制电路126接收的数据或经由存储器接口127存储在RAM 123中的数据。处理器122在RAM123中存储经由存储器接口127接收的数据，或者经由缓冲器控制电路126输出经由存储器接口127接收的数据。处理器122可以经由主机接口125或经由存储器接口127输出存储在RAM 123中的数据或者输出经由缓冲器控制电路126接收的数据。例如，处理器122可以包括直接存储器访问(DMA)并利用DMA输出数据。
处理器122包含加权时间计算单元221。处理器122利用加权时间计算单元221来管理感测温度ST和加权时间WT，并且产生加权时间戳WTS。
RAM 123用作处理器122的工作存储器、高速缓冲存储器或缓冲存储器。RAM 123存储处理器122将要运行的代码或指令。RAM 123存储由处理器122处理的数据。RAM 123可以包括SRAM。
ECC块124执行纠错操作。ECC块124基于将要被输出到存储器接口127的数据而产生用于纠错的奇偶校验(parity)。可以通过存储器接口127来输出数据和奇偶校验。ECC块124利用通过存储器接口127接收的数据和奇偶校验来纠正数据的错误。
主机接口125根据处理器122的控制而与外部主机通信。主机接口125可以利用诸如USB(通用串行总线)、SATA(串行AT附件)、HSIC(高速芯片互连)、SCSI(小型计算机***接口)、火线、PCI(***组件互连)、PCIe(高速PCI)、NVMe(高速非易失性存储器)、UFS(通用闪存)、SD(安全数字)，MMC(多媒体卡)和eMMC(嵌入式MMC)等的通信协议中的至少一种进行通信。
缓冲器控制电路126根据处理器122的控制来对RAM 130(参照图1)进行控制。缓冲器控制电路126向RAM 130写入数据，并且从RAM 130读取数据。
存储器接口127被配置为根据处理器122的控制与非易失性存储器110(参照图1)进行通信。
在示例性实施例中，处理器122利用代码来控制存储器控制器120。处理器122可以从在存储器控制器120中实现的非易失性存储器(例如，只读存储器)加载代码。可选择地，处理器122可以加载从存储器接口127接收的代码。
图26是示出根据发明构思的示例性实施例的存储装置300的框图。参照图26，存储装置300包含非易失性存储器310、存储器控制器320和温度传感器340。
存储装置300不包括类似于图1所包括的RAM 130。存储器控制器320可以利用内部存储器来管理感测温度ST、加权时间WT和第一时间戳表TST1。例如，如参照图25所描述的，存储器控制器320可以利用图25的内部RAM 123来管理感测温度ST、加权时间WT和第一时间戳表TST1。
在示例性实施例中，在存储装置300中不包括RAM 130的情况下，存储器控制器320中不需要设置缓冲器控制电路126。
图27是示出根据发明构思的示例性实施例的计算装置2000的框图。参照图27，计算装置2000包含处理器2100、RAM 2200、存储装置2300、调制解调器2400和用户接口2500。处理器2100、RAM 2200、调制解调器2400和用户接口2500可以构成存储装置2300的主机装置。
如与图22中示出的计算装置1000相比，加权时间计算单元221可以包括在主机装置的处理器2100中，而非存储装置2300中。
存储装置2300包括温度传感器140。存储装置在主机装置的RAM 2200中存储来自存储装置2300的温度传感器140的感测温度ST。例如，温度传感器140可以在每当感测温度ST改变了预定值时向RAM 2200上传感测温度ST。可选择地，温度传感器140可以向RAM 2200周期性地上传感测温度ST。
除了感测温度ST被存储在存储装置2300外部的主机装置的RAM 2200中之外，可以根据参照图8描述的方法来管理感测温度ST。
加权时间计算单元221利用存储在RAM 2200中的感测温度ST来计算加权时间WT。加权时间计算单元221在RAM 2200中存储计算出的加权时间WT。加权时间计算单元221可以根据参照图9描述的方法来管理加权时间WT。
处理器2100基于加权时间WT产生加权时间戳WTS。加权时间戳WTS可以寄存在第一时间戳表TST1中。可以在RAM 2200中管理第一时间戳表TST1，并且第一时间戳表TST1可以作为第二时间戳表TST2存储在存储装置2300中。
图28是示出根据发明构思的示例性实施例的存储装置2000的操作方法的流程图。参照图27和图28，在步骤S910中，主机装置向存储装置2300发布第一写入请求。在步骤S915中，主机装置对应于所发送的第一写入请求设定加权时间戳WTS。加权时间戳WTS可以寄存在第一时间戳表TST1中。
在步骤S920中，主机装置向存储装置2300发布第二写入请求。在步骤S925中，主机装置对应于所发送的第二写入请求设定加权时间戳WTS。加权时间戳WTS可以寄存在第一时间戳表TST1中。
在步骤S930中，主机装置向存储装置2300发布第三写入请求。在步骤S925中，主机装置对应于所发送的第三写入请求设定加权时间戳WTS。加权时间戳WTS可以寄存在第一时间戳表TST1中。
在步骤S940中，主机装置计算加权时间WT和加权时间戳WTS之间的差值。例如，主机装置可以在读取存储在存储装置2300中的数据时计算与将要读取的数据关联的加权时间戳WTS和加权时间WT之间的差值。
在步骤S945中，主机装置向存储装置2300发送读取请求和差值。例如，主机装置可以向存储装置2300提供差值或通过处理差值获得的信息。通过处理差值获得的信息可以包括基于差值而调整的读取电压电平。
存储装置2300基于读取请求、差值或通过处理差值获得的信息来执行读取操作。例如，存储装置2300可以基于差值或通过处理该差值获得的信息来调整读取电压电平，并可以利用调整过的读取电压电平来执行读取操作。例如，存储装置2300可以接收来自主机装置的调整过的读取电压电平，并可以利用调整过的读取电压电平执行读取操作。
如上所述，存储装置2300包括温度传感器140，并向主机装置提供经由温度传感器140获得的感测温度ST。主机装置利用感测温度ST计算加权时间WT，利用加权时间WT产生加权时间戳WTS，并利用时间戳表TST来管理加权时间戳WTS。例如，主机装置可以执行被描述为在图1至图26中的存储器控制器120中执行的某些功能。
存储装置2300向主机装置提供感测温度ST，并根据主机装置的请求而执行读取和写入操作。存储装置2300根据主机装置的请求调整读取电压电平。在这种情况下，存储装置2300不产生加权时间WT和加权时间戳WTS或者不对加权时间WT和加权时间戳WTS进行管理。
图29是示出根据发明构思的示例性实施例的计算装置3000的框图。参照图29，计算装置3000包含处理器3100、RAM 3200、存储装置3300、调制解调器3400和用户接口3500。处理器3100、RAM 3200、调制解调器3400和用户接口3500可以构成存储装置3300的主机装置。
如与图27中示出的计算装置2000相比，温度传感器140可以包括在主机装置的处理器3100中，而非存储装置3300中。
主机装置可以产生并管理感测温度ST、加权时间WT和加权时间戳WTS而不依赖于存储装置3300。主机装置可以基于感测温度ST、加权时间WT和加权时间戳WTS来调整存储装置3300的读取电压电平。
存储装置3300根据主机装置的请求而执行读取和写入操作。存储装置3300根据主机装置的请求而调整读取电压电平。存储装置3300不产生加权时间WT和加权时间戳WTS，或者不对加权时间WT和加权时间戳WTS进行管理。
虽然已经参照本发明构思的示例性实施例示出并描述了本发明构思，但是对于本领域普通技术人员而言将明白的是，在不脱离如权利要求所限定的发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种变化。

Claims (19)

1.一种存储装置的操作方法，所述存储装置包括非易失性存储器和被配置为控制非易失性存储器的存储器控制器，所述操作方法包括：
检测温度；
利用所述温度来计算当前加权时间；以及
利用基于当前加权时间而调整的读取电压电平从非易失性存储器读取数据，
其中，所述温度是在第一时间段周期性地检测的，对当前加权时间的计算是在第二时间段基于所检测到的温度而周期性地执行的，
其中，计算当前加权时间的步骤包括：通过基于检测到的温度调整第二时间段的时间来计算加权流逝时间；以及
通过将加权流逝时间与先前的加权时间相加来计算当前加权时间。
2.根据权利要求1所述的操作方法，其中，加权流逝时间与检测到的温度的升高成比例地增加。
3.根据权利要求1所述的操作方法，其中，加权流逝时间与周期性地计算当前加权时间所用的第二时间段的时间的增加成比例地增加。
4.根据权利要求1所述的操作方法，其中，还利用对存储装置执行的编程-擦除周期的次数来调整第二时间段的时间，其中，加权流逝时间与编程-擦除周期的次数的增加成比例地增加。
5.根据权利要求4所述的操作方法，其中，编程-擦除周期的次数是对非易失性存储器的多个存储块中的每个存储块执行擦除操作的平均次数。
6.根据权利要求1所述的操作方法，其中，计算当前加权时间所用的第二时间段比检测温度所用的第一时间段短。
7.根据权利要求1所述的操作方法，其中，利用存储装置的内部温度传感器或存储装置的外部温度传感器来检测温度。
8.根据权利要求1所述的操作方法，所述操作方法还包括：
将数据写入到非易失性存储器；以及
将与写入到非易失性存储器的数据相关联的加权时间寄存为数据的加权时间戳。
9.根据权利要求8所述的操作方法，所述操作方法还包括：
计算数据的加权时间戳和数据的当前加权时间之间的差值，其中，基于计算出的差值来调整读取电压电平。
10.根据权利要求8所述的操作方法，所述方法还包括：
如果切断电力然后提供电力，则
检测用于读取数据的最优读取电压电平；
计算最优读取电压电平和默认读取电压电平之间的差值；以及
利用所述差值来计算加权时间，其中，将所述加权时间用作先前的加权时间。
11.根据权利要求8所述的操作方法，其中，加权时间戳包括非易失性存储器的写入数据的物理地址信息。
12.一种存储装置，所述存储装置包括：
温度传感器；
非易失性存储器；以及
存储器控制器，被配置为控制非易失性存储器，
其中，存储器控制器被配置为基于通过温度传感器检测的温度的变化来计算当前加权时间，并且利用根据当前加权时间调整的读取电压电平来从非易失性存储器读取数据，
其中，存储器控制器还被配置为在第一时间段周期性地检测温度，并且在第二时间段基于所检测到的温度而周期性地计算当前加权时间，
其中，存储器控制器还被配置为通过基于检测到的温度调整第二时间段的时间来计算加权流逝时间，并且通过将加权流逝时间与先前的加权时间相加来计算当前加权时间。
13.根据权利要求12所述的存储装置，所述存储装置还包括随机存取存储器，
其中，存储器控制器还被配置为将检测到的温度周期性地存储在随机存取存储器中。
14.根据权利要求13所述的存储装置，其中，存储器控制器将数据写入到非易失性存储器，从随机存取存储器读取加权时间，并将加权时间寄存为数据的加权时间戳。
15.根据权利要求14所述的存储装置，其中，写入到非易失性存储器的数据的加权时间戳在随机存取存储器中作为时间戳表管理。
16.根据权利要求15所述的存储装置，其中，时间戳表还存储在非易失性存储器中。
17.根据权利要求14所述的存储装置，其中，所述存储器控制器还被配置为：
从随机存取存储器读取当前加权时间；以及
计算加权时间戳和当前加权时间之间的差值，
其中，根据计算出的差值来调整读取电压电平。
18.根据权利要求12所述的存储装置，其中，非易失性存储器包括垂直堆叠的存储器单元。
19.根据权利要求18所述的存储装置，其中，每个存储器单元为电荷捕获型。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10230396B1 (en) 2013-03-05 2019-03-12 Microsemi Solutions (Us), Inc. Method and apparatus for layer-specific LDPC decoding
US9813080B1 (en) 2013-03-05 2017-11-07 Microsemi Solutions (U.S.), Inc. Layer specific LDPC decoder
US9404812B2 (en) * 2013-03-14 2016-08-02 Samsung Electronics Co., Ltd. Method for detecting environmental value in electronic device and electronic device
US9431121B2 (en) * 2014-10-24 2016-08-30 Micron Technology, Inc. Read voltage adjustment
US10332613B1 (en) 2015-05-18 2019-06-25 Microsemi Solutions (Us), Inc. Nonvolatile memory system with retention monitor
US9799405B1 (en) 2015-07-29 2017-10-24 Ip Gem Group, Llc Nonvolatile memory system with read circuit for performing reads using threshold voltage shift read instruction
US9886214B2 (en) * 2015-12-11 2018-02-06 Ip Gem Group, Llc Nonvolatile memory system with erase suspend circuit and method for erase suspend management
US9892794B2 (en) 2016-01-04 2018-02-13 Ip Gem Group, Llc Method and apparatus with program suspend using test mode
US9837146B2 (en) * 2016-01-08 2017-12-05 Sandisk Technologies Llc Memory system temperature management
US9899092B2 (en) 2016-01-27 2018-02-20 Ip Gem Group, Llc Nonvolatile memory system with program step manager and method for program step management
US9715937B1 (en) * 2016-06-15 2017-07-25 Sandisk Technologies Llc Dynamic tuning of first read countermeasures
CN106128507A (zh) * 2016-06-27 2016-11-16 联想(北京)有限公司 信息处理方法及存储设备
US9679661B1 (en) 2016-06-28 2017-06-13 Sandisk Technologies Llc Non-volatile storage system with self-test for read performance enhancement feature setup
KR102656168B1 (ko) 2016-07-06 2024-04-11 삼성전자주식회사 메모리 장치와 이를 포함하는 메모리 시스템
US10283215B2 (en) 2016-07-28 2019-05-07 Ip Gem Group, Llc Nonvolatile memory system with background reference positioning and local reference positioning
US10291263B2 (en) 2016-07-28 2019-05-14 Ip Gem Group, Llc Auto-learning log likelihood ratio
US10236915B2 (en) 2016-07-29 2019-03-19 Microsemi Solutions (U.S.), Inc. Variable T BCH encoding
US9672940B1 (en) * 2016-08-18 2017-06-06 Sandisk Technologies Llc Non-volatile memory with fast read process
KR102643916B1 (ko) * 2016-10-18 2024-03-08 삼성전자주식회사 스토리지 장치, 메모리 시스템, 및 그것의 읽기 전압 결정 방법
US9934859B1 (en) * 2016-12-27 2018-04-03 Intel Corporation Determining demarcation voltage via timestamps
CN106843771B (zh) * 2017-01-26 2019-11-19 合肥兆芯电子有限公司 存储器重读方法、存储器控制电路单元及存储器存储装置
CN106910528B (zh) * 2017-02-27 2020-05-29 郑州云海信息技术有限公司 一种固态硬盘数据巡检的优化方法及装置
US10163471B2 (en) 2017-03-30 2018-12-25 Intel Corporation Time tracking with trits
CN113157208A (zh) * 2017-07-24 2021-07-23 三星电子株式会社 存储设备及对包括其的电子设备的温度控制
KR20190064033A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10446254B1 (en) * 2018-05-03 2019-10-15 Western Digital Technologies, Inc. Method for maximizing power efficiency in memory interface block
JP2020038746A (ja) 2018-09-06 2020-03-12 キオクシア株式会社 半導体記憶装置
CN109992444A (zh) * 2019-03-25 2019-07-09 深圳忆联信息***有限公司 一种基于硬件的端对端数据保护方法、装置、计算机设备及存储介质
KR20200143107A (ko) 2019-06-14 2020-12-23 삼성전자주식회사 스토리지 장치의 구동 방법 및 이를 수행하는 스토리지 장치
US11567682B2 (en) * 2019-11-15 2023-01-31 Micron Technology, Inc. Temperature management for a memory device using memory trim sets
KR20210062364A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
CN113918578B (zh) * 2020-07-10 2024-05-24 成都秦川物联网科技股份有限公司 一种物联网智能燃气表掉电数据补齐存储方法
US11227666B1 (en) * 2020-08-07 2022-01-18 Micron Technology, Inc. Track charge loss based on signal and noise characteristics of memory cells collected in calibration operations
KR20220023609A (ko) * 2020-08-21 2022-03-02 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8248856B2 (en) * 2010-10-20 2012-08-21 Seagate Technology Llc Predictive read channel configuration
CN102682847A (zh) * 2011-03-07 2012-09-19 三星电子株式会社 非易失性存储装置及其操作方法
US8472274B2 (en) * 2011-03-02 2013-06-25 Apple Inc. Using temperature sensors with a memory device

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101464256B1 (ko) * 2008-06-13 2014-11-25 삼성전자주식회사 온도 센서를 포함하는 메모리 시스템
JP2000011671A (ja) * 1998-06-29 2000-01-14 Hitachi Ltd 半導体記憶装置
DE10040890C1 (de) * 2000-08-18 2002-01-31 Trw Automotive Electron & Comp System und Verfahren zum sicheren Hochtemperaturbetrieb eines Flash-Speichers
US7817469B2 (en) * 2004-07-26 2010-10-19 Sandisk Il Ltd. Drift compensation in a flash memory
US7957189B2 (en) 2004-07-26 2011-06-07 Sandisk Il Ltd. Drift compensation in a flash memory
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
US7743203B2 (en) 2007-05-11 2010-06-22 Spansion Llc Managing flash memory based upon usage history
US7796424B2 (en) 2007-06-21 2010-09-14 Qimonda North America Corp. Memory device having drift compensated read operation and associated method
JP2009026119A (ja) * 2007-07-20 2009-02-05 Denso Corp メモリ制御装置、信頼性判定期間の更新方法、及びデータの書込み方法
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US7755946B2 (en) 2008-09-19 2010-07-13 Sandisk Corporation Data state-based temperature compensation during sensing in non-volatile memory
KR101504340B1 (ko) 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20230130172A (ko) * 2009-10-29 2023-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8363478B1 (en) 2010-02-17 2013-01-29 Marvell International Ltd. Group based read reference voltage management in flash memory
US8213255B2 (en) 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US20120008414A1 (en) 2010-07-06 2012-01-12 Michael Katz Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101184814B1 (ko) 2010-10-26 2012-09-20 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 방법
US8542537B2 (en) 2011-04-29 2013-09-24 Spansion Llc Method and apparatus for temperature compensation for programming and erase distributions in a flash memory
WO2013027642A1 (en) * 2011-08-19 2013-02-28 Kabushiki Kaisha Toshiba Information processing apparatus, method for controlling information processing apparatus, non-transitory recording medium storing control tool, host device, non-transitory recording medium storing performance evaluation tool, and performance evaluation method for external memory device
US8576651B2 (en) 2012-01-20 2013-11-05 Sandisk 3D Llc Temperature compensation of conductive bridge memory arrays
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8248856B2 (en) * 2010-10-20 2012-08-21 Seagate Technology Llc Predictive read channel configuration
US8472274B2 (en) * 2011-03-02 2013-06-25 Apple Inc. Using temperature sensors with a memory device
CN102682847A (zh) * 2011-03-07 2012-09-19 三星电子株式会社 非易失性存储装置及其操作方法

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