JP2000011671A

JP2000011671A - 半導体記憶装置

Info

Publication number: JP2000011671A
Application number: JP18181098A
Authority: JP
Inventors: Toshinori Harada; 敏典原田; Shoji Kubono; 昌次久保埜
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】内部電圧の温度依存性をメモリセルしきい電
圧の温度依存性と同じ傾向を持たせ、読み出し電圧マー
ジンを確保できる半導体記憶装置を提供する。【解決手段】読み出し時のメモリセル電流が１μＡ程
度以下の２５６Ｍ・フラッシュメモリであって、複数の
メモリセルからなるメモリマトリクス、その周辺回路な
どから構成され、周辺回路の内部電源回路には、読み出
し時の内部電圧を補償し、メモリセルしきい電圧の温度
依存性の負特性に対応して、負の温度依存性を持つ温度
依存補償回路が含まれている。この温度依存補償回路の
温度補償回路２２は、右側のＮＭＯＳトランジスタＴＮ
８，ＴＮ１０，・・・，ＴＮ２２の定数Ｗｒ＊が左側の
ＮＭＯＳトランジスタＴＮ６の定数Ｗｌｅｆｔと異な
り、定数Ｗｌｅｆｔに対して定数Ｗｒが大きい組み合わ
せがトリミングされて負の温度依存性が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特に内部電圧の温度依存性をメモリセルしき
い電圧の温度依存性と同じ傾向を持たせ、読み出し電圧
マージンを確保させる方式として好適なフラッシュＥＥ
ＰＲＯＭ（フラッシュメモリ）などの半導体記憶装置に
適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、フラッシュメモリなどの半導体記憶装置において
は、読み出し時の内部電圧の温度依存性が＋２％、メモ
リセルしきい電圧の温度依存性が−２％と逆の依存性を
持つように、負特性の温度依存性を持つメモリセルしき
い電圧に対して、正特性の温度依存性を持つ内部電源回
路を有する技術などが考えられる。

【０００３】なお、このようなフラッシュメモリなどの
半導体記憶装置における内部電源回路に関する技術とし
ては、たとえば１９９４年１１月５日、株式会社培風館
発行の「アドバンストエレクトロニクスＩ−９超Ｌ
ＳＩメモリ」Ｐ２３９〜Ｐ３２４などに記載される技術
などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なフラッシュメモリなどの半導体記憶装置においては、
読み出し時の内部電圧に対してメモリセルしきい電圧の
温度依存性が逆の依存性を持つために、書き込み時およ
び読み出し時の温度が大きく影響し、高温での書き込み
後の低温の読み出しと、低温での書き込み後の高温の読
み出しで、読み出し電圧マージンが小さくなることが考
えられる。

【０００５】そこで、本発明の目的は、内部電圧の温度
依存性をメモリセルしきい電圧の温度依存性と同じ傾向
を持たせ、読み出し電圧マージンを確保することができ
るフラッシュメモリなどの半導体記憶装置を提供するも
のである。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００８】すなわち、本発明の半導体記憶装置は、所
定の内部電圧を発生する内部電源回路を含む半導体記憶
装置に適用されるものであり、メモリセルしきい電圧の
温度特性が大きな負特性を示すため、内部電源回路に、
読み出し時の内部電圧を補償し、負の温度依存性を持つ
温度依存補償回路を設け、読み出し時の内部電圧の温度
依存とメモリセルしきい電圧の温度依存とを合わせ込
み、読み出し電圧マージンを確保するものである。

【０００９】この構成において、温度依存補償回路は、
一対のＮＭＯＳトランジスタまたはＰＭＯＳトランジス
タの定数をアンバランスにしたバッファ回路を含み、さ
らに内部電圧の温度依存性を任意に可変可能とするトリ
ミング回路を含むものである。特に、多値メモリセル、
フラッシュメモリに適用し、読み出し時のメモリセル電
流が１μＡ程度以下とするものである。

【００１０】よって、前記半導体記憶装置によれば、内
部電圧の温度依存性をメモリセルしきい電圧の温度依存
性に合わせることで、読み出し電圧マージンを確保する
ことができる。この内部電圧の温度依存性は、トリミン
グ回路により任意に可変することができる。

【００１１】特に、多値メモリセルにおいては、従来製
品よりも電圧精度を良くする必要があり、本発明のよう
に電圧マージンを確保できると、多値メモリセルでの信
頼性が上がる。トリミング回路により、プロセスばらつ
きにも対応できる。これは、フラッシュメモリ、特に電
圧マージンの確保が必要な多値フラッシュメモリに適用
して効果的である。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１３】図１は本発明の一実施の形態である半導体
記憶装置を示す構成図、図２は本実施の形態の半導体記
憶装置において、読み出し電圧発生回路部分を示す構成
図、図３〜図６は温度依存補償回路を示す回路図、図７
はバッファ回路を示す回路図、図８は温度依存性を示す
特性図、図９は本実施の形態と比較技術との温度依存性
の比較結果を示す説明図、図１０および図１１は多値メ
モリセルを示す説明図、図１２はバッファ回路の変形例
を示す回路図である。

【００１４】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００１５】本実施の形態の半導体記憶装置は、たとえ
ば読み出し時のメモリセル電流が１μＡ程度以下の２５
６Ｍ・フラッシュメモリとされ、複数のメモリセルから
なるメモリマトリクス１と、任意のアドレスを指定する
ためのＸアドレスバッファ２、Ｘプリデコーダ３、Ｘデ
コーダ４、Ｙアドレスカウンタ５およびＹデコーダ６
と、データの読み出し／書き込みを行うための入出力バ
ッファ７、メインアンプ８、Ｙゲート９およびデータレ
ジスタ１０と、制御信号入力バッファ１１、コントロー
ラ１２、システムクロック回路１３、内部電源回路１
４、電圧変換回路１５などの一般的な構成からなり、周
知の半導体製造技術によって１個の半導体チップ上に形
成されている。

【００１６】このフラッシュメモリにおいて、制御信号
入力バッファ１１には、チップイネーブル信号ＣＥＢ、
ライトイネーブル信号ＷＥＢ、リセット信号ＲＥＳＢ、
コマンドデータイネーブル信号ＣＤＥＢ、アウトプット
イネーブル信号ＯＥＢ、シリアルクロック信号ＳＣなど
の制御信号が入力され、これらの制御信号に基づいて内
部制御信号が発生され、コントローラ１２、システムク
ロック回路１３を通じて発生されるクロック信号ＣＬＫ
に同期して内部回路が制御される。また、内部電源回路
１４には、外部から電源電圧ＶＣＣ、接地電圧ＶＳＳが
入力され、各種内部電圧が発生され、それぞれ内部回路
に供給される。

【００１７】また、このフラッシュメモリは、外部から
入力されるアドレス信号Ａ０〜Ａ１３に基づいて、Ｘア
ドレスバッファ２、Ｘプリデコーダ３およびＸデコーダ
４によるＸアドレス、Ｙアドレスカウンタ５およびＹデ
コーダ６によるＹアドレスが指定されてメモリマトリク
ス１内の任意のメモリセルが選択され、リード時には、
データレジスタ１０、Ｙゲート９、メインアンプ８を介
して入出力バッファ７から出力データＩ／Ｏ０〜Ｉ／Ｏ
７が出力され、ライト時には、入力データＩ／Ｏ０〜Ｉ
／Ｏ７が入出力バッファ７から入力されるようになって
いる。

【００１８】メモリマトリクス１は、たとえば４値の多
値メモリセルからなり、このためにメモリ容量はメモリ
セル数１６３８４×（２０４８＋６４）×４Ｉ／Ｏの２
倍ある。入出力構成を多値化しているので、メモリマト
リクスが４Ｉ／Ｏで、チップの入出力は８Ｉ／Ｏであ
る。

【００１９】Ｘアドレスバッファ２は、入力されたＸア
ドレス信号Ａ０〜Ａ１３を格納する。

【００２０】Ｘプリデコーダ３は、Ｘアドレス信号Ａ０
〜Ａ１３を２回に分けてデコードする。これは、Ｘアド
レス信号Ａ０〜Ａ１３を１回でデコードするよりも、２
回に分けてデコードする方が効率が良いためである。ま
た、Ｘプリデコーダ３には、Ｘアドレスバッファ２から
の信号をＶＣＣ／ＶＳＳ振幅からＶＣＰ／ＶＳＳ振幅に
変える回路も含む。これは、Ｘデコーダ４内がＶＣＰ
（内部電源電圧）／ＶＳＳの論理から構成されているた
めである。

【００２１】Ｘデコーダ４は、Ｘアドレスバッファ２の
Ｘアドレス信号に対応したメモリマトリクス１内のワー
ド線に所定の電圧を伝える。この所定の電圧とは、たと
えばイレーズ時は−１６Ｖ、ライト時は１７Ｖ、リード
時は2.４〜4.０Ｖである。このＸデコーダ４内の論理回
路は、ＶＣＣ／ＶＳＳでなく、７Ｖの内部電源電圧ＶＣ
Ｐ／ＶＳＳで動作させている。

【００２２】Ｙアドレスカウンタ５は、入力データＩ／
Ｏ０〜Ｉ／Ｏ７をデータレジスタ１０に入れる場合、出
力データＩ／Ｏ０〜Ｉ／Ｏ７をデータレジスタ１０から
出す場合に、Ｙ＝０〜２０４８＋６４をシリアルアクセ
スするため、Ｙアドレス信号をインクリメントさせる。

【００２３】Ｙデコーダ６は、Ｙアドレスカウンタ５内
のＹアドレス信号に対応したＹゲート９をオンさせる。

【００２４】入出力バッファ７は、アドレス信号Ａ０〜
Ａ１３と入出力データＩ／Ｏ０〜Ｉ／Ｏ７と兼用され、
アドレス信号はＡ０〜Ａ７とＡ８〜Ａ１３の２回に分け
て入れる。

【００２５】メインアンプ８は、データレジスタ１０か
らＹゲート９を通ってデータの増幅を行う。

【００２６】Ｙゲート９は、Ｙデコーダ６で選択された
Ｙアドレス信号に対応したデータレジスタ１０とメイン
アンプ８との間を接続する。

【００２７】データレジスタ１０は、入出力データＩ／
Ｏ０〜Ｉ／Ｏ７を格納する。多値メモリセルのため、た
とえばメモリマトリクス１のＹアドレス数２０４８＋６
４の２倍、すなわち２０４８＋６４のデータレジスタ１
０が２セットある。

【００２８】制御信号入力バッファ１１は、外部からの
制御信号の入力バッファである。

【００２９】コントローラ１２は、制御信号から、どの
モードに入ったかを判定し、各ブロックに制御用の信号
をクロック信号ＣＬＫに同期させて発生する。このモー
ドには、リード、イレーズ、ライトがある。

【００３０】システムクロック回路１３は、コントロー
ラ１２からの起動信号で、一定周期のクロック信号ＣＬ
Ｋ、たとえば１０ＭＨｚと２０ＭＨｚを発生させる。

【００３１】内部電源回路１４は、ワード線にＶＣＣ以
外の電圧を与えるため、内部で電圧を発生させ、特に後
述する温度依存補償回路が内蔵されている。ＶＳＳ〜Ｖ
ＣＣを発生させる降圧回路と、負電圧／ＶＣＣ以上の電
圧を発生させる昇圧回路からなる。昇圧回路は、クロッ
ク信号ＣＬＫを使い昇圧動作を行う。

【００３２】電圧変換回路１５は、Ｘデコーダ４のサブ
ゲートデコーダ、メインデコーダに入る信号をＶＣＣ／
ＶＳＳ振幅からＶＣＰ／ＶＳＳ振幅に変える回路であ
る。

【００３３】以上のように構成されるフラッシュメモリ
において、内部電源回路１４には、特に読み出し時の内
部電圧を補償し、メモリセルしきい電圧の温度依存性の
負特性に対応して、負の温度依存性を持つ温度依存補償
回路１６が含まれており、読み出し時の内部電圧の温度
依存性とメモリセルしきい電圧の温度依存性とを合わせ
込み、読み出し電圧マージンを確保することができるよ
うになっている。

【００３４】この温度依存補償回路１６の読み出し電圧
発生回路部分は、たとえば図２に示すように、基準電圧
発生回路１７と読み出し電圧発生回路１８との間に温度
依存補償回路１６が接続され、基準電圧発生回路１７か
ら出力された基準電圧ＶＲＥＦｘｘの温度依存が温度依
存補償回路１６を介してメモリセルしきい電圧と同じ温
度依存に補償され、この補償された電圧ＳＲＥＦｘｘが
読み出し電圧発生回路１８に供給される。

【００３５】この温度依存補償回路１６は、たとえば一
例として、図３に示す信号発生回路１９、図４に示すト
リミングデコーダ回路２０、図５に示すＶＮ発生回路２
１と温度補償回路２２、図６に示す分圧回路２３から構
成されている。以下において、これらの回路構成と回路
動作を説明する。

【００３６】信号発生回路１９は、図３のように、イン
バータＩＶ１〜ＩＶ４、否定論理積ゲートＮＡＮＤ１、
ディレイＤＬＹ１からなり、コントローラ１２からの起
動信号ＣＸＨＳＹＣＥを受け、信号ＦＲＥＮＢ，ＦＲＥ
ＮＴ，ＦＳＴＵＰを発生して、温度依存補償回路１６の
各部に起動信号を与える回路である。コントローラ１２
からの起動信号ＣＸＨＳＹＣＥがＶＳＳの時は、ＦＲＥ
ＮＴ＝ＶＳＳ、ＦＳＴＵＰ＝ＶＣＣである。ＣＸＨＳＹ
ＣＥ＝ＶＣＣになると、ＦＲＥＮＴ＝ＶＣＣ、ＦＲＥＮ
Ｂ＝ＶＳＳになり、ＦＳＴＵＰは１０ｎｓ遅延のディレ
イＤＬＹ１を使い、幅１０ｎｓのパルス（ＶＳＳ）にな
る。

【００３７】トリミングデコーダ回路２０は、図４のよ
うに、インバータＩＶ５〜ＩＶ７、否定論理和ゲートＮ
ＯＲ１〜ＮＯＲ６からなり、トリミングを行う回路であ
る。温度補償回路２２が、ＭＯＳトランジスタの電圧・
電流特性を使っているため、プロセスばらつきにより出
力電圧値がずれる場合がある。そのずれを補正するた
め、ヒューズによりトリミングを行う。入力信号ＴＤ４
＜０＞，＜１＞，＜２＞をデコードし、組み合わせによ
り８通りに設定して、出力信号ＴＭ０〜ＴＭ７のうち１
つがＶＣＣになり、他はＶＳＳになる。

【００３８】ＶＮ発生回路２１は、図５のように、ＰＭ
ＯＳトランジスタＴＰ１〜ＴＰ５、ＮＭＯＳトランジス
タＴＮ１〜ＴＮ４、デプレッションＰＭＯＳトランジス
タＤＴＰ１〜ＤＴＰ３、デプレッションＮＭＯＳトラン
ジスタＤＴＮ１からなり、温度補償回路２２に流す電流
を決める回路である。ＮＭＯＳトランジスタＴＮ２のゲ
ートには、基準電圧発生回路１７で作成された基準の電
圧ＶＲＥＦ１６＝1.６Ｖが印加されている。

【００３９】このＶＮ発生回路２１において、非動作時
は、入力信号ＦＲＥＮＴ＝ＶＳＳで、電流が流れない
が、ＦＲＥＮＴ＝ＶＣＣになると、ＮＭＯＳトランジス
タＴＮ２の定数Ｗ／Ｌで決まる電流が流れる。ＰＭＯＳ
トランジスタＴＰ３〜ＴＰ５により電流がカレントミラ
ーされ、ＮＭＯＳトランジスタＴＮ４には、ＮＭＯＳト
ランジスタＴＮ２の２倍の電流が流れる。さらに、ＮＭ
ＯＳトランジスタＴＮ４と温度補償回路２２とでカレン
トミラーを行い、温度補償回路２２ではＮＭＯＳトラン
ジスタＴＮ２の６倍の電流を流す。この電流値に意味は
なく、回路の動作スピードなどを決めるだけである。

【００４０】温度補償回路２２は、図５のように、ＰＭ
ＯＳトランジスタＴＰ６，ＴＰ７、ＮＭＯＳトランジス
タＴＮ５〜ＴＮ２５、デプレッションＰＭＯＳトランジ
スタＤＴＰ４，ＤＴＰ５、デプレッションＮＭＯＳトラ
ンジスタＤＴＮ２，ＤＴＮ３からなり、この回路構成は
通常のＮＭＯＳバッファである。ただし、右側のＮＭＯ
ＳトランジスタＴＮ８，ＴＮ１０，・・・，ＴＮ２２の
定数Ｗｒ＊が左側のＮＭＯＳトランジスタＴＮ６の定数
Ｗｌｅｆｔと異なる。このようなバッファ構造のため、
左右のＮＭＯＳトランジスタには同じ電流が流れるが、
定数Ｗが異なるので、左右でＮＭＯＳトランジスタのゲ
ート電圧が異なる。この定数を変えることで、ＮＭＯＳ
トランジスタの動作しているＶｇｓを変え、温度依存性
を付加する。出力信号ＳＲＥＦ１３Ｂは、1.３Ｖ程度で
ある。

【００４１】この温度補償回路２２においては、定数Ｗ
ｌｅｆｔに対し、定数Ｗｒが大きい場合には負の温度依
存が付き、逆にＷｒが小さく場合には正の温度依存が付
く。さらに、Ｗｌｅｆｔ＝Ｗｒの場合には温度依存は付
かない。また、Ｗｌｅｆｔ≠Ｗｒの場合、ＶＲＥＦｘｘ
≠ＳＲＥＦ１３Ｂになるため、Ｗｒのトリミングに合わ
せ、ＶＲＥＦｘｘの電圧値もトリミングする。本実施の
形態においては、メモリセルしきい電圧の温度依存性の
負特性に対応して、負の温度依存性が得られる組み合わ
せがトリミングされる。

【００４２】分圧回路２３は、図６のように、ＰＭＯＳ
トランジスタＴＰ８〜ＴＰ３３、ＮＭＯＳトランジスタ
ＴＮ２６〜ＴＮ３９、デプレッションＰＭＯＳトランジ
スタＤＴＰ６〜ＤＴＰ１１、容量Ｃ１〜Ｃ８からなり、
温度補償回路２２の出力ＳＲＥＦ１３Ｂを元に、ＳＲＥ
Ｆ０１〜ＳＲＥＦ１６＝0.１〜1.６Ｖの0.１Ｖ刻みの電
圧を発生させる。

【００４３】この分圧回路２３において、非動作時は、
ＦＲＥＮＴ＝ＶＳＳ、ＦＲＥＮＢ＝ＶＣＣのため、ＰＭ
ＯＳトランジスタＴＰ１４，ＴＰ１６，ＴＰ１８，ＴＰ
２０，ＴＰ２２，ＴＰ２４，ＴＰ２６のゲートがＶＣ
Ｃ、ＮＭＯＳトランジスタＴＮ３３，ＴＮ３５，ＴＮ３
７，ＴＮ３９のゲートがＶＳＳとなり、回路が動作しな
い。起動信号が入ると、ＦＲＥＮＴ、ＦＲＥＮＢが切り
替わり、ＰＭＯＳトランジスタＴＰ１４，ＴＰ１６，Ｔ
Ｐ１８，ＴＰ２０，ＴＰ２２，ＴＰ２４，ＴＰ２６，Ｎ
ＭＯＳトランジスタＴＮ３３，ＴＮ３５，ＴＮ３７，Ｔ
Ｎ３９のゲートがＶＣＣ、ＶＳＳに固定されなくなる。
そして、信号ＦＳＴＵＰがＰＭＯＳトランジスタＴＰ３
０に入ると１０ｎｓだけオンし、ノードＡをＶＣＣに充
電する。ノードＡが充電されることで、ＰＭＯＳトラン
ジスタＴＰ３３に電流が流れる。ＮＭＯＳトランジスタ
ＴＮ２８，ＴＮ３０，ＴＮ３３，・・・，ＴＮ３９がＮ
ＭＯＳトランジスタのカレントミラーであるため、これ
らのＮＭＯＳトランジスタには同電流が流れる。また、
ＮＭＯＳトランジスタＴＮ３７の電流は、ＮＭＯＳトラ
ンジスタＴＮ３３へカレントミラーし、ＰＭＯＳトラン
ジスタＴＰ１４を通し、ＰＭＯＳトランジスタＴＰ９，
ＴＰ１１，ＴＰ１４，・・・，ＴＰ２６にもカレントミ
ラーで同電流を流す。

【００４４】この時、信号ＳＲＥＦ１３Ｂが入力される
回路はＰＭＯＳバッファであり、ＳＲＥＦ１３Ｂをノー
ドＢへ伝える。ＰＭＯＳトランジスタＴＰ３２とＰＭＯ
ＳトランジスタＴＰ３３は、ゲート電圧がそれぞれノー
ドＢ，Ｃだが、ＮＭＯＳトランジスタＴＮ３５，ＴＮ３
７に同電流が流れるので、ＰＭＯＳトランジスタＴＰ３
２とＰＭＯＳトランジスタＴＰ３３にも同電流が流れ
る。しかし、ノードＢとノードＣの電位が異なると、電
流のバランスが崩れ、ＰＭＯＳトランジスタＴＰ９，Ｔ
Ｐ１１，ＴＰ１４，・・・，ＴＰ２６のゲート電圧を変
えることで、バランスをとり、安定状態へと移る。

【００４５】たとえば、起動時のノードＣは、デプレッ
ションＰＭＯＳトランジスタＤＴＰ６〜ＤＴＰ１１によ
りＶＳＳになっている。ノードＢが1.３Ｖになると、Ｐ
ＭＯＳトランジスタＴＰ３３の方がＰＭＯＳトランジス
タＴＰ３２より電流が流れるので、ＮＭＯＳトランジス
タＴＮ３７のゲート電圧が上昇する。すると、ノードＣ
の電位が上昇する。ノードＣがノードＢと同電位になっ
たところで安定する。逆に、ノードＣの電位がノードＢ
より上になった場合も、同様に、ＰＭＯＳトランジスタ
ＴＰ３２，ＴＰ３３のゲート電位を変化させ、デプレッ
ションＰＭＯＳトランジスタＤＴＰ６〜ＤＴＰ１１に流
れる電流を変えることで安定状態へ移行させることがで
きる。

【００４６】次に、温度補償回路２２において、図７の
回路図および図８の特性図により、負の温度依存を付け
るバッファ回路の一例を説明する。このバッファ回路
は、たとえば図５に示すＮＭＯＳトランジスタＴＮ６と
ＮＭＯＳトランジスタＴＮ８による部分に相当する。図
７に示すように、左側のＮＭＯＳトランジスタと右側の
ＮＭＯＳトランジスタとの定数が異なり、同じゲート長
に対して、左側のＮＭＯＳトランジスタのゲート幅Ｗｌ
が１５μｍ、右側のＮＭＯＳトランジスタのゲート幅Ｗ
ｒが１５０μｍの寸法で形成されている。

【００４７】このバッファ構成において、入力電圧Ｖｉ
ｎ＝1.６Ｖ、出力電圧Ｖｏｕｔ＝1.３Ｖの場合に、Ｖｇ
ｓとＩｄｓの関係による温度特性は図８のようになる。
すなわち、温度Ｔａ＝−５℃では、Ｖｉｎ＝1.６Ｖ／Ｖ
ｏｕｔ＝1.３Ｖになっている（Ａ点，Ｂ点）。Ｔａ＝８
０℃になると、Ｖｉｎ＝1.６Ｖに固定のため、左側のＮ
ＭＯＳトランジスタに流れる電流が減少する（Ｃ点）。
これに伴い、左右のＮＭＯＳトランジスタで同じ電流が
流れようとするので、右側のＮＭＯＳトランジスタの電
流も減少する。図８は単位Ｗあたりの電流値のため、右
側の電流は左側と同じ割合で減少する（ｌｏｇスケール
なので、同じ長さだけ下へ移動する）。左側のＮＭＯＳ
トランジスタと同じだけ電流を減らすため、右側のＮＭ
ＯＳトランジスタのＶｇｓが下がる（Ｄ点）。よって、
高温でΔＶだけ下がる特性、すなわち負の温度依存性が
得られる。これは、読み出し時のメモリセル電流が１μ
Ａ程度以下のテーリング領域に近いと、ＮＭＯＳトラン
ジスタのＩｄｓ特性の温度依存性がＶｇｓによりずれて
いるためである。

【００４８】以上のようにして、定数の異なる一対のＮ
ＭＯＳトランジスタによるバッファ回路を有する温度補
償回路２２を構成することで、読み出し電圧に負の温度
依存性を持たせることができる。ここで、温度依存補償
回路１６を持つ本実施の形態の技術と、温度依存補償回
路を持たない技術との比較を、図９のメモリセルしきい
電圧の温度依存特性の説明図に基づいて説明する。

【００４９】図９のように、比較技術においては、温度
と電圧との関係において、メモリセルしきい電圧Ｖｔｈ
が右下がりの負特性、読み出し電圧が右上がりの正特性
を持っており、互いに逆の特性となっている。このた
め、Ｔａ＝ＲＴの常温では読み出し電圧と各メモリセル
しきい電圧Ｖｔｈとの間に十分な間隔による電圧マージ
ンがあっても、Ｔａ＝−５℃の低温では低い電圧側のメ
モリセルしきい電圧Ｖｔｈとの間隔が狭くなり、またＴ
ａ＝８０℃の高温で逆には高い電圧側のメモリセルしき
い電圧Ｖｔｈとの間隔が狭くなり、低温および高温では
電圧マージンが減少する。

【００５０】これに対して、本実施の形態においては、
メモリセルしきい電圧Ｖｔｈ、読み出し電圧のどちらも
右下がりの負特性を持っているために、常温での読み出
し電圧と各メモリセルしきい電圧Ｖｔｈとの十分な電圧
マージンを、低温および高温でも減少することなく、同
程度の電圧マージンを確保することができる。これは、
前述のように、読み出し電圧の温度依存を温度依存補償
回路１６によりメモリセルしきい電圧Ｖｔｈと同じ傾向
にしているためである。

【００５１】さらに、本実施の形態においては、メモリ
マトリクス１が４値の多値メモリセルから構成されるた
めに多値適用時の利点があり、多値化したメモリセルし
きい電圧Ｖｔｈの状態を示す図１０、および放置時間に
対するしきい電圧Ｖｔｈの変動を示す図１１を用いて説
明する。図１０(a) は１ビットの２値例、図１０(b)は
２ビットの４値例を示す。多値メモリセルでは、１メモ
リセルに２ビット以上の情報を書き込むため、メモリセ
ルしきい電圧Ｖｔｈの電圧値を“０”と“１”の２つ
（図１０(a) ）から、図１０(b) のように４つ以上（２
５６Ｍは４値のため“１０”，“００”，“０１”，
“１１”の４つ）作る。

【００５２】各メモリセルの状態を切り分けるため、各
メモリセルしきい電圧Ｖｔｈの間隔を空ける。この場
合、メモリセルしきい電圧Ｖｔｈの間隔を大きく空ける
方法では、メモリセルしきい電圧Ｖｔｈがそのメモリセ
ルの本来のしきい電圧（Ｖｔｈｉ：Ｖｔｈｉｎｉｔｉ
ａｌ）に戻る特性が、図１１のように電圧差が大きくな
るとべき乗で大きくなるため、採用できない。

【００５３】図１１においては、メモリセルしきい電圧
Ｖｔｈが４Ｖから3.４Ｖまで0.６Ｖ低下するのに、９０
０ｈｒの時間がかかるが、3.４Ｖから2.８Ｖまで0.６Ｖ
低下するのは、９０００ｈｒもかかる。よって、たとえ
ば、メモリセルしきい電圧Ｖｔｈを2.８Ｖ以上に保持し
たい場合、しきい電圧Ｖｔｈを3.４Ｖから４Ｖに上げて
も、９０００ｈｒから９９００ｈｒに伸びるだけで、１
割しか時間マージンがかせげない。

【００５４】そのため、１番上と１番下のメモリセルし
きい電圧Ｖｔｈの電圧値が前記のメモリセルの本来のし
きい電圧に戻る特性で決まるため、各メモリセルしきい
電圧Ｖｔｈの電圧値の幅によるばらつきを小さくし、各
メモリセルの状態の切り分けを行うリード時のワード線
に印加する内部電源の温度依存性、ＶＣＣ依存性による
ばらつきを小さくする方法を採用する。本実施の形態
は、リード時にワード線に印加する内部電源のばらつき
を小さくするための技術であり、今後、さらに多値化が
進み、４値から８値以上になった場合に有効である。

【００５５】従って、本実施の形態の半導体記憶装置に
よれば、信号発生回路１９、トリミングデコーダ回路２
０、ＶＮ発生回路２１、温度補償回路２２および分圧回
路２３から構成される温度依存補償回路１６が基準電圧
発生回路１７と読み出し電圧発生回路１８との間に接続
されることにより、読み出し電圧の温度依存性をメモリ
セルしきい電圧の温度依存性に合わせることで、読み出
し電圧マージンを確保することができる。この内部電圧
の温度依存性は、トリミングデコーダ回路２０により任
意に可変することができる。特に、多値メモリセルにお
いては、十分な電圧マージンが確保できるので、多値メ
モリセルでの信頼性が上がり、またトリミングデコーダ
回路２０によってプロセスばらつきにも対応できる。

【００５６】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５７】たとえば、前記実施の形態においては、温
度依存補償回路をＮＭＯＳバッファで構成する場合につ
いて説明したが、これに限定されるものではなく、図１
２のようにＰＭＯＳバッファで構成することも可能であ
り、この場合には入力、出力をＮＭＯＳトランジスタタ
イプより低く設定できるという利点がある。

【００５８】さらに、容量が２５６Ｍビット、メモリセ
ルが４値に限られるものではなく、６４Ｍビット、５１
２Ｍビット以上などのフラッシュメモリや、８値以上の
多値メモリセルなどについても広く適用可能であり、特
に大容量化、多値化になるほど本発明の効果は有効であ
る。

【００５９】また、フラッシュメモリの他に、ＥＥＰＲ
ＯＭなどの電圧マージンの確保が必要とされる他の半導
体記憶装置についても広く適用可能である。

【００６０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６１】(1).内部電源回路に、読み出し時の内部電
圧を補償し、負の温度依存性を持つ温度依存補償回路を
設けることで、読み出し時の内部電圧の温度依存性をメ
モリセルしきい電圧の温度依存性に合わせることができ
るので、読み出し電圧マージンを確保することが可能と
なる。

【００６２】(2).温度依存補償回路は、ＭＯＳトランジ
スタの定数をアンバランスにしたバッファ回路、内部電
圧の温度依存性を任意に可変可能とするトリミング回路
を含むことで、トリミング回路により任意のバッファ回
路を選択し、内部電圧の温度依存性を容易に可変するこ
とが可能となる。

【００６３】(3).多値メモリセルにおいては、十分な電
圧マージンを確保することができるので、多値メモリセ
ルでの信頼性を向上させることが可能となる。

【００６４】(4).トリミング回路により温度依存性を任
意に可変することができるので、プロセスばらつきにも
対応することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示す構成図である。

【図２】本発明の一実施の形態の半導体記憶装置におい
て、読み出し電圧発生回路部分を示す構成図である。

【図３】本発明の一実施の形態において、温度依存補償
回路の信号発生回路を示す回路図である。

【図４】本発明の一実施の形態において、温度依存補償
回路のトリミングデコーダ回路を示す回路図である。

【図５】本発明の一実施の形態において、温度依存補償
回路のＶＮ発生回路、温度補償回路を示す回路図であ
る。

【図６】本発明の一実施の形態において、温度依存補償
回路の分圧回路を示す回路図である。

【図７】本発明の一実施の形態において、バッファ回路
を示す回路図である。

【図８】本発明の一実施の形態において、温度依存性を
示す特性図である。

【図９】本発明の一実施の形態と比較技術との温度依存
性の比較結果を示す説明図である。

【図１０】(a),(b) は本発明の一実施の形態において、
２値と４値メモリセルのしきい電圧の状態を示す説明図
である。

【図１１】本発明の一実施の形態において、多値メモリ
セルのしきい電圧の変動を示す特性図である。

【図１２】本発明の一実施の形態において、バッファ回
路の変形例を示す回路図である。

【符号の説明】

１メモリマトリクス２Ｘアドレスバッファ３Ｘプリデコーダ４Ｘデコーダ５Ｙアドレスカウンタ６Ｙデコーダ７入出力バッファ８メインアンプ９Ｙゲート１０データレジスタ１１制御信号入力バッファ１２コントローラ１３システムクロック回路１４内部電源回路１５電圧変換回路１６温度依存補償回路１７基準電圧発生回路１８読み出し電圧発生回路１９信号発生回路２０トリミングデコーダ回路２１ＶＮ発生回路２２温度補償回路２３分圧回路Ｃ１〜Ｃ８容量ＤＬＹ１ディレイＤＴＮ１〜ＤＴＮ３デプレッションＮＭＯＳトランジ
スタＤＴＰ１〜ＤＴＰ１１デプレッションＰＭＯＳトラン
ジスタＩＶ１〜ＩＶ７インバータＮＡＮＤ１否定論理積ゲートＮＯＲ１〜ＮＯＲ６否定論理和ゲートＴＮ１〜ＴＮ３９ＮＭＯＳトランジスタＴＰ１〜ＴＰ３３ＰＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者久保埜昌次東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5B025 AD03 AE08

Claims

【特許請求の範囲】

【請求項１】所定の内部電圧を発生する内部電源回路
を含む半導体記憶装置であって、前記内部電源回路は、
読み出し時の内部電圧を補償し、メモリセルしきい電圧
の温度依存性の負特性に対応して、負の温度依存性を持
つ温度依存補償回路を含み、前記読み出し時の内部電圧
の温度依存性と前記メモリセルしきい電圧の温度依存性
とを合わせ込み、読み出し電圧マージンを確保すること
を特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記温度依存補償回路は、一対のＮＭＯＳトランジ
スタまたはＰＭＯＳトランジスタの定数をアンバランス
にしたバッファ回路を含むことを特徴とする半導体記憶
装置。
【請求項３】請求項２記載の半導体記憶装置であっ
て、前記温度依存補償回路は、内部電圧の温度依存性を
任意に可変可能とするトリミング回路を含むことを特徴
とする半導体記憶装置。
【請求項４】請求項１記載の半導体記憶装置であっ
て、前記メモリセルは、多値メモリセルであることを特
徴とする半導体記憶装置。
【請求項５】請求項１、２、３または４記載の半導体
記憶装置であって、前記半導体記憶装置は、フラッシュ
ＥＥＰＲＯＭであり、読み出し時のメモリセル電流が１
μＡ程度以下であることを特徴とする半導体記憶装置。