KR102365171B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 행 디코더 회로, 페이지 버퍼 회로 및 제어 로직 회로를 포함한다. 메모리 셀 어레이는 복수의 선택 라인들에 연결되는 복수의 셀 스트링들을 포함한다. 행 디코더 회로는 읽기 시에 복수의 선택 라인들을 순차적으로 선택한다. 페이지 버퍼 회로는 각 선택 라인이 선택된 때에 둘 이상의 셀 스트링들의 읽기 결과를 획득하고, 복수의 선택 라인들이 순차적으로 선택될 때에 복수의 셀 스트링들의 읽기 결과들을 누적한다. 제어 로직 회로는 누적된 읽기 결과들에 기반하여 후속 동작을 제어한다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 속도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 선택 라인들에 연결되는 복수의 셀 스트링들을 포함하고, 각 스트링 선택 라인은 둘 이상의 셀 스트링들에 연결되고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결되는 메모리 셀들 및 상기 복수의 선택 라인들 중 대응하는 선택 라인에 연결되는 선택 트랜지스터를 포함하는 메모리 셀 어레이, 읽기 시에 상기 복수의 선택 라인들을 순차적으로 선택하도록 구성되는 행 디코더 회로, 각 선택 라인이 선택된 때에 상기 둘 이상의 셀 스트링들의 읽기 결과를 획득하고, 상기 복수의 선택 라인들이 순차적으로 선택될 때에 상기 복수의 셀 스트링들의 읽기 결과들을 누적하도록 구성되는 페이지 버퍼 회로, 그리고 상기 누적된 읽기 결과들에 기반하여 후속 동작을 제어하도록 구성되는 제어 로직 회로를 포함한다.
복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 셀 스트링들 중에서 제1 셀 스트링들에 대해 읽기 동작을 수행하여 제1 읽기 결과를 획득하는 단계, 상기 복수의 셀 스트링들 중에서 제2 셀 스트링들에 대해 읽기 동작을 수행하여 제2 읽기 결과를 획득하는 단계, 상기 제1 읽기 결과 및 상기 제2 읽기 결과를 누적하여 최종 읽기 결과를 생성하는 단계, 그리고 상기 최종 읽기 결과에 따라 후속 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 복수의 스트링 선택 라인들에 대해 검증 읽기들이 수행될 때에, 패스-페일 체크는 검증 읽기의 횟수보다 적은 횟수만큼 수행된다. 따라서, 향상된 속도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 도 1의 페이지 버퍼 회로를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 도 2의 메모리 블록의 확장 예를 보여준다.
도 6은 도 4를 참조하여 설명된 읽기 동작의 응용 예를 보여주는 순서도이다.
도 7은 하나의 소거 루프가 수행되는 동안 메모리 셀들에 인가되는 전압들 및 불휘발성 메모리 장치의 각 회로에서 수행되는 동작들을 보여주는 타이밍도이다.
도 8은 도 7의 소거 루프가 수행되는 동안 페이지 버퍼 회로에서 수행되는 동작을 보여준다.
도 9는 검증 읽기들의 결과들이 누적되는 예를 보여준다.
도 10은 선택 트랜지스터들에 대한 패스-페일 체크 읽기가 수행되는 예를 보여준다.
도 11은 도 4를 참조하여 설명된 읽기 동작의 응용 예를 보여주는 순서도이다.
도 12는 도 11을 참조하여 설명된 패스-페일 체크 읽기의 응용 예를 보여주는 순서도이다.
도 13은 도 11을 참조하여 설명된 패스-페일 체크 읽기의 다른 응용 예를 보여주는 순서도이다.
도 14는 메모리 셀들에 대한 신뢰성 테스트 읽기가 수행되는 예를 보여준다.
도 15는 도 4를 참조하여 설명된 읽기 동작의 다른 응용 예를 보여주는 순서도이다.
도 16은 도 4를 참조하여 설명된 읽기 동작의 또 다른 응용 예를 보여주는 순서도이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 패스-페일 체크 회로(PFC), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 동작 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
패스-페일 체크 회로(PFC)는 검증 읽기 후에, 페이지 버퍼 회로(115)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 패스-페일 체크 회로(PFC)는 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱 값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱 값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 예를 들어, 소거 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱 값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱 값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 회로(119)로 전달된다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 프로그램 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)의 제어에 따라, 각 메모리 블록의 메모리 셀들에서 프로그램 동작, 소거 동작 및 읽기 동작이 수행될 수 있다. 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 프로그램 루프는 패스가 판별될 때까지 반복될 수 있다.
각 프로그램 루프는 프로그램 및 검증을 포함할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 프로그램될 데이터에 따라 비트 라인들(115)에 전압들을 인가할 수 있다. 예를 들어, 문턱 전압이 증가될 메모리 셀에 대응하는 비트 라인에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압이 인가되고, 문턱 전압이 증가되지 않을 메모리 셀(예를 들어, 프로그램 금지될 메모리 셀)에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압이 인가될 수 있다. 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가할 수 있다. 검증 시에, 프로그램의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인에 검증 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
예시적으로, 불휘발성 메모리 장치(110)의 프로그램 동작 시에, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111)의 선택된 물리 페이지의 각 메모리 셀에 프로그램될 비트들 모두를 연속적으로 수신하고, 연속적으로 수신된 비트들에 기반한 한 번의 프로그램 동작을 통하여 선택된 물리 페이지의 프로그램을 완료할 수 있다. 프로그램의 완료는 해당 물리 페이지에 프로그램되어야 하는 모든 비트들이 읽기 가능한 상태로 프로그램되었으며, 해당 물리 페이지에 대한 추가적인 프로그램이 금지됨을 의미한다.
읽기 동작은 검증 읽기와 유사하게 수행된다. 읽기 동작 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 읽기 동작의 대상인 선택된 메모리 셀들에 연결된 워드 라인에 읽기 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압을 인가할 수 있다. 읽기 동작의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 데이터 입출력 회로(117)를 통해 출력될 수 있다.
소거 동작은 복수의 소거 루프들을 포함할 수 있다. 소거 루프는 패스가 판별될 때까지 반복될 수 있다. 각 소거 루프는 소거 및 검증을 포함할 수 있다. 소거 시에, 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인들에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압들을 인가할 수 있다. 기판을 통해, 선택된 메모리 셀들의 채널들에 소거 전압이 인가될 수 있다. 검증 시에, 소거의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인들에 소거 검증 전압을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 도 1의 페이지 버퍼 회로(115)를 보여주는 블록도이다. 예시적으로, 하나의 비트 라인(BL)에 대응하는 페이지 버퍼 회로(115)의 구성이 도 3에 도시된다.
도 1 내지 도 3을 참조하면, 페이지 버퍼 회로(115)는 하나의 비트 라인(BL)에 대응하는 센스 래치(SL) 및 제1 내지 제3 데이터 래치들(DL1~DL3)을 포함한다. 프로그램 동작 시에, 제1 내지 제3 데이터 래치들(DL1~DL3)은 선택된 물리 페이지에 프로그램될 논리 페이지들에 각각 대응할 수 있다. 예를 들어, 선택된 물리 페이지에 프로그램될 제1 논리 페이지의 비트가 제1 데이터 래치(DL1)에 로드될 수 있다. 선택된 물리 페이지에 프로그램될 제2 논리 페이지의 비트가 제2 데이터 래치(DL2)에 로드될 수 있다. 선택된 물리 페이지에 프로그램될 제3 논리 페이지의 비트가 제3 데이터 래치(DL3)에 로드될 수 있다.
센스 래치(SL)는 제1 내지 제3 데이터 래치들(DL1~DL3)에 기반하여, 선택된 물리 페이지에 속하며 비트 라인(BL)에 대응하는 선택된 메모리 셀의 프로그램 여부를 제어할 수 있다. 예를 들어, 선택된 메모리 셀이 프로그램 대상인 경우, 센스 래치(SL)는 제1 값으로 설정될 수 있다. 선택된 메모리 셀이 프로그램 금지되는 경우, 센스 래치(SL)는 제1 값과 다른 제2 값으로 설정될 수 있다.
읽기 동작 시에 또는 검증 읽기 시에, 센스 래치(SL)는 비트 라인(BL)의 전압을 래치할 수 있다. 비트 라인(BL)의 전압은 읽기 동작 또는 검증 읽기의 결과이며, 선택된 물리 페이지에 속하며 비트 라인(BL)에 연결된 선택된 메모리 셀의 문턱 전압에 대한 정보를 포함할 수 있다. 센스 래치(SL)에 의해 획득된 읽기 동작 또는 검증 읽기의 결과는 제1 내지 제3 데이터 래치들(DL1~DL3) 중 하나로 덤프될 수 있다. 예시적으로, 센스 래치(SL)에 의해 획득된 읽기 동작 또는 검증 읽기의 결과는 제1 데이터 래치(DL1)로 덤프되는 것으로 가정되나, 본 발명의 기술적 사상은 한정되지 않는다.
검증 읽기 시에, 제1 데이터 래치(DL1)에 덤프된 정보는 패스-페일 체크 회로(PFC)로 전달될 수 있다. 페이지 버퍼 회로(115)로부터 전달되는 검증 읽기의 결과에 기반하여, 패스-페일 체크 회로(PFC)는 패스 또는 페일을 판별할 수 있다.
예시적으로, 도 3에서 페이지 버퍼 회로(115)는 하나의 비트 라인(BL)에 대응하는 3개의 데이터 래치들(DL1~DL3)을 구비하는 것으로 도시되어 있다. 그러나, 페이지 버퍼 회로(115)는 하나의 비트 라인(BL)에 대해 3개의 데이터 래치들(DL1~DL3)을 구비하는 것으로 한정되지 않는다. 하나의 비트 라인(BL)에 대해 페이지 버퍼 회로(115)에 제공되는 데이터 래치들의 수는 가변될 수 있다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 예시적으로, 불휘발성 메모리 장치(110)가 메모리 블록(BLKa)에 대해 읽기 동작을 수행하는 방법이 도 4에 도시되어 있다.
도 1 내지 도 4를 참조하면, S110 단계에서, 불휘발성 메모리 장치(110)는 메모리 블록(BLKa)에서 첫 번째 스트링 선택 라인을 선택할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 동일한 높이에 위치한 스트링 선택 라인들(예를 들어, SSL1a 및 SSL2a 또는 SSL1b 및 SSL2b) 중에서 첫 번째 스트링 선택 라인(예를 들어 SSL1a 또는 SSL1b)을 선택할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(110)는 선택된 스트링 선택 라인과 연관하여 읽기를 수행할 수 있다. 예를 들어, 행 디코더 회로(113)는 선택된 스트링 선택 라인과 연관된 선택 트랜지스터들 또는 메모리 셀들에 대해 읽기 동작을 수행하기 위한 전압들을 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b, GSL1, GSL2) 및 워드 라인들(WL)에 인가할 수 있다.
S130 단계에서, 불휘발성 메모리 장치(110)는 읽기의 결과를 축적(accumulate)할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 센스 래치(SL)에 의해 획득되는 읽기의 결과에 기반하여 데이터 래치들(DL1~DL3) 중 하나(예를 들어, DL1)를 갱신할 수 있다.
S140 단계에서, 불휘발성 메모리 장치(110)는 선택된 스트링 선택 라인이 마지막 스트링 선택 라인인지 판별할 수 있다. 선택된 스트링 선택 라인이 마지막 스트링 선택 라인이 아니면, S150 단계에서, 불휘발성 메모리 장치(110)는 다음 스트링 선택 라인을 선택할 수 있다. 이후에, 불휘발성 메모리 장치(110)는 S120 단계를 다시 수행할 수 있다.
선택된 스트링 선택 라인이 마지막 스트링 선택 라인이면, S160 단계에서, 불휘발성 메모리 장치(110)는 축적된 읽기의 결과에 기반하여 후속 동작을 수행할 수 있다.
도 4에 도시된 바와 같이, 불휘발성 메모리 장치(110)는 메모리 블록(BLKa)에 속한 복수의 스트링 선택 라인들을 순차적으로 선택하며 읽기들을 수행할 수 있다. 읽기들의 결과는 페이지 버퍼 회로(115)에 누적될 수 있다. 누적된 읽기들의 결과는, 복수의 스트링 선택 라인들과 연관하여 수행된 읽기들 모두에 대한 정보를 포함할 수 있다. 읽기들이 완료되면, 불휘발성 메모리 장치(110)는 페이지 버퍼 회로(115)에 누적된 읽기들의 결과에 기반하여 후속 동작을 수행할 수 있다.
도 5는 도 2의 메모리 블록(BLKa)의 확장 예를 보여준다. 도 1 및 도 5를 참조하면, 메모리 블록(BLKa')에 셀 스트링들(CS11~CS14, CS21~CS24, CS31~CS34, CS41~CS44)이 제공된다. 제1 행의 셀 스트링들(CS11~CS14)은 제1 스트링 선택 라인들(SSL1a, SSL1b) 및 제1 접지 선택 라인(GSL1)에 연결될 수 있다. 제2 행의 셀 스트링들(CS21~CS24)은 제2 스트링 선택 라인들(SSL2a, SSL2b) 및 제2 접지 선택 라인(GSL2)에 연결될 수 있다. 제3 행의 셀 스트링들(CS31~CS34)은 제3 스트링 선택 라인들(SSL3a, SSL3b) 및 제3 접지 선택 라인(GSL3)에 연결될 수 있다. 제4 행의 셀 스트링들(CS41~CS44)은 제4 스트링 선택 라인들(SSL4a, SSL4b) 및 제4 접지 선택 라인(GSL4)에 연결될 수 있다.
제1 열의 셀 스트링들(CS11~CS41)은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 열의 셀 스트링들(CS12~CS42)은 제2 비트 라인(BL2)에 연결될 수 있다. 제3 열의 셀 스트링들(CS13~CS43)은 제3 비트 라인(BL3)에 연결될 수 있다. 제4 열의 셀 스트링들(CS14~CS44)은 제4 비트 라인(BL4)에 연결될 수 있다.
셀 스트링들(CS11~CS14, CS21~CS24, CS31~CS34, CS41~CS44)은 워드 라인들(WL1~WL6) 각각에 공통으로 연결될 수 있다.
도 6은 도 4를 참조하여 설명된 읽기 동작의 응용 예를 보여주는 순서도이다. 예시적으로, 도 4의 읽기 동작이 소거 동작의 각 소거 루프의 검증 읽기에 해당하는 예가 도 6에 도시되어 있다.
도 1 내지 도 3, 도 5 및 도 6을 참조하면, S210 단계에서, 불휘발성 메모리 장치(110)는 소거를 수행한다. 예를 들어, 셀 스트링들(CS11~CS14, CS21~CS24, CS31~CS34, CS41~CS44)의 메모리 셀들(MC)의 바디들에 소거 전압이 인가될 수 있다. 행 디코더 회로(113)는 스트링 선택 라인들(SSL1a~SSL4a, SSL1b~SSL4b) 및 접지 선택 라인들(GSL1~GSl4)을 플로팅하고, 워드 라인들(WL1~WL6)에 워드 라인 소거 전압들을 인가할 수 있다. 소거 전압은 고전압이고, 워드 라인 소거 전압들은 접지 전압 또는 그와 유사한 레벨을 갖는 저전압들일 수 있다.
S220 단계에서, 불휘발성 메모리 장치(110)는 첫 번째 스트링 선택 라인을 선택할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 동일한 높이에 위치한 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 중에서 제1 스트링 선택 라인(SSL1a 또는 SSL1b)을 선택할 수 있다.
S230 단계에서, 불휘발성 메모리 장치(110)는 검증 읽기를 수행할 수 있다. 검증 읽기는 프리차지(precharge), 디벨러프(develop) 및 래치(latch)의 순서로 진행될 수 있다. 프리차지 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)에 전원 전압을 충전한 후에 비트 라인들(BL1~BL4)을 플로팅할 수 있다. 디벨러프 시에, 행 디코더 회로(113)는 선택된 스트링 선택 라인(SSL1a 또는 SSL1b)과 연관된 선택 라인들(SSL1a, SSL1b, GSL1)에 턴-온 전압들을 인가하고, 워드 라인들(WL1~WL6)에 소거 검증 전압을 인가할 수 있다. 턴-온 전압들은 선택 트랜지스터들(SSTa, SSTb, GST)을 턴-온 하는 전압들일 수 있다. 소거 검증 전압은 소거 상태의 메모리 셀들이 갖는 문턱 전압들의 상한의 목표 값에 해당할 수 있다. 래치 시에, 페이지 버퍼 회로는 비트 라인들(BL1~BL4)의 전압들에 따라 센스 래치들(SL)의 값들을 설정할 수 있다. 센스 래치들(SL)에 설정되는 값들은 검증 읽기의 결과일 수 있다.
S240 단계에서, 불휘발성 메모리 장치(110)는 검증 읽기의 결과를 축적할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 각 비트 라인과 연관하여, 센스 래치(SL)의 값에 따라 데이터 래치들(DL1~DL3) 중 하나의 데이터 래치(예를 들어, DL1)를 갱신하는 덤프를 수행할 수 있다.
S250 단계에서, 선택된 스트링 선택 라인이 마지막 스트링 선택 라인인지 판별된다. 예를 들어, 메모리 블록(BLKa')에 속한 모든 메모리 셀들(MC)에 대해 검증 읽기들이 수행되었는지 판별될 수 있다. 선택된 스트링 선택 라인이 마지막 스트링 선택 라인이 아니면, S260 단계에서 다음 스트링 선택 라인이 선택된다. 이후에, 불휘발성 메모리 장치(110)는 S230 단계를 다시 수행할 수 있다. 선택된 스트링 선택 라인이 마지막 스트링 선택 라인이면, S270 단계가 수행된다.
S270 단계에서, 불휘발성 메모리 장치(110)는 패스-페일 체크를 수행할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 데이터 래치(DL1)에 누적된 검증 읽기의 결과를 패스-페일 체크 회로(PFC)로 출력할 수 있다. 패스-페일 체크 회로(PFC)는 누적된 검증 읽기의 결과에 따라, 패스 또는 페일을 판별할 수 있다. 예를 들어, 누적된 검증 읽기의 결과 중에서 제1 값을 갖는 비트들의 수가 임계 값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 페일이 판별되면, 불휘발성 메모리 장치(110)는 S210 단계로부터 다음 소거 루프를 수행할 수 있다. 누적된 검증 읽기의 결과 중에서 제1 값을 갖는 비트들의 수가 임계 값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스가 판별되면, 불휘발성 메모리 장치(110)는 소거 동작을 종료할 수 있다.
도 7은 하나의 소거 루프가 수행되는 동안 메모리 셀들에 인가되는 전압들 및 불휘발성 메모리 장치(110)의 각 회로에서 수행되는 동작들을 보여주는 타이밍도이다. 도 7에서 가로 축은 시간(T)을 가리키고, 세로 축은 전압 및 불휘발성 메모리 장치(110)의 각 회로들의 동작들을 가리킨다. 도 8은 도 7의 소거 루프가 수행되는 동안 페이지 버퍼 회로(115)에서 수행되는 동작을 보여준다.
도 1 내지 도 3, 도 5 내지 도 8을 참조하면, 제1 시간(T1)에 소거(S210 단계)가 수행된다. 메모리 셀들(MC)의 바디들에 소거 전압(VERS)이 인가되고, 제어 게이트들에 워드 라인 소거 전압들(VWE)이 인가될 수 있다.
제2 시간(T2) 내지 제6 시간(T6) 동안에 제1 스트링 선택 라인(SSL1a 또는 SSL1b)에 대한 검증 읽기가 수행된다. 제2 시간(T2)에 페이지 버퍼 회로(115)는 프리차지(PRE)를 수행할 수 있다. 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)을 전원 전압으로 충전한 후에 플로팅할 수 있다. 제3 시간(T3)에 페이지 버퍼 회로(115)는 디벨러프(DEV)를 수행한다. 예를 들어, 페이지 버퍼 회로(115)는 미리 정해진 시간 동안 대기할 수 있다. 행 디코더 회로(113)는 첫 번째 스트링 선택 라인(SSL1a 또는 SSL1b)을 선택하는 제1 선택(S1)을 수행할 수 있다. 행 디코더 회로(113)는 선택된 스트링 선택 라인(SSL1a 또는 SSL1b)과 연관된 선택 라인들(SSL1a, SSL1b, GSl1)에 턴-온 전압들을 인가할 수 있다. 행 디코더 회로(113)는 워드 라인들(WL1~WL6)을 통해 메모리 셀들(MC)에 소거 검증 전압들(VFY)을 인가할 수 있다.
제4 시간(T4)에 패이지 버퍼 회로(115)는 래치(LAT)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)의 전압들에 따라 센스 래치들(SL)의 값들을 설정할 수 있다. 제5 시간(T5)에 페이지 버퍼 회로(115)는 덤프(DMP)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 센스 래치들(SL)의 값들에 따라 데이터 래치들(DL1)을 갱신할 수 있다.
제6 시간(T6) 내지 제10 시간(T10) 동안에 제 선택(S2)을 통해 제2 스트링 선택 라인(SSL2a 또는 SSL2b)에 대한 검증 읽기가 수행된다. 제6 시간(T6)에 페이지 버퍼 회로(115)는 프리차지(PRE)를 수행할 수 있다. 제7 시간(T7)에 페이지 버퍼 회로(115)는 디벨러프(DEV)를 수행한다. 제8 시간(T8)에 패이지 버퍼 회로(115)는 래치(LAT)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)의 전압들에 따라 센스 래치들(SL)의 값들을 설정할 수 있다. 제9 시간(T9)에 페이지 버퍼 회로(115)는 덤프(DMP)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 센스 래치들(SL)의 값들에 따라 데이터 래치들(DL1)을 갱신할 수 있다.
제10 시간(T10) 내지 제14 시간(T14) 동안에 제3 선택(S3)을 통해 제3 스트링 선택 라인(SSL3a 또는 SSL3b)에 대한 검증 읽기가 수행된다. 제10 시간(T10)에 페이지 버퍼 회로(115)는 프리차지(PRE)를 수행할 수 있다. 제11 시간(T11)에 페이지 버퍼 회로(115)는 디벨러프(DEV)를 수행한다. 제12 시간(T12)에 패이지 버퍼 회로(115)는 래치(LAT)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)의 전압들에 따라 센스 래치들(SL)의 값들을 설정할 수 있다. 제13 시간(T13)에 페이지 버퍼 회로(115)는 덤프(DMP)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 센스 래치들(SL)의 값들에 따라 데이터 래치들(DL1)을 갱신할 수 있다.
제14 시간(T14) 내지 제18 시간(T18) 동안에 제4 선택(S4)을 통해 제4 스트링 선택 라인(SSL4a 또는 SSL4b)에 대한 검증 읽기가 수행된다. 제14 시간(T14)에 페이지 버퍼 회로(115)는 프리차지(PRE)를 수행할 수 있다. 제15 시간(T15)에 페이지 버퍼 회로(115)는 디벨러프(DEV)를 수행한다. 제16 시간(T16)에 패이지 버퍼 회로(115)는 래치(LAT)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)의 전압들에 따라 센스 래치들(SL)의 값들을 설정할 수 있다. 제17 시간(T17)에 페이지 버퍼 회로(115)는 덤프(DMP)를 수행한다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 센스 래치들(SL)의 값들에 따라 데이터 래치들(DL1)을 갱신할 수 있다.
메모리 블록(BLKa')의 메모리 셀들(MC)에 대한 검증 읽기들이 완료되면, 제18 시간(T18)에 페이지 버퍼 회로(115)는 검증 읽기들의 누적된 결과를 출력할 수 있다. 도 8에서 화살표로 도시된 바와 같이, 페이지 버퍼 회로(115)는 데이터 래치들(DL1)에 저장된 값들을 검증 읽기들의 누적된 결과로서 패스-페일 체크 회로(PFC)로 출력할 수 있다.
제19 시간(T19)에, 패스-페일 체크 회로(PFC)는 패스-페일 체크(CHK)를 수행할 수 있다.
도 9는 검증 읽기들의 결과들이 누적되는 예를 보여준다. 도 5 및 도 9를 참조하면, 제1 비트 라인(BL1)에서, 제1 내지 제4 스트링 선택 라인들(SSL1a~SSL4a)과 연관된 검증 읽기들의 결과들이 모두 패스(P)를 가리킬 수 있다. 이때, 누적된 결과는 패스(P)를 가리킬 수 있다. 제2 비트 라인(BL2)에서, 제1 내지 제3 스트링 선택 라인들(SSL1a~SSL3a)과 연관된 검증 읽기들의 결과들이 패스(P)를 가리키고, 제4 스트링 선택 라인(SSL4a)과 연관된 검증 읽기의 결과가 페일(F)을 가리킬 수 있다. 이때, 누적된 결과는 페일(F)을 가리킬 수 있다.
제3 비트 라인(BL3)에서, 제1 및 제2 스트링 선택 라인들(SSL1a, SSL2a)과 연관된 검증 읽기들의 결과들이 패스(P)를 가리키고, 제3 및 제4 스트링 선택 라인들(SSL3a, SSL4a)과 연관된 검증 읽기들의 결과가 페일(F)을 가리킬 수 있다. 이때, 누적된 결과는 페일(F)을 가리킬 수 있다. 제4 비트 라인(BL4)에서, 제1 스트링 선택 라인(SSL1a)과 연관된 검증 읽기의 결과가 패스(P)를 가리키고, 제2 내지 제4 스트링 선택 라인들(SSL2a~SSL4a)과 연관된 검증 읽기들의 결과들이 페일(F)을 가리킬 수 있다. 이때, 누적된 결과는 페일(F)을 가리킬 수 있다.
예를 들어, 검증 읽기들이 수행되는 동안, 각 비트 라인에서 적어도 하나의 검증 읽기의 결과가 페일(F)을 가리키면, 해당 비트 라인과 연관된 누적된 결과는 페일(F)을 가리킬 수 있다. 검증 읽기들이 수행되는 동안, 각 비트 라인에서 모든 검증 읽기들의 결과들이 패스(P)를 가리키면, 해당 비트 라인과 연관된 누적된 결과는 패스(P)를 가리킬 수 있다.
상술된 바와 같이, 불휘발성 메모리 장치(110)는 메모리 블록(BLKa')의 소거 동작을 수행할 때에, 메모리 셀들(MC)의 검증 읽기들의 결과들을 누적한 후에 한 번의 패스-페일 체크를 통해 패스 또는 페일을 판별할 수 있다. 플레인에 대해 패스-페일 체크가 수행되지 않고 패스-페일 체크가 수행되는 횟수가 감소되므로, 불휘발성 메모리 장치(110)의 소거 속도 및 동작 속도가 향상된다.
예시적으로, 불휘발성 메모리 장치(110)는 각 플레인에 대해 검증 읽기를 수행한 후에 패스-페일 체크를 수행하는 제1 동작 모드 및 메모리 블록(BLKa')의 검증 읽기들이 완료된 후에 한 번의 패스-페일 체크를 수행하는 제2 동작 모드를 구비할 수 있다.
예를 들어, 불휘발성 메모리 장치(110)의 속도가 중요한 시스템에서 불휘발성 메모리 장치(110)는 제2 동작 모드로 동작하도록 설정될 수 있다. 불휘발성 메모리 장치(110)의 신뢰성이 중요한 시스템에서, 불휘발성 메모리 장치(110)는 제1 동작 모드로 동작하도록 설정될 수 있다.
다른 예로서, 불휘발성 메모리 장치(110)의 신뢰성이 높을 때에, 불휘발성 메모리 장치(110)는 제2 동작 모드로 동작하도록 설정될 수 있다. 불휘발성 메모리 장치(110)가 열화되어 신뢰성이 낮아진 때에, 불휘발성 메모리 장치(110)는 제2 동작 모드로 동작하도록 설정될 수 있다.
예시적으로, 제1 동작 모드에서 패스 또는 페일은 제1 임계 값에 기반하여 판별될 수 있다. 제2 동작 모드에서 패스 또는 페일은 제2 임계 값에 기반하여 판별될 수 있다. 제2 임계 값은 제1 임계 값보다 클 수 있다. 예를 들어, 제2 임계 값은 메모리 블록(BLKa')에 속한 플레인들의 수만큼 제1 임계 값의 배수 또는 그와 유사한 수일 수 있다.
도 10은 선택 트랜지스터들에 대한 패스-페일 체크 읽기가 수행되는 예를 보여준다. 도 10에서, 가로 축은 선택 트랜지스터들의 문턱 전압들(Vth)을 가리키고, 세로 축은 선택 트랜지스터들의 수를 가리킨다. 도 1 내지 도 3, 도 5 및 도 10을 참조하면, 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)는 메모리 셀들(MC)과 동일한 구조를 갖는다. 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)은 메모리 셀들(MC)과 마찬가지로 문턱 전압들(Vth)을 가질 수 있다. 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 문턱 전압들은 불휘발성 메모리 장치(110)의 정상적인 동작을 위하여 목표 범위 내로 제어될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)은 하한 전압(VL) 이상 그리고 상한 전압(VU) 이하의 문턱 전압을 갖도록 제어될 수 있다.
불휘발성 메모리 장치(110)에서 프로그램 동작, 읽기 동작 및 소거 동작이 수행되는 동안, 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 문턱 전압들은 교란(disturb)에 의해 증가할 수 있다. 예를 들어, 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 문턱 전압들은 교란에 의해 상한 전압(VU)보다 높아질 수 있다.
스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 문턱 전압들이 제어된 후에 시간이 경과함에 따라, 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 문턱 전압들은 낮아질 수 있다. 예를 들어, 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 문턱 전압들은 하한 전압(VL)보다 낮아질 수 있다.
스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 문턱 전압들이 하한 전압(VL)보다 낮아지거나 상한 전압(VU)보다 높아지면, 불휘발성 메모리 장치(110)에서 오동작이 발생할 수 있다. 불휘발성 메모리 장치(110)에서 오동작이 발생하는 것을 방지하기 위하여, 패스-페일 체크 읽기가 수행될 수 있다.
예를 들어, 패스-페일 체크 읽기 시에, 불휘발성 메모리 장치(110)는 상한 전압(VU)을 이용하여 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 읽기 동작을 수행하고, 읽기 동작 시에 턴-오프 되는 오프-셀들을 카운트하는 오프-셀 카운트를 수행할 수 있다.
예를 들어, 패스-페일 체크 읽기 시에, 불휘발성 메모리 장치(110)는 하한 전압(VL)을 이용하여 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)의 읽기 동작을 수행하고, 읽기 동작 시에 턴-온 되는 온-셀들을 카운트하는 온-셀 카운트를 수행할 수 있다.
도 11은 도 4를 참조하여 설명된 읽기 동작의 응용 예를 보여주는 순서도이다. 예시적으로, 도 4의 읽기 동작이 선택 트랜지스터들의 패스-페일 체크 읽기에 적용된 예가 도 11에 도시된다. 도 1 내지 도 3, 도 5, 도 10 및 도 11을 참조하면, S310 단계에서, 불휘발성 메모리 장치(110)는 첫 번째 스트링 선택 라인에 대응하는 선택 트랜지스터들을 선택할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 동일한 높이에 위치한 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 중 첫 번째 스트링 선택 라인(SSL1a 또는 SSL1b)에 대응하는 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)을 선택할 수 있다.
S320 단계에서, 불휘발성 메모리 장치(110)는 선택된 선택 트랜지스터들에 대해 하한 전압(VL) 또는 상한 전압(VU)을 이용하여 읽기를 수행할 수 있다. 읽기는 프리차지, 디벨러프 및 래치의 순서로 진행될 수 있다. 프리차지 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)에 전원 전압을 충전한 후에 비트 라인들(BL1~BL4)을 플로팅할 수 있다. 디벨러프 시에, 행 디코더 회로(113)는 선택된 선택 트랜지스터들에 연결된 선택된 선택 라인에 하한 전압(VL) 또는 상한 전압(VU)을 인가하고, 비선택된 선택 트랜지스터들이 연결된 비선택된 선택 라인들 및 워드 라인들에 턴-온 전압들을 인가할 수 있다. 턴-온 전압들은 선택 트랜지스터들 및 메모리 셀들(MC)을 턴-온 하는 전압들일 수 있다. 래치 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)의 전압들에 따라 센스 래치들(SL)의 값들을 설정할 수 있다.
S330 단계에서, 불휘발성 메모리 장치(110)는 읽기의 결과를 누적할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 센스 래치들(SL)의 값들에 따라 데이터 래치들(DL1)을 갱신할 수 있다
S340 단계에서, 불휘발성 메모리 장치(110)는 선택된 선택 트랜지스터들이 마지막 스트링 선택 라인에 대응하는지 판별한다. 예를 들어, 불휘발성 메모리 장치(110)는 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터(GST) 전체에 대해 패스-페일 체크 읽기들이 완료되었는지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터(GST) 중에서 체크 대상인 일부 선택 트랜지스터들에 대해 패스-페일 체크 읽기들이 완료되었는지 판별할 수 있다.
패스-페일 체크 읽기가 완료되지 않았으면, S350 단계에서, 불휘발성 메모리 장치(110)는 다음 스트링 선택 라인에 대응하는 선택 트랜지스터들을 선택할 수 있다. 패스-페일 체크 읽기가 완료되었으면, S360 단계가 수행된다.
S360 단계에서, 불휘발성 메모리 장치(110)는 패스-페일 체크를 수행할 수 있다. 예를 들어, 하한 전압(VL)을 이용하여 패스-페일 체크 읽기가 수행된 경우, 패스-페일 체크 회로(PFC)는 온-셀 카운트를 수행하고, 카운트 결과를 임계 값과 비교할 수 있다. 상한 전압(VU)을 이용하여 패스-페일 체크 읽기가 수행된 경우, 패스-페일 체크 회로(PFC)는 오프-셀 카운트를 수행하고, 카운트 결과를 임계 값과 비교할 수 있다.
S370 단계에서, 불휘발성 메모리 장치(110)는 패스 또는 페일을 판별한다. 예를 들어, 카운트 결과가 임계 값 이하이면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스가 판별되면, 패스-페일 체크 읽기가 종료될 수 있다. 카운트 결과가 임계 값보다 크면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 페일이 판별되면, S380 단계에서, 불휘발성 메모리 장치(110)는 선택 트랜지스터 페일 프로세스를 진행할 수 있다. 예를 들어, 선택 트랜지스터 페일 프로세스는 선택 트랜지스터들의 문턱 전압들을 조절하는 동작 또는 메모리 블록(BLKa')을 배드 블록으로 설정하는 동작을 포함할 수 있다.
도 12는 도 11을 참조하여 설명된 패스-페일 체크 읽기의 응용 예를 보여주는 순서도이다. 도 1 내지 도 3, 도 5, 도 10 및 도 12를 참조하면, S410 단계에서, 불휘발성 메모리 장치(110)는 하한 전압(VL)을 이용하여 패스-페일 체크 읽기를 수행할 수 있다. 패스-페일 체크 읽기는 도 11을 참조하여 설명된 방법에 따라 수행될 수 있다. 하한 전압(VL)을 이용한 패스-페일 체크 읽기를 수행한 후네, S420 단계에서, 불휘발성 메모리 장치(110)는 상한 전압(VU)을 이용하여 패스-페일 체크 읽기를 수행할 수 있다. 패스-페일 체크 읽기는 도 11을 참조하여 설명된 방법에 따라 수행될 수 있다.
예를 들어, 스트링 선택 트랜지스터들(SSTa 또는 SSTb) 또는 접지 선택 트랜지스터들(GST)에 대해 하한 전압(VL) 및 상한 전압(VU)을 이용한 패스-페일 체크 읽기들이 연속적으로 수행될 수 있다.
도 13은 도 11을 참조하여 설명된 패스-페일 체크 읽기의 다른 응용 예를 보여주는 순서도이다. 도 1 내지 도 3, 도 5, 도 10 및 도 13을 참조하면, S510 단계에서, 불휘발성 메모리 장치(110)는 스트링 선택 트랜지스터들(SSTa)에 대해 패스-페일 체크 읽기를 수행할 수 있다. 패스-페일 체크 읽기는 도 11을 참조하여 설명된 방법에 따라 하한 전압(VL) 또는 상한 전압(VU)을 이용하여 수행될 수 있다. S520 단계에서, 불휘발성 메모리 장치(110)는 스트링 선택 트랜지스터들(SSTb)에 대해 패스-페일 체크 읽기를 수행할 수 있다. 패스-페일 체크 읽기는 도 11을 참조하여 설명된 방법에 따라 하한 전압(VL) 또는 상한 전압(VU)을 이용하여 수행될 수 있다. S530 단계에서, 불휘발성 메모리 장치(110)는 접지 선택 트랜지스터들(GST)에 대해 패스-페일 체크 읽기를 수행할 수 있다. 패스-페일 체크 읽기는 도 11을 참조하여 설명된 방법에 따라 하한 전압(VL) 또는 상한 전압(VU)을 이용하여 수행될 수 있다.
예를 들어, 메모리 블록(BLKa)에 속한 서로 다른 높이의 선택 트랜지스터들에 대해 패스-페일 체크 읽기들이 연속적으로 수행될 수 있다.
도 14는 메모리 셀들(MC)에 대한 신뢰성 테스트 읽기가 수행되는 예를 보여준다. 도 14에서, 가로 축은 메모리 셀들(MC)의 문턱 전압들(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 도 1 내지 도 3, 도 5 및 도 14를 참조하면, 메모리 셀들(MC)은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 갖도록 프로그램될 수 있다.
불휘발성 메모리 장치(110)에서 프로그램 동작, 읽기 동작 및 소거 동작이 수행되는 동안, 메모리 셀들(MC)의 문턱 전압들은 교란(disturb)에 의해 증가할 수 있다. 예를 들어, 소거 상태(E)를 갖는 메모리 셀들의 문턱 전압들이 가장 많이 증가할 수 있다.
메모리 셀들(MC)이 프로그램된 후에 시간이 경과함에 따라, 메모리 셀들(MC)의 문턱 전압들은 낮아질 수 있다. 예를 들어, 제7 프로그램 상태(P7)를 갖는 메모리 셀들의 문턱 전압들이 가장 많이 낮아질 수 있다.
소거 상태(E)의 메모리 셀들의 문턱 전압들이 상승하거나 제7 프로그램 상태(P7)의 메모리 셀들의 문턱 전압들이 감소하면, 읽기 동작을 수행할 때에 읽기 에러가 발생할 수 있다. 읽기 에러가 발생하는 것을 방지하기 위하여, 신뢰성 테스트 읽기가 수행될 수 있다.
예를 들어, 신뢰성 테스트 읽기 시에, 불휘발성 메모리 장치(110)는 제1 읽기 전압(VR1)을 이용하여 메모리 셀들(MC)에 대해 읽기 동작을 수행하고, 소거 상태(E)로 프로그램된 메모리 셀들 중에서 제1 읽기 전압(VR1)보다 높은 문턱 전압을 갖는 오프-셀들의 수를 카운트하는 오프-셀 카운트를 수행할 수 있다. 불휘발성 메모리 장치(110)는 소거 상태(E)로 프로그램된 메모리 셀들 중에서 제1 읽기 전압(VR1)보다 낮은 문턱 전압을 갖는 온-셀들의 수를 카운트하는 온-셀 카운트를 수행하고, 온-셀 카운트의 결과에 따라 오프-셀 카운트의 결과를 추정할 수 있다.
예를 들어, 신뢰성 테스트 읽기 시에, 불휘발성 메모리 장치(110)는 제2 읽기 전압(VR2)을 이용하여 메모리 셀들(MC)에 대해 읽기 동작을 수행하고, 제7 프로그램 상태(P7)로 프로그램된 메모리 셀들 중에서 제2 읽기 전압(VR2)보다 낮은 문턱 전압을 갖는 온-셀들의 수를 카운트하는 온-셀 카운트를 수행할 수 있다. 불휘발성 메모리 장치(110)는 제7 프로그램 상태(P7)로 프로그램된 메모리 셀들 중에서 제2 읽기 전압(VR2)보다 높은 문턱 전압을 갖는 오프-셀들의 수를 카운트하는 오프-셀 카운트를 수행하고, 오프-셀 카운트의 결과에 따라 온-셀 카운트의 결과를 추정할 수 있다.
도 15는 도 4를 참조하여 설명된 읽기 동작의 다른 응용 예를 보여주는 순서도이다. 예시적으로, 도 4의 읽기 동작이 메모리 셀들(MC)의 신뢰성 테스트 읽기에 적용된 예가 도 15에 도시된다. 도 1 내지 도 3, 도 5, 도 14 및 도 15를 참조하면, S610 단계에서, 불휘발성 메모리 장치(110)는 신뢰성 테스트 읽기를 수행할 워드 라인을 선택할 수 있다.
S620 단계에서, 불휘발성 메모리 장치(110)는 첫 번째 스트링 선택 라인을 선택할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 동일한 높이에 위치한 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 중에서 첫 번째 스트링 선택 라인(SSL1a 또는 SSL1b)을 선택할 수 있다.
S630 단계에서, 불휘발성 메모리 장치(110)는 제1 읽기 전압(VR1) 또는 제2 읽기 전압(VR2)을 이용하여 읽기를 수행할 수 있다. 읽기는 프리차지, 디벨러프 및 래치의 순서로 진행될 수 있다. 프리차지 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)에 전원 전압을 충전한 후에 비트 라인들(BL1~BL4)을 플로팅할 수 있다. 디벨러프 시에, 행 디코더 회로(113)는 선택된 스트링 선택 라인에 대응하는 스트링 선택 라인들(SSL1a, SSL1b) 및 접지 선택 라인(GSL1)에 턴-온 전압을 인가하고, 비선택된 워드 라인들에 턴-온 전압을 인가하고, 그리고 선택된 워드 라인에 제1 읽기 전압(VR1) 또는 제2 읽기 전압(VR2)을 인가할 수 있다. 래치 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL1~BL4)의 전압들에 따라 센스 래치들(SL)의 값들을 설정할 수 있다.
S640 단계에서, 불휘발성 메모리 장치(110)는 읽기의 결과를 누적할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 센스 래치들(SL)의 값들에 따라 데이터 래치들(DL1)을 갱신할 수 있다
S650 단계에서, 불휘발성 메모리 장치(110)는 선택된 스트링 선택 라인이 마지막 스트링 선택 라인인지 판별한다. 예를 들어, 불휘발성 메모리 장치(110)는 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 또는 전체에 대해 신뢰성 테스트 읽기들이 완료되었는지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 중에서 테스트 대상인 일부 스트링 선택 라인들에 대해 신뢰성 테스트 읽기들이 완료되었는지 판별할 수 있다.
신뢰성 테스트 읽기들이 완료되지 않았으면, S660 단계에서, 불휘발성 메모리 장치(110)는 다음 스트링 선택 라인을 선택할 수 있다. 신뢰성 테스트 읽기가 완료되었으면, S670 단계가 수행된다.
S670 단계에서, 불휘발성 메모리 장치(110)는 패스-페일 체크를 수행할 수 있다. 예를 들어, 제1 읽기 전압(VR1)을 이용하여 신뢰성 테스트 읽기가 수행된 경우, 패스-페일 체크 회로(PFC)는 오프-셀 카운트를 수행하고, 카운트 결과를 임계 값과 비교할 수 있다. 제2 일기 전압(VR2)을 이용하여 신뢰성 테스트 읽기가 수행된 경우, 패스-페일 체크 회로(PFC)는 온-셀 카운트를 수행하고, 카운트 결과를 임계 값과 비교할 수 있다.
S680 단계에서, 불휘발성 메모리 장치(110)는 패스 또는 페일을 판별한다. 예를 들어, 카운트 결과가 임계 값 이하이면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스가 판별되면, 신뢰성 테스트 읽기가 종료될 수 있다. 카운트 결과가 임계 값보다 크면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 페일이 판별되면, S690 단계에서, 불휘발성 메모리 장치(110)는 신뢰성 페일 프로세스를 진행할 수 있다. 예를 들어, 신뢰성 페일 프로세스는 메모리 블록(BLKa')의 메모리 셀들(MC)로부터 데이터를 읽고, 읽혀진 데이터를 다른 메모리 블록에 프로그램하는 리프레시를 포함할 수 있다.
도 16은 도 4를 참조하여 설명된 읽기 동작의 또 다른 응용 예를 보여주는 순서도이다. 예시적으로, 도 4의 읽기 동작이 메모리 셀들(MC)의 신뢰성 테스트 읽기에 적용된 응용 예가 도 16에 도시된다. 도 1 내지 도 3, 도 5, 도 14 및 도 16을 참조하면, S710 단계에서, 불휘발성 메모리 장치(110)는 첫 번째 스트링 선택 라인을 선택할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 동일한 높이에 위치한 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 중에서 첫 번째 스트링 선택 라인(SSL1a 또는 SSL1b)을 선택할 수 있다.
S720 단계에서, 불휘발성 메모리 장치(110)는 신뢰성 테스트 읽기를 수행할 물리 페이지를 선택할 수 있다.
S730 단계에서, 불휘발성 메모리 장치(110)는 제1 읽기 전압(VR1) 또는 제2 읽기 전압(VR2)을 이용하여 읽기를 수행할 수 있다. 읽기는 프리차지, 디벨러프 및 래치의 순서로 진행될 수 있다.
S740 단계에서, 불휘발성 메모리 장치(110)는 읽기의 결과를 누적할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 센스 래치들(SL)의 값들에 따라 데이터 래치들(DL1)을 갱신할 수 있다
S750 단계에서, 불휘발성 메모리 장치(110)는 선택된 스트링 선택 라인이 마지막 스트링 선택 라인인지 판별한다. 예를 들어, 불휘발성 메모리 장치(110)는 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 또는 전체에 대해 신뢰성 테스트 읽기들이 완료되었는지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b) 중에서 테스트 대상인 일부 스트링 선택 라인들에 대해 신뢰성 테스트 읽기들이 완료되었는지 판별할 수 있다.
신뢰성 테스트 읽기들이 완료되지 않았으면, S760 단계에서, 불휘발성 메모리 장치(110)는 다음 스트링 선택 라인을 선택할 수 있다. 신뢰성 테스트 읽기가 완료되었으면, S770 단계가 수행된다.
S770 단계에서, 불휘발성 메모리 장치(110)는 패스-페일 체크를 수행할 수 있다. S780 단계에서, 불휘발성 메모리 장치(110)는 패스 또는 페일을 판별한다. 예를 들어, 카운트 결과가 임계 값 이하이면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스가 판별되면, 신뢰성 테스트 읽기가 종료될 수 있다. 카운트 결과가 임계 값보다 크면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 페일이 판별되면, S790 단계에서, 불휘발성 메모리 장치(110)는 신뢰성 페일 프로세스를 진행할 수 있다.
도 15의 동작 방법과 비교하면, 도 16에서, 불휘발성 메모리 장치(110)는 스트링 선택 라인들(SSL1a~SSL4a 또는 SSL1b~SSL4b)을 순차적으로 선택할 때에, 서로 다른 물리 페이지들에 대해 신뢰성 테스트 읽기를 수행할 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 17을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 도 1 내지 도 16을 참조하여 설명된 방법에 따라 동작하도록 구성될 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 도 6을 참조하여 설명된 방법에 따라 소거 동작을 수행하거나, 도 11을 참조하여 설명된 방법에 따라 패스-페일 체크 읽기를 수행하거나, 또는 도 15 또는 도 16을 참조하여 설명된 방법에 따라 신뢰성 테스트 읽기를 수행하도록 구성될 수 있다. 따라서, 불휘발성 메모리 장치(110)의 동작 속도가 향상되며, 스토리지 장치(100)의 동작 속도가 향상된다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 17에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 18 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 18은 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 17 및 도 18을 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 19는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 19를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치(100)를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
스토리지 장치(1300)는 도 17을 참조하여 설명된 바와 같이, 도 1 내지 도 16을 참조하여 설명된 방법에 따라 동작하도록 구성되는 불휘발성 메모리 장치(110)를 포함할 수 있다. 따라서, 스토리지 장치(1300)의 동작 속도가 향상되면, 스토리지 장치(1300)를 액세스하는 컴퓨팅 장치(1000)의 동작 속도 또한 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 PFC; 패스-페일 체크 회로
117; 데이터 입출력 회로 119; 제어 로직 회로
100; 스토리지 장치 110; 불휘발성 메모리 장치
120; 컨트롤러 130; 랜덤 액세스 메모리(RAM)
121; 버스 122; 프로세서
123; 랜덤 액세스 메모리 124; 에러 정정 블록
125; 호스트 인터페이스 126; 버퍼 제어 회로
127; 메모리 인터페이스

Claims (10)

  1. 복수의 선택 라인들에 연결되는 복수의 셀 스트링들을 포함하고, 각 스트링 선택 라인은 둘 이상의 셀 스트링들에 연결되고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결되는 메모리 셀들 및 상기 복수의 선택 라인들 중 대응하는 선택 라인에 연결되는 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    읽기 시에 상기 복수의 선택 라인들을 순차적으로 선택하도록 구성되는 행 디코더 회로;
    상기 복수의 선택 라인들 중 제1 선택 라인이 선택된 때에 상기 제1 선택 라인의 상기 둘 이상의 셀 스트링들의 읽기 결과를 래치들에 저장하고, 그리고 상기 복수의 선택 라인들 중 제2 선택 라인이 선택된 때에 상기 제2 선택 라인의 상기 둘 이상의 셀 스트링들의 읽기 결과에 기반하여 상기 래치들에 저장된 읽기 결과를 갱신하도록 구성되는 페이지 버퍼 회로; 그리고
    상기 복수의 선택 라인들의 각각의 읽기 결과에 의해 상기 래치들에 저장된 읽기 결과의 갱신이 완료된 후에, 상기 갱신이 완료된 읽기 결과로부터 제1 비트 값 및 제2 비트 값 중 상기 제1 비트 값들 카운트하도록 구성되는 패스-페일 체크 회로; 그리고
    상기 패스-페일 체크 회로의 카운트 값에 기반하여 후속 동작을 제어하도록 구성되는 제어 로직 회로를 포함하는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 셀 스트링들은 상기 복수의 선택 라인들과 교차하는 방향으로 신장되는 복수의 비트 라인들과 연결되고, 각 비트 라인은 둘 이상의 셀 스트링들에 연결되고,
    상기 복수의 선택 라인들이 순차적으로 선택될 때에, 상기 페이지 버퍼 회로는 각 비트 라인에 연결된 상기 둘 이상의 셀 스트링들의 읽기 결과들을 누적하도록 구성되는 불휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 후속 동작은, 상기 패스-페일 체크 회로의 카운트 값이 문턱 값 이상일 때에 페일을 판단하고, 그리고 상기 패스-페일 체크 회로의 카운트 값이 상기 문턱 값보다 작을 때에 패스를 판단하는 것을 포함하는 불휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 읽기는 소거 검증 읽기이고,
    상기 제1 비트 값은 상기 소거 검증 읽기 시에 턴-온 되는 온-셀에 대응하고,
    상기 패스-페일 체크 회로의 카운트 값이 임계 값 이상이면, 상기 제어 로직 회로는 다음 소거 루프를 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.
  5. 제3 항에 있어서,
    상기 읽기는 상기 복수의 셀 스트링들의 선택 트랜지스터들에 대한 패스-페일 체크 읽기이고,
    상기 제1 비트 값은 상기 패스-페일 체크 읽기 시에 턴-온 되는 온-셀 또는 턴-오프 되는 오프-셀에 대응하고,
    상기 패스-페일 체크 회로의 카운트 값이 임계 값 이상이면, 상기 제어 로직 회로는 선택 트랜지스터 페일 프로세스를 수행하도록 구성되는 불휘발성 메모리 장치.
  6. 제3 항에 있어서,
    상기 읽기는 상기 복수의 셀 스트링들의 메모리 셀들 중 일부 메모리 셀들에 대한 신뢰성 테스트 읽기이고,
    상기 제1 비트 값은 상기 신뢰성 테스트 읽기 시에 턴-온 되는 온-셀 또는 턴-오프 되는 오프-셀에 대응하고,
    상기 패스-페일 체크 회로의 카운트 값이 임계 값 이상이면, 상기 제어 로직 회로는 신뢰성 페일 프로세스를 수행하도록 구성되는 불휘발성 메모리 장치.
  7. 복수의 선택 라인들에 연결되는 복수의 셀 스트링들을 포함하고, 각 스트링 선택 라인은 둘 이상의 셀 스트링들에 연결되고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결되는 메모리 셀들 및 상기 복수의 선택 라인들 중 대응하는 선택 라인에 연결되는 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    읽기 시에 상기 복수의 선택 라인들을 순차적으로 선택하도록 구성되는 행 디코더 회로;
    각 선택 라인이 선택된 때에 상기 둘 이상의 셀 스트링들의 읽기 결과를 획득하고, 상기 복수의 선택 라인들이 순차적으로 선택될 때에 상기 복수의 셀 스트링들의 읽기 결과들을 누적하도록 구성되는 페이지 버퍼 회로;
    상기 누적된 읽기 결과들에 기반하여 후속 동작을 제어하도록 구성되는 제어 로직 회로; 그리고
    상기 누적된 읽기 결과들로부터 제1 비트 값 및 제2 비트 값 중 상기 제1 비트 값들 카운트하도록 구성되는 패스-페일 체크 회로를 포함하고,
    상기 읽기는 소거 검증 읽기이고,
    상기 제1 비트 값은 상기 소거 검증 읽기 시에 턴-온 되는 온-셀에 대응하고,
    상기 패스-페일 체크 회로의 카운트 값이 임계 값 이상이면, 상기 제어 로직 회로는 다음 소거 루프를 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하고,
    상기 복수의 선택 라인들 중에서 제1 선택 라인이 선택된 때에, 상기 페이지 버퍼 회로는 상기 둘 이상의 셀 스트링들의 읽기 결과를 둘 이상의 래치들에 저장하도록 구성되고, 그리고
    상기 복수의 선택 라인들 중에서 제2 선택 라인이 선택된 때에, 상기 페이지 버퍼 회로는 상기 둘 이상의 셀 스트링들의 읽기 결과에 따라 상기 둘 이상의 래치들에 저장된 값들을 갱신하도록 구성되는 불휘발성 메모리 장치.
  8. 제7 항에 있어서,
    상기 복수의 선택 라인들을 순차적으로 선택하며 상기 복수의 셀 스트링들의 상기 읽기 결과들이 상기 둘 이상의 래치들에 누적된 후에, 상기 페이지 버퍼 회로는 상기 둘 이상의 래치들에 누적된 값들을 상기 패스-페일 체크 회로로 출력하도록 구성되는 불휘발성 메모리 장치.
  9. 복수의 선택 라인들에 연결되는 복수의 셀 스트링들을 포함하고, 각 스트링 선택 라인은 둘 이상의 셀 스트링들에 연결되고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결되는 메모리 셀들 및 상기 복수의 선택 라인들 중 대응하는 선택 라인에 연결되는 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    읽기 시에 상기 복수의 선택 라인들을 순차적으로 선택하도록 구성되는 행 디코더 회로;
    각 선택 라인이 선택된 때에 상기 둘 이상의 셀 스트링들의 읽기 결과를 획득하고, 상기 복수의 선택 라인들이 순차적으로 선택될 때에 상기 복수의 셀 스트링들의 읽기 결과들을 누적하도록 구성되는 페이지 버퍼 회로;
    상기 누적된 읽기 결과들에 기반하여 후속 동작을 제어하도록 구성되는 제어 로직 회로; 그리고
    상기 누적된 읽기 결과들로부터 제1 비트 값 및 제2 비트 값 중 상기 제1 비트 값들 카운트하도록 구성되는 패스-페일 체크 회로를 포함하고,
    상기 읽기는 소거 검증 읽기이고,
    상기 제1 비트 값은 상기 소거 검증 읽기 시에 턴-온 되는 온-셀에 대응하고,
    상기 패스-페일 체크 회로의 카운트 값이 임계 값 이상이면, 상기 제어 로직 회로는 다음 소거 루프를 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하고,
    각 선택 라인이 선택된 때에, 상기 페이지 버퍼 회로는 선택된 선택 라인에 연결된 상기 둘 이상의 셀 스트링들에 속한 모든 메모리 셀들로부터 상기 읽기 결과를 획득하도록 구성되는 불휘발성 메모리 장치.
  10. 제1 선택 라인 및 제2 선택 라인에 연결된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 복수의 셀 스트링들 중에서 상기 제1 선택 라인에 연결된 제1 셀 스트링들에 대해 읽기 동작을 수행하여 제1 읽기 결과를 획득하고, 그리고 상기 제1 읽기 결과를 래치들에 저장하는 단계;
    상기 복수의 셀 스트링들 중에서 상기 제2 선택 라인에 연결된 제2 셀 스트링들에 대해 읽기 동작을 수행하여 제2 읽기 결과를 획득하고, 그리고 상기 제2 읽기 결과에 기반하여 상기 래치들에 저장된 상기 제1 읽기 결과를 갱신하는 단계;
    상기 갱신된 읽기 결과로부터 제1 비트 값 및 제2 비트 값 중 상기 제1 비트 값들을 카운트하는 단계; 그리고
    상기 카운트 값에 따라 후속 동작을 수행하는 단계를 포함하는 동작 방법.
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