JP6521692B2 - 不揮発性メモリ及びメモリコントローラを含むメモリシステムの動作方法 - Google Patents
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Description
実施形態として、前記消去ブロックの数を調節する段階で、前記割当間隔が増加すれば、前記消去ブロックの数が減少する。
実施形態として、前記消去ブロックの数を調節する段階で、前記割当間隔が減少すれば前記消去ブロックの数が増加する。
実施形態として、前記タイムスタンプが示す時間及び現在時間の差が閾値より大きい時、前記消去ブロックが再び消去される。
実施形態として、前記現在時間は、前記消去ブロックが前記自由ブロックに割当することを要請する要請が生成された時間を示す。
実施形態として、前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される。
複数のメモリブロックを含む不揮発性メモリ及び前記不揮発性メモリを制御するメモリコントローラを含む本発明の他の実施形態によるメモリシステムの動作方法は、
実施形態として、前記現在時間は、前記消去ブロックが前記自由ブロックに割当することを要請する要請が生成された時間を示し、前記自由ブロックは、前記複数のメモリブロックの中でデータを格納しない状態であり、データを格納するデータブロックに選択されるメモリブロックを示す。
実施形態として、前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される。
また、本発明によれば、消去ブロックのうち、消去された後、経過した経過時間が閾値時間より大きい消去ブロックが再消去される。したがって、消去の後、長い時間が経過することによって消去ブロックで発生するエラーが防止されるので、向上された信頼性を有するメモリシステムの動作方法が提供される。
図1は本発明の第1実施形態によるメモリシステム100を示すブロック図である。図1を参照すれば、メモリシステム100は不揮発性メモリ110及びメモリコントローラ120を含む。
予備ブロックキュー121は複数のメモリブロックBLK1〜BLKzの中で予備ブロックを管理する。データブロックが無効化されて無効ブロックが生成されれば、生成された無効ブロックは予備ブロックキュー121に登録される。消去ブロックが自由ブロックに割当されれば、自由ブロックに割当された消去ブロックは予備ブロックキュー121から削除される。
S120段階で、消去ブロックの設定数が調節される。例えば、消去管理者127は割当間隔にしたがって、設定数を調節する。即ち、消去管理者127は予備ブロックキュー121で消去ブロックに維持されるメモリブロックの数を調節する。
S230段階で、割当間隔が減少するか否かが判別される。割当間隔が減少すれば、S240段階で消去ブロックの設定数が増加する。即ち、予備ブロックキュー123で消去ブロックに維持されるメモリブロックの数が増加する。
例示的に、設定数の基本値又は初期値は、メモリコントローラ120又は不揮発性メモリ110に格納される。例えば、メモリコントローラ120はROMのような不揮発性格納媒体に設定数の基本値又は初期値を格納することができる。設定数の基本値又は初期値が不揮発性メモリ110に格納される場合、メモリコントローラ120は電源が供給される時、不揮発性メモリ110から設定数の初期値又は基本値を読み出すことができる。他の例として、設定数の初期値又は基本値は外部装置又は外部から受信される信号によって決定される。
不揮発性メモリ210は複数のメモリブロックBLK1〜BLKzを含む。複数のメモリブロックBLK1〜BLKzは自由ブロック、データブロック、無効ブロック、又は消去ブロックを含む。不揮発性メモリ210は図1乃至図7を参照して説明された不揮発性メモリ110と同一の構造を有し、同一の方法で動作する。
予備ブロックキュー221は複数のメモリブロックBLK1〜BLKzの中で予備ブロックを管理する。データブロックが無効化されて無効ブロックが生成されれば、生成された無効ブロックは予備ブロックキュー221に登録される。消去ブロックが自由ブロックに割当されれば、自由ブロックに割当された消去ブロックは予備ブロックキュー221から削除される。
時間生成器225は現在時間を示す情報を生成する。例えば、時間生成器225は自身で時間情報を生成する装置又は外部装置(例えば、メモリシステム200のホスト)から時間情報を受信して出力する装置である。
S430段階で、タイムスタンプ及び現在時間に基づいて、経過時間が計算される。消去管理者227は第1消去ブロックと連関されたタイムスタンプを獲得する。
例えば、第1消去ブロックのタイムスタンプがメモリコントローラ220の内部メモリに格納されている場合、消去管理者227は内部メモリからタイムスタンプを読み出す。第1消去ブロックのタイムスタンプが不揮発性メモリ210に格納されている場合、消去管理者227は不揮発性メモリ210からタイムスタンプを読み出す。
例えば、消去ブロックのタイムスタンプは、表1のようなテーブル(以下で、消去テーブルであると称する)の形態で管理される。
消去管理者227は時間生成器225から現在時間を獲得する。消去管理者227はタイムスタンプ及び現在時間を比較して経過時間を計算する。経過時間は、第1消去ブロックが消去された後、現在に到達する時までに経過した時間を示す。経過時間は、現在時間とタイムスタンプとが示す時間の差に該当する。
消去管理者227はメモリコントローラ220内で閾値時間を獲得するか、或いは不揮発性メモリ210から閾値時間を獲得する。消去管理者227は獲得された閾値時間を経過時間と比較する。
経過時間が閾値時間より大きい場合、第1消去ブロックは書込み又は読出しエラーを引き起こし得る。この時、S460段階で、第1消去ブロックが再消去される。消去管理者227は第1消去ブロックを再消去する。以後に、S470段階で、再消去された第1消去ブロックが自由ブロックに割当される。
自由ブロックが要請される時、第1番目の消去ブロックである第1メモリブロックB1の第1タイムスタンプTS1が現在時間と比較される。現在時間と第1タイムスタンプTS1との差である経過時間が閾値時間より大きい時、第1メモリブロックB1は消去された後に自由ブロックに割当される。
経過時間が閾値時間より大きければ、第1消去ブロックは書込み又は読出しエラーを引き起こさない。したがって、S560段階で、第1消去ブロックが自由ブロックに割当される。
自由ブロックが要請される時、第1番目の消去ブロックである第1メモリブロックB1の第1タイムスタンプTS1が現在時間と比較される。現在時間と第1タイムスタンプTS1との差である経過時間が閾値時間より大きい時、第1メモリブロックB1は予備ブロックキュー221に再びエンキュー(enqueue)される。
以後に、第2メモリブロックB2が選択される。第2メモリブロックB2の第2タイムスタンプTS2が現在時間と比較される。現在時間と第2タイムスタンプTS2との差である経過時間が閾値時間より大きくない時、第2メモリブロックB2は自由ブロックに割当される。
不揮発性メモリ310はメモリコントローラ320の制御にしたがって、書込み、読出し、及び消去を遂行するように構成される。不揮発性メモリ310は複数のメモリブロックBLK1〜BLKzを含む。
第3実施形態によるメモリシステム300は、図1を参照して説明されたメモリシステム100及び図7を参照して説明されたメモリシステム200が組合された形態である。即ち、メモリシステム300は予備ブロックキュー321で維持される消去ブロックの数である設定数を調節することができ、消去ブロックのタイムスタンプ及び現在時間によって再消去遂行することができる。
S620段階で、消去ブロックの設定数が調節される。例えば、消去管理者327は割当間隔にしたがって、設定数を調節する。即ち、消去管理者327は予備ブロックキュー321で消去ブロックに維持されるメモリブロックの数を調節する。設定数は、図3乃至図6を参照して説明された方法によって調節される。
S630段階で、無効ブロックが消去される間にタイムスタンプが格納される。無効ブロックを消去する時、消去管理者327は時間生成器325から時間情報を受信し、受信された時間情報を消去ブロックのタイムスタンプとして格納する。
即ち、メモリシステム300は自由ブロックが割当される割当間隔にしたがって、予備ブロックキュー321の設定数を調節する。また、自由ブロックが要請される時、選択された消去ブロックが消去された後、閾値時間より長い経過時間が経過したことによって、消去ブロックが再消去される。
メモリセルアレイ411は、図1、図7、及び図13を参照して説明されたように、複数のメモリブロックBLK1〜BLKzを含む。各メモリブロックは複数のメモリセルを含む。各メモリブロックは少なくとも1つの接地選択ラインGSL、複数のワードラインWL、及び少なくとも1つのストリング選択ラインSSLを通じてアドレスデコーダ回路413に連結される。各メモリブロックは複数のビットラインBLを通じてページバッファ回路415に連結される。複数のメモリブロックBLK1〜BLKzは複数のビットラインBLに共通に連結される。複数のメモリブロックBLK1〜BLKzのメモリセルは同一な構造を有する。
ページバッファ回路415はメモリセルアレイ411のメモリセルにプログラムされるデータ又はメモリセルから読み出されるデータを格納する。プログラムの時に、ページバッファ回路415はメモリセルにプログラムされるデータを格納する。格納されたデータに基づいて、ページバッファ回路415は複数のビットラインBLをバイアスできる。プログラムの時に、ページバッファ回路415は書込みドライバとして機能する。読出しの時に、ページバッファ回路415はビットラインBLの電圧をセンシングし、センシング結果を格納する。読出しの時に、ページバッファ回路415は感知増幅器として機能する。
データ入出力回路417は受信されるデータDATAを臨時的に格納する。データ入出力回路417は格納されたデータをページバッファ回路415に伝達する。データ入出力回路417はページバッファ回路415から伝達されるデータDATAを臨時的に格納する。データ入出力回路417は格納されたデータDATAを外部へ伝送する。データ入出力回路417はバッファメモリとして機能する。
設定数は不揮発性メモリ410に格納される。例えば、設定数は複数のメモリブロックBLK1〜BLKzの中でメタデータを格納するように設定されたメモリブロックに格納される。設定数は不揮発性メモリ410のヒューズ回路(図示せず)に格納される。ヒューズ回路(図示せず)は制御ロジック回路419内に提供される。
図15及び図16を参照すれば、メモリブロックBKLaは複数のストリングSRを含む。複数のストリングSRは複数のビットラインBL1〜BLnに各々連結される。各ストリングSRは接地選択トランジスタGST、メモリセルMC、及びストリング選択トランジスタSSTを含む。
各ストリングSRのストリング選択トランジスタSSTはメモリセルMC及びビットラインBLの間に連結される。複数のストリングSRのストリング選択トランジスタSSTは複数のビットラインBL1〜BLnに各々連結される。複数のビットラインBL1〜BLnはページバッファ回路415に連結される。
複数のストリングSRで、共通ソースラインCSLから同一の順序に位置したメモリセルMCは1つのワードラインに共通に連結される。複数のストリングSRのメモリセルMCは複数のワードラインWL1〜WLmに連結される。複数のワードラインWL1〜WLmはアドレスデコーダ回路413に連結される。
1つのメモリセルMCは1つ又は2つ以上のビットを格納することができる。
例えば、行方向(row direction)に沿って配列されたセルストリングCS11、CS12は第1行を形成し、行方向(row direction)に沿って配列されたセルストリングCS21、CS22は第2行を形成する。列方向(column direction)に沿って配列されたセルストリングCS11、CS21は第1列を形成し、列方向(column direction)に沿って配列されたセルストリングCS12、CS22は第2列を形成する。
複数のセルトランジスタは接地選択トランジスタGSTa、GSTb、メモリセルMC1〜MC6、及びストリング選択トランジスタSSTa、SSTbを含む。各セルストリングの接地選択トランジスタGSTa、GSTb、メモリセルMC1〜MC6、及びストリング選択トランジスタSSTa、GSTbはセルストリングCS11〜CS21、CS12〜CS22が行及び列に沿って配列される平面(例えば、メモリブロックBLKbの基板の上の平面)と垂直になる高さ方向に積層される。
最下端の接地選択トランジスタGSTaは共通ソースラインCSLに共通に連結される。
例示的に、同一の高さ(又は順序)の接地選択トランジスタは同一の接地選択ラインに連結され、互に異なる高さ(又は順序)を有する接地選択トランジスタは互に異なる接地選択ラインに連結される。例えば、第1高さの接地選択トランジスタGSTaは第1接地選択ラインに共通に連結され、第2高さの接地選択トランジスタGSTbは第2接地選択ラインに共通に連結される。
例示的に、同一の行のセルストリングのストリング選択トランジスタは1つのストリング選択ラインに共通に連結される。例えば、第1行のセルストリングCS11、CS12のストリング選択トランジスタSSTa、SSTbは1つのストリング選択ラインに共通に連結される。第2行のセルストリングCS21、CS22のストリング選択トランジスタSSTa、SSTbは1つのストリング選択ラインに共通に連結される。
セルストリングの列の数は増加又は減少してもよい。セルストリングの列の数を変更することによって、セルストリングの列に連結されるビットラインの数及び1つのストリング選択ラインに連結されるセルストリングの数もまた変更することができる。
セルストリングの高さは増加又は減少してもよい。例えば、セルストリングの各々に積層される接地選択トランジスタ、メモリセル又はストリング選択トランジスタの数は増加又は減少することができる。
セルストリングCS11〜CS21、CS12〜CS22の選択された行で、書込み及び読出しはワードラインの単位で遂行されることができる。セルストリングCS11〜CS21、CS12〜CS22の選択された行で、選択されたワードラインに連結されたメモリセルがプログラムされる。
バス521はメモリコントローラ520の構成要素の間にチャンネルを提供するように構成される。
メモリインターフェイス524はプロセッサ522の制御にしたがって、不揮発性メモリ410との通信を遂行する。
図19では、1つのチャンネルに複数の不揮発性メモリチップが連結されると説明された。しかし、1つのチャンネルに1つの不揮発性メモリチップが連結されるようにメモリシステム600が変更されてもよい。
メモリ730はメモリシステム700のバッファメモリである。例えば、メモリコントローラ720は外部ホストから受信されるデータをメモリ730に臨時的に格納することができる。メモリ730に格納されたデータは不揮発性メモリ710に書き込まれる。メモリコントローラ720は不揮発性メモリ710から読み出したデータをメモリ730に臨時的に格納することができる。メモリ730に格納されたデータは外部ホストへ出力されるか、或いは不揮発性メモリ710に再書き込まれる。メモリ730はDRAMを含む。
例示的に、本発明の実施形態によるメモリシステムはSSD(Solid State Drive)を形成する。
プロセッサ1100はコンピューティング装置1000の諸般動作を制御し、論理演算を遂行することができる。例えば、プロセッサ1100はシステムオンチップ(SoC、System−on−Chip)で構成することができる。プロセッサ1100は汎用コンピュータに使用される汎用プロセッサ、特殊目的コンピュータに使用される特殊目的プロセッサ、又はモバイルコンピューティング装置に使用されるアプリケーションプロセッサであってもよい。
ストレージ1300は本発明の実施形態によるメモリシステムを含むことができる。例えば、ストレージ1300は自由ブロックの割当間隔にしたがって、消去ブロックに維持されるメモリブロックの数である設定数を調節することができる。ストレージ1300は消去ブロックのタイムスタンプに基づいて、消去ブロックを再消去することができる。
コンピューティング装置1000はスマートフォン、スマートパッド、スマートカメラ等のようなモバイルコンピューティング装置を形成することができる。コンピューティング装置1000は個人用コンピュータ、ノートブック型コンピュータ、スマートテレビジョン等のような多様な装置を形成することができる。
110、210、310、410 不揮発性メモリ
BLK1〜BLKz メモリブロック
411 メモリセルアレイ
413 アドレスデコーダ回路
415 ページバッファ回路
417 データ入出力回路
419 制御ロジック回路
120、220、320、520 メモリコントローラ
521 バス
522 ホストプロセッサ
523 メモリ
524 メモリインターフェイス
525 エラー訂正ブロック
526 ホストインターフェイス
527 装置プロセッサ
121、221、321 予備ブロックキュー
123、323 割当間隔計算機
225、325 時間生成器
127、227、327 消去管理者
1000 コンピューティング装置
1100 プロセッサ
1200 メモリ
1300 ストレージ
1400 モデム
1500 使用者インターフェイス
Claims (20)
- 複数のメモリブロックを含む不揮発性メモリ及び前記不揮発性メモリを制御するメモリコントローラを含むメモリシステムの動作方法において、
前記複数のメモリブロックの中で自由ブロックの割当間隔を計算する段階と、
前記割当間隔にしたがって前記複数のメモリブロックの中で消去ブロックの数を調節する段階と、を含み、
前記消去ブロックは、前記複数のメモリブロックの中で消去された状態のメモリブロックを示し、
前記自由ブロックは、前記消去ブロックの中でデータを書き込むように選択されたメモリブロックを示す動作方法。 - 前記割当間隔は、最も最近に前記自由ブロックに割当された予め定まれた個数のメモリブロックの割当間隔である請求項1に記載の動作方法。
- 前記消去ブロックの数を調節する段階で、前記割当間隔が増加すれば、前記消去ブロックの数が減少される請求項1に記載の動作方法。
- 前記消去ブロックの数を調節する段階で、前記割当間隔が減少すれば、前記消去ブロックの数が増加される請求項1に記載の動作方法。
- 無効ブロックを消去して消去ブロックを生成する時、タイムスタンプ(time stamp)を格納する段階をさらに含み、
前記無効ブロックは、前記複数のメモリブロックの中で無効データを格納し、前記無効データを格納したデータブロックが無効化されて生成されるメモリブロックであり、
前記タイムスタンプは、前記無効ブロックが消去されて前記消去ブロックが生成された時間を示す請求項1に記載の動作方法。 - 前記タイムスタンプにしたがって、前記消去ブロックを再び消去する段階をさらに含む請求項5に記載の動作方法。
- 前記タイムスタンプが示す時間と現在時間との差が所定の閾値時間よりも大きい場合、前記消去ブロックが再び消去される請求項6に記載の動作方法。
- 前記現在時間は、前記消去ブロックを前記自由ブロックに割当することを要請する要請が生成された時間を示す請求項7に記載の動作方法。
- 前記要請にしたがって、前記再び消去された消去ブロックが前記自由ブロックに割当される請求項8に記載の動作方法。
- 前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される請求項8に記載の動作方法。
- 複数のメモリブロックを含む不揮発性メモリ及び前記不揮発性メモリを制御するメモリコントローラを含むメモリシステムの動作方法において、
無効ブロックを消去して消去ブロックを生成する時、タイムスタンプ(time stamp)を格納する段階と、
前記タイムスタンプが示す時間と現在時間との差が所定の閾値時間よりも大きい場合、前記消去ブロックを予備ブロックキューにエンキュー(enqueue)する段階と、を含み、
前記タイムスタンプは、前記無効ブロックが消去されて前記消去ブロックが生成された時間を示し、
前記無効ブロックは、前記複数のメモリブロックの中で無効データを格納するメモリブロックであり、
前記消去ブロックは、前記複数のメモリブロックの中で消去された状態であるメモリブロックであり、
前記予備ブロックキューは、自由ブロックが割当される割当間隔にしたがって調整された消去ブロックの数を維持するように構成された動作方法。 - 前記タイムスタンプが示す時間と現在時間との差が前記閾値時間よりも大きくない場合、前記消去ブロックは前記自由ブロックに割当される請求項11に記載の動作方法。
- 前記現在時間は、前記消去ブロックを前記自由ブロックに割当することを要請する要請が生成された時間を示し、
前記自由ブロックは、前記複数のメモリブロックの中でデータを格納しない状態であり、データを格納するデータブロックに選択されるメモリブロックを示す請求項11に記載の動作方法。 - 前記要請にしたがって、前記消去ブロックが前記自由ブロックに割当される請求項13に記載の動作方法。
- 前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される請求項13に記載の動作方法。
- 前記タイムスタンプは、前記消去ブロックのアドレスとマッピングされて共に格納される請求項11に記載の動作方法。
- 不揮発性メモリの動作方法において、
メモリコントローラが自由ブロックの要請に応答して複数の消去ブロックの中から1つの消去ブロックを選択する段階と、
前記メモリコントローラが前記選択された消去ブロックに連関されたタイムスタンプに基づいて経過時間を計算する段階と、
前記経過時間が所定の閾値時間よりも大きい場合、前記メモリコントローラが前記選択された消去ブロックを予備ブロックキューにエンキューする段階と、
前記経過時間が前記閾値時間に到達しなかった場合、前記メモリコントローラが前記選択された消去ブロックを前記自由ブロックに割当する段階と、を含み、
前記消去ブロックは、前記不揮発性メモリの複数のメモリブロックの中で消去状態を有するメモリブロックであり、
前記自由ブロックは、前記消去ブロックの中でデータが書き込まれるように選択されたメモリブロックであり、
前記予備ブロックキューは、自由ブロックが割当される割当間隔にしたがって調整された消去ブロックの数を維持するように構成された動作方法。 - 前記経過時間が前記閾値時間に到達した時に、前記消去ブロックの中から他の1つの消去ブロックを選択する段階と、
請求項17の段階を再び遂行する段階と、を含む請求項17に記載の動作方法。 - 前記経過時間が前記閾値時間に到達した時に、前記選択された消去ブロックを、無効データを格納する無効ブロックに設定する段階をさらに含む請求項17に記載の動作方法。
- 前記タイムスタンプは、無効データを格納する無効ブロックが消去された時間を示す請求項17に記載の動作方法。
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