CN110954808A - 具有模拟测试总线的有限引脚测试接口 - Google Patents

具有模拟测试总线的有限引脚测试接口 Download PDF

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Abstract

本公开的某些方面涉及通过集成电路(IC)上的两个引脚进行的测试控制和测试访问配置。根据具体例子，基于IC芯片的设备与控制器结合用于测试目标IC。所述基于IC芯片的设备包括事件(捕获)电路，所述事件(捕获)电路被配置和布置成控制逻辑状态，通过所述逻辑状态对响应于分别源于所述控制器的时钟信号和数据信号而检测到的给定事件选择静态测试配置。可以将测试操作控制电路配置和布置成通过以下测试所述目标IC：选择性地将所述控制器的时钟引脚和I/O引脚中的每一个引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出；以及通过经由所述目标IC的引脚传送测试信号来执行动态操作。

Description

具有模拟测试总线的有限引脚测试接口
技术领域
各个实施例的各方面涉及通过集成电路(IC)上的两个引脚进行的测试控制和测试访问配置。
背景技术
在单个测试仪***上并行测试的硅管芯的数量持续增加。然而，提供数字内容和模拟内容的装置可用于测试的引脚有限。这种装置可能例如存在于车载网络、听力装置、传感器、近场通信(NFC)装置和接口产品等中。为了限制测试这些硅管芯的成本，在测试期间可以每个管芯地接触少量的引脚。在一些应用领域(例如，NFC、传感器)中，管芯和/或甚至封装体可能仅具有几个用于电气访问的引脚。这些引脚可以重复用于生产测试访问和/或***内调试访问。
虽然对于通过有限数量的引脚访问片上特征以进行生产测试或***调试存在一些解决方案，但是这些解决方案可能限于特定类型的测试(例如，仅扫描测试)并且可能使用技术特定的片上(模拟)特征将电压和/或电流和/或频率转换成测试仪刺激和/或响应值。在这些解决方案中，具体的访问协议可能使用来自测试仪***的具体(非标准)特征。因此，可能无法在不同测试仪***上本地运行测试，并且这种解决方案提供的测试速度通常有限，从而导致测试硅管芯的成本增加。
对于各种应用来说，这些和其它问题已经对IC上的测试控制和测试访问的效率提出了挑战。
发明内容
根据本发明的第一方面，提供一种与控制器结合用于测试目标集成电路(IC)的基于IC芯片的设备，所述设备包括：
事件(捕获)电路，所述事件(捕获)电路被配置和布置成控制逻辑状态，通过所述逻辑状态对响应于分别源于所述控制器的时钟信号和数据信号而检测到的给定事件选择静态测试配置；
测试操作控制电路，所述测试操作控制电路被配置和布置成通过以下测试所述目标IC：
选择性地将所述控制器的时钟引脚和I/O引脚中的每一个引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出；以及
通过经由所述目标IC的引脚传送测试信号来执行动态操作，所述引脚：
符合所选测试配置；
与所述控制器的所述时钟信号同步；并且
符合如响应于所述所选测试配置而选择的测试协议。
在一个或多个实施例中，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供与所述目标IC的引脚的多个目标IC连接。
在一个或多个实施例中，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供与所述目标IC的TDO、TDI和TCK引脚的多个目标IC连接以用于传送扫描测试信号。
在一个或多个实施例中，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供所述目标IC的用于传送相对于所述控制器的所述时钟信号以分数频率(例如，四分之一)操作的测试信号的多个目标IC连接。
在一个或多个实施例中，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接，其中在所述测试操作控制电路的操作期间，所述I/O引脚被选择性地配置成用作数字数据输入和数字数据输出中的至少一个。
在一个或多个实施例中，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接，其中在所述事件(捕获)电路响应于所述测试操作控制电路而通过事件序列转变的操作期间，所述I/O引脚被选择性地配置成用作数字数据输入。
在一个或多个实施例中，所述事件(捕获)电路和所述测试操作控制电路被配置和布置成进入对应于用于测试所述目标IC的模式的锁定逻辑状态，并且被另外配置和布置成响应于复位信号或掉电模式而从所述锁定逻辑状态解锁。
在一个或多个实施例中，所述设备进一步包括事件计数器电路，所述事件计数器电路被配置和布置成响应于所述时钟信号和所述数据信号而通过对所述控制器提供的信号序列指示的事件进行计数或跟踪来提供如由所述事件(捕获)电路用于控制所述逻辑状态的信号。
在一个或多个实施例中，所述设备进一步包括接口信号方向控制电路，所述接口信号方向控制电路被配置和布置成响应于从所述目标IC提供的控制信号而控制所述控制器的所述I/O引脚由包括所述事件(捕获)电路的电路***用于将数据提供作为到所述控制器的数据输入还是将数据提供作为来自所述控制器的数据输出。
在一个或多个实施例中，所述设备进一步包括所述控制器，所述控制器包括配置和布置有所述时钟引脚和所述I/O引脚以及被配置成执行测试的电路***的电路***。
在一个或多个实施例中，所述设备进一步包括接口信号方向控制电路，所述接口信号方向控制电路被配置和布置成响应于从所述目标IC提供的控制信号而控制所述控制器的所述I/O引脚由包括所述事件(捕获)电路的电路***用于将数据提供作为到所述控制器的数据输入还是将数据提供作为来自所述控制器的数据输出，并且其中所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接，其中在所述事件(捕获)电路响应于所述测试操作控制电路而通过事件序列转变的操作期间，所述I/O引脚被选择性地配置成用作数字数据输入，其中所述事件(捕获)电路和所述测试操作控制电路被配置和布置成进入对应于用于测试所述目标IC的模式的锁定逻辑状态，并且被进一步配置和布置成响应于复位信号或掉电模式而从所述锁定逻辑状态解锁。
在一个或多个实施例中，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供与所述目标IC的引脚的多个目标IC连接。
在一个或多个实施例中，所述测试操作控制电路被配置和布置成通过将测试模式选择(TMS)信号发送到测试访问端口(TAP)控制器来测试所述目标IC。
根据本发明的第二方面，提供一种与控制器结合用于测试目标集成电路(IC)的方法，所述方法包括：
通过以下控制事件电路中的逻辑状态：控制所述事件电路内的逻辑状态以针对响应于分别来源于所述控制器的时钟引脚和I/O引脚的时钟信号和数据信号而检测到的给定事件设置和启用静态测试配置；
响应于所述事件电路使用测试操作控制电路来通过以下测试所述目标IC：
选择性地将所述控制器的所述时钟引脚和所述I/O引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出；以及
通过经由所述目标IC的引脚传送测试信号来执行动态操作，所述引脚：
符合所启用的测试配置；
与所述控制器的所述时钟信号同步；并且
符合如响应于所述所选测试配置而选择的测试协议。
在一个或多个实施例中，所述事件电路和所述测试操作控制电路被配置为配置和布置有两个引脚的双引脚测试接口电路，所述两个引脚用于：提供与所述控制器的可选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供与所述目标IC的引脚的多个目标IC连接。
在一个或多个实施例中，所述事件电路和所述测试操作控制电路被配置为配置和布置有两个引脚的双引脚测试接口电路，所述两个引脚用于：提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接，其中所述控制器的所述时钟引脚和所述I/O引脚可以被选择性地配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出；并且提供与所述目标IC的TDO、TDI和TCK引脚的多个目标IC连接以用于传送扫描测试信号。
在一个或多个实施例中，在所述测试操作控制电路的操作期间，所述I/O引脚被选择性地配置成用作数字数据输入或数字数据输出。
在一个或多个实施例中，所述事件(捕获)电路与事件计数器电路集成，所述事件计数器电路响应于所述时钟信号和所述数据信号而通过对所述控制器提供的信号序列指示的事件进行计数或跟踪来进行操作以提供如由所述事件(捕获)电路用于控制所述逻辑状态的信号。
在一个或多个实施例中，所述事件(捕获)电路和所述测试操作控制电路通过进入对应于用于测试所述目标IC的模式的锁定逻辑状态来对来自所述控制器的某些信号进行响应，并且其中所述锁定逻辑状态响应于复位信号或掉电模式而解锁。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
当结合附图考虑以下详细描述时，可以更全面地理解各个示例实施例，在附图中：
图1示出了根据本公开的具有模拟测试总线的有限引脚测试接口的基于IC芯片的示例设备；
图2示出了根据本公开的示例双引脚片上TAP/扫描测试/ATB控制***；
图3示出了根据本公开的作为双引脚片上TAP/扫描测试/ATB控制***的补充的测试配置寄存器的示例实施方案；
图4示出了根据本公开的包括用于结构扫描测试的芯片内部扫描启用(SE)控制的片上控制的示例电路图；
图5示出了由图2中示出的***执行的tap测试逻辑复位序列之前的起始序列的例子；
图6示出了由图2中示出的***执行的MASK_TCK序列；
图7示出了由图2中示出的***执行的示例SELECT_ATB序列；
图8示出了由图2中示出的***执行的示例USE_ATB序列；
图9示出了由图2中示出的***执行的示例RELEASE_ATB序列；
图10示出了由图2中示出的***执行的示例LOCK序列；并且
图11A-11D示出了根据本公开的用于构成不同测试模式的序列的示例组合。
虽然本文所讨论的各个实施例可以采用修改和替代性形式，但是已经在附图中通过举例示出了各个实施例的各方面并且将对所述方面进行详细描述。然而，应理解，意图并不是将本公开限制于所描述的特定实施例。相反，意图在于涵盖落入本公开的范围内的所有修改、等效物和替代方案，包括权利要求中限定的方面。另外，如贯穿本申请所使用的术语“示例/例子(example)”仅仅是说明性的而非限制性的。
具体实施方式
本公开的各方面被认为适用于涉及集成电路(IC)上的测试控制和测试访问的各种不同类型的设备、***和方法。虽然不一定如此限制，但是可以通过以下对使用示例性背景的非限制例子的讨论来理解各个方面。
根据本公开的例子，通过两个引脚实施测试控制和测试访问配置的计算机可执行指令实现了将所述两个接口引脚中之一用作模拟测试总线(ATB)以进行模拟电流/电压驱动/测量。所述两个接口引脚可以从应用接口重复使用，并且可以用于测试和/或调试执行(例如，对IEEE1149.1TAP控制器、对IEEE1687片上仪器和对扫描测试等的时间多路复用访问)。本公开的各方面实现了在测试仪***的控制下切换用于不同类型的测试的测试配置。测试仪***在本文中可互换地称为测试仪和/或控制器。本公开的实施例不需要片上或技术特定的特征(如IEEE1149.7标准中限定的双引脚访问所需的片上延迟行为)。相反，本公开的示例实施例使用直接从主引脚驱动的逻辑。此外，本公开的各方面不使用具体的测试仪特征、不具有速度限制并且可以像应用标准逻辑一样快或慢地运行。本公开的各方面在无需片上同步的情况下与测试仪完全同步运行，并且允许对应用逻辑进行完全测试，这是因为测试控制和/或测试访问配置不需要此逻辑。
本公开的各方面实现了两个测试仪时钟周期被分配给测试仪探针的协议，所述测试仪探针实现由测试仪时钟驱动的完全同步操作并且消除技术相关的片上延迟，这与限定协议为测试仪探针分配单个周期的IEEE1149.7形成对比。
更具体地说，本公开的各方面包括使用经过配置的协议进行进一步的测试执行，其中两个引脚被分配给限定硅上特征在测试协议执行之前处于“静态”状态的配置机制。这实现了从众多协议和条件中选择一个测试协议和多个条件。此外，除了测试协议执行之外，本公开的各方面涉及动态事件的使用。
在本文描述的各个示例实施例中，IC上的两个引脚之一可以用作数字输入/输出和对模拟测试总线的访问。可以锁定测试接口，并且可以将所述两个引脚启用为模拟测试总线和数据输入或数据输出。在锁定事件被激活之后，可以应用测试进入复位以重新开始接口的正常操作。因此，示例实施例包括与测试仪***同步的可以配置和执行包括IEEE1149.1TAP在内的多个测试协议的片上双引脚测试接口，而无需握手测试仪通信并且无需另外涉及片上应用逻辑。
因此，在以下描述中，阐述了各种具体细节以描述本文所呈现的具体例子。然而，对于本领域的技术人员来说应当显而易见的是，可以在没有下文给出的所有具体细节的情况下实践一个或多个其它例子和/或这些例子的变体。在其它实例中，为了不模糊本文中对例子的描述，未详细描述公知的特征。为了便于说明，可以在不同的图中使用相同的附图标记来指代相同元件或同一元件的另外实例。并且，尽管在某些情况下可以在单独的附图中描述各方面和特征，但是应理解的是，一个附图或实施例的特征可以与另一个附图或实施例的特征组合，即使所述组合未被明确示出或明确描述为组合也是如此。
硅管芯可以具有至少两个可以物理连接到测试仪***的焊盘/引脚。根据本公开，可以通过两个焊盘/引脚实现测试访问，同时通过用作模拟测试总线的一个引脚实现模拟驱动/测量。测试访问与技术无关，与速度无关，与测试仪***完全同步，并且无需另外的片上电路。在测试模式进入后，一个引脚可以用于充当时钟/复位输入，并且一个引脚可以用作数据输入。具有时钟输入上的复位的数据引脚上的事件计数器可以用于识别转义序列。每个限定的转义序列可以触发具体的接口状态。
在各个示例实施例中，时钟输入捕获事件计数器状态并且任选地触发数据引脚值。所产生的所捕获状态可以用于将所述两个引脚分配给具体的测试协议并提供限定的协议开始，所述协议开始可以用于与测试仪***同步操作。所产生的所捕获状态可以用于实现两个测试仪时钟周期被分配给一个测试仪探针的协议。这实现了由测试仪时钟驱动的完全同步操作。另外，所产生的所捕获状态可以用于在测试协议执行期间通过片上信号的“动态”控制来增强或扩展测试协议(例如，内部扫描启用、屏蔽内部时钟、启用模拟测试总线使用)。此外，本公开的各方面允许锁定测试接口并实现将所述两个引脚用作模拟测试总线、数据输入或数据输出。在锁定事件被激活之后，可以应用测试进入复位以重新开始接口的正常操作。
本公开的各方面涉及一种结合控制器用于测试目标IC的基于IC芯片的设备。具体地说，示例实施例包括基于IC芯片的设备(或者有时“基于IC的电路”，例如，指代芯片中的集成电路，所述集成电路的电路***中的至少一些电路***具有至少一个用于访问内部信号的访问引脚)，所述设备包括被配置和布置成控制逻辑状态的事件(或事件捕获)电路，通过所述逻辑状态对响应于分别源于所述控制器的时钟信号和数据信号而检测到的给定事件选择静态测试配置。根据这种实施例，所述控制器包括配置和布置有时钟引脚和I/O引脚以及被配置成执行测试的电路***的电路***。所述基于IC芯片的设备另外包括测试操作控制电路，所述测试操作控制电路被配置和布置成通过以下来测试所述目标IC：选择性地将所述控制器的所述时钟引脚和所述I/O引脚中的每一个引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出。此外，所述测试操作控制电路被配置和布置成通过以下来测试所述目标IC：通过所述目标IC的引脚传送测试信号来执行动态操作。由所述测试操作控制电路执行的所述动态操作符合所选测试配置、与所述控制器的所述时钟信号同步并且符合如响应于所述所选测试配置而选择的测试协议。
在各个示例实施例中，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接。所述两个引脚可以选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出，并且可配置成提供与所述目标IC的引脚的多个目标IC连接。具体地说，在所述测试操作控制电路的操作期间，可以选择性地将所述I/O引脚配置成用作数字数据输入和数字数据输出中的至少一个。在所述事件(捕获)电路响应于所述测试操作控制电路而通过事件序列转变的操作期间，所述I/O引脚可以被选择性地配置成用作数字数据输入。
另外和/或可替换的是，所述控制器的所述时钟引脚和所述I/O引脚可以选择性地配置为模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出，并且被配置成提供与所述目标IC的TDO、TDI和TCK引脚的多个目标IC连接以用于传送扫描测试信号。所述基于IC芯片的设备可以被配置和布置成提供所述目标IC的用于传送相对于所述控制器的所述时钟信号以分数频率(例如，四分之一)操作的测试信号的多个目标IC连接。
在一些示例实施例中，所述事件(捕获)电路和所述测试操作控制电路被配置和布置成进入对应于用于测试所述目标IC的模式的锁定逻辑状态。所述事件(捕获)电路和所述测试操作控制电路被另外配置和布置成响应于复位信号或掉电模式而从所述锁定逻辑状态解锁。在这种示例性实施例中，所述事件计数器电路可以被配置和布置成响应于所述时钟信号和所述数据信号而通过对所述控制器提供的信号序列指示的事件进行计数或跟踪来提供如由所述事件(捕获)电路用于控制所述逻辑状态的信号。
根据以上示例实施例，所述基于IC芯片的设备可以包括接口信号方向控制电路，所述接口信号方向控制电路被配置和布置成响应于从所述目标IC提供的控制信号而控制所述控制器的所述I/O引脚由包括所述事件(捕获)电路的电路***用于将数据提供作为到所述控制器的数据输入还是将数据提供作为来自所述控制器的数据输出。
在一些示例实施例中，所述基于IC芯片的设备包括接口信号方向控制电路，所述接口信号方向控制电路被配置和布置成响应于从所述目标IC提供的控制信号而控制所述控制器的所述I/O引脚由所述电路***如何使用。例如，所述接口信号方向控制电路可以被配置和布置成确定所述控制器的所述I/O引脚由包括所述事件(捕获)电路的电路***用于将数据提供作为到所述控制器的数据输入还是将数据提供作为来自所述控制器的数据输出。另外，所述基于IC芯片的设备可以被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接。在所述事件(捕获)电路响应于所述测试操作控制电路而通过事件序列转变的操作期间，所述I/O引脚可以被选择性地配置成用作数字数据输入。所述事件(捕获)电路和所述测试操作控制电路可以被配置和布置成进入对应于用于测试所述目标IC的模式的锁定逻辑状态，并且被另外配置和布置成响应于复位信号或掉电模式而从所述锁定逻辑状态解锁。如此，所述基于IC芯片的设备可以被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供与所述目标IC的引脚的多个目标IC连接。另外，如本文中进一步讨论的，所述测试操作控制电路可以被配置和布置成通过将测试模式选择(TMS)信号发送到TAP控制器来测试所述目标IC。
本公开的各个方面涉及结合控制器用于测试目标IC的方法。例如，可以通过控制事件电路内的逻辑状态来控制所述事件电路中的逻辑状态。可以控制所述逻辑状态以针对响应于分别来源于所述控制器的时钟引脚和I/O引脚的时钟信号和数据信号而检测到的给定事件设置和启用静态测试配置。可以响应于所述事件电路而使用测试操作控制电路来测试所述目标IC。所述测试操作控制电路可以选择性地将所述控制器的所述时钟引脚和所述I/O引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出中的一个或多个。此外，如本文所述，所述测试操作控制电路***可以通过经由所述目标IC的引脚传送测试信号来执行动态操作。
图1示出了根据本公开的具有模拟测试总线的有限引脚测试接口的基于IC芯片的示例设备。如所示出的，事件捕获模块101可以由时钟引脚LPI_CLK触发。事件捕获模块101可以从事件计数器103中捕获事件状态。在一些示例实施例中，除了事件状态之外还使用引脚LPI_IO的值来编译所捕获事件。另外，在一些示例实施例中，可以通过来自事件捕获模块101的开始/停止控制来激活/去激活测试配置模块105。此外，可以通过来自事件捕获模块101的开始和/或停止控制来激活和/或去激活测试操作控制模块107。因为测试配置模块105提供测试操作(例如，测试协议执行)的协议和条件，所以活跃测试配置和测试操作可能互相排斥。如本文所述，全局测试进入复位指令使接口返回到初始状态。在各个实施例中，初始状态可以是测试相关状态或非测试状态。
在各个实施例中，基于IC芯片的设备包括模拟多路复用器(ATB)控制模块109-2以及数字多路复用器和焊盘方向控制模块109-1。模块109-2和109-1中的每一个模块与配置为用于提供用作测试信号的数据的接口的测试进入模块111一起操作，并且如常规情况一样，与JTAG测试访问端口(TAP)控制器113和功能测试逻辑115一起操作。与其它类似描绘的电路块一样，这些模块/块(例如，109-2、111)中的每一个模块/块使用各种功能限定的电路***类型中的任何类型被实施为逻辑电路，并且被配置和布置成处理在标记为“PIN LPI_CLK”和“PINLPI_IO”的芯片引脚处提供的信号并对所述信号进行响应。
图1中示出的LPI_CLK和LPI_IO引脚被选择性地控制，以执行本公开描述的各种方法。例如，在执行测试协议的测试操作控制中，LPI_CLK引脚可以用于时钟激活或用于复位事件计数器，并且LPI_IO引脚可以用作输入/输出数据或模拟测试总线。在IC在测试模式与操作模式之间切换(例如，改变协议)的测试配置模式中，LPI_CLK引脚可以用于时钟激活或用于复位事件计数器，并且LPI_IO引脚可以用于数据输入。在对特定事件进行计数的事件计数器模式中，LPI_CLK引脚可以用于时钟去激活或事件计数器不活跃状态的复位，并且LPI_IO引脚可以用于数据或多个事件的输入。此外，在事件捕获模式中，LPI_CLK引脚可以用于时钟激活或上升沿捕获或异步捕获(下降沿复位)，并且LPI_IO引脚可以用于输入数据真或假。
在测试操作期间，LPI_CLK可以用作测试仪时钟输入。LPI_CLK上的事件可以复位事件计数器模块103。在测试操作期间，引脚LPI_IO可以用于输入/输出数据或用作模拟测试总线以驱动/测量电流/电压。在配置期间，可以将LPI_IO引脚的操作限于输入数据，并且可以将所述引脚用于将来自测试仪的新配置数据加载到硅上配置逻辑。在使事件计数器模块103进入下一状态的事件中，在被配置为输入数据的LPI_IO引脚上对事件进行计数，并且LPI_CLK引脚被驱动为不活跃状态(例如，用于复位事件计数器模块103的不活跃值)。
在事件捕获期间，可以对两种类型的事件进行分类。首先，LPI_CLK可以触发同步捕获事件，并且其次，事件状态可以触发同步捕获事件。后者使用由LPI_CLK触发的捕获事件复位来使接口和通信与连接到LPI_CLK和LPI_IO的测试仪***保持同步。
图2示出了根据本公开的示例双引脚片上TAP/扫描测试/ATB控制***。事件计数器模块303、事件捕获模块301和测试操作控制模块307可以分别类似于各自示出于图1中的事件计数器模块103、事件捕获模块101和测试操作控制模块107。在图2中，右手侧可以馈送到符合IEEE1149.1的TAP控制器(TAPTDI、TAPTMS和TAPTCK)或另一个测试控制器中。在本实施例中，事件计数器模块303可以支持三种事件：MASK_TCK/SELECT_ATB事件、LOCK事件和START事件。当在上升沿LPI_CLK上的捕获事件之前应用时，MASK_TCK/SELECT_ATB事件屏蔽内部TAPTCK时钟的单个周期并且与片上信号TAPTDI、TAPTMS同步应用。可以在TAPTDI的控制下使用对片上异步逻辑的测试。如果在应用序列后未对LPI_CLK施以脉冲，则ATB_SELECT将持续屏蔽内部TAPTCK，并且同时，LPI_IO引脚被启用为模拟测试总线(ATB)，条件是此协议活跃和/或被配置。可以来往于片上ATB驱动和/或测量此实施方案中的ATB，为此，可以通过TDO_OUT和ATB_SELECT来控制启用和/或禁用逻辑。TDO_OUT和ATB_SELECT在图1中被连续地称为LPI_IO输出启用和LPI ATB启用。
如果在主引脚LPI_IO被驱动为逻辑高值的情况下应用START事件序列并且之后是上升沿LPI_CLK上的捕获事件，则低活跃RESET_N被激活以在LPI_CLK的下一个下降沿上复位计数器。从此刻开始，测试***连接到LPI_CLK和LPI_IO，并且可以驱动与图2所示的片上测试操作控制模块307同步的时间多路复用数据流。测试操作控制模块307包括通过信号HOLD控制采样和保持电路***的两位计数器。因此，与主引脚LPI_CLK和LPI_IO相比，内部信号TAPTDI、TAPTMS和TAPTCK以四分之一频率操作。除了计数器的复位以外，实施了TDO_OUT信号的复位，以便在测试协议的复位和开始期间实现的正确的数据引脚方向控制。考虑到实践中LPI逻辑的大小，所述逻辑的运行速度可以比片上逻辑上的常规情况(例如，用于测试的扫描链)快得多，从而补偿时间多路复用周期开销。在测试执行期间，单个引脚LPI_IO可以用于数字数据输入和数字数据输出。当数据引脚LPI_IO作为输入被控制时，可以应用事件序列。输入数据馈送到LPI_IO中。本实施方案中的输出数据可以从来自IEEE1149.1TAP控制器的片上TDO驱动。控制信号TDO_OUT可以限定未在图2中明确示出的主数据引脚的输入模式(逻辑电平低)或输出模式(逻辑电平高)。TAP_ENABLE信号可以从应用逻辑控制，并且在从应用模式进入测试模式(从逻辑低到逻辑高值)时指定测试接口的初始状态。当TAP_ENABLE被断言时，启用测试访问端口。
如果在上升沿LPI_CLK上的捕获事件之前应用锁定序列，则高活跃LOCK_TCK被激活以锁定整个内部TAP接口(TAPTCK、TAPTDI、TAPTMS)，并且TDO_OUT将被锁定为逻辑高值。可以执行接口(图2中未示出)的两个主引脚的环回测试。为了重新开始正常的测试操作，测试接口可以通过TAP_ENABLE复位复位到初始状态。
图3示出了根据本公开的作为双引脚片上TAP/扫描测试/ATB控制***的补充的测试配置寄存器的示例实施方案。关于图1介绍了测试配置。事件计数器模块403、事件捕获模块401-1和401-2以及测试操作控制模块407可以分别类似于各自示出于图1中的事件计数器模块103、事件捕获模块101和测试操作控制模块107。TAP_ENABLE信号等于图2中引入的信号。根据本公开的实施例，当在LPI_IO上捕获到具有逻辑高值的START事件时，选择测试配置寄存器409用于访问。对寄存器元件的写入操作是与LPI_IO输入上的数据和LPI_CLK上的时钟同步的操作。在这种示例实施例中，数据在时钟的下降沿上存储在寄存器元件中。对于定时稳健的数据传输，因为测试配置选择在时钟的上升沿上变化，所以这种情况紧随其后。在配置时，停止测试操作控制407。为了以新配置的操作模式继续测试操作，应用具有START测试操作的事件序列。在此图示中，LPI_IO用于在START CONFIG/START TEST之间进行选择。
图4示出了根据本公开的包括用于结构扫描测试的芯片内部扫描启用(SE)控制的片上控制的示例电路图。在一些示例实施例中，SE从主引脚直接控制并且驱动扫描测试协议的移位操作(逻辑高值)或捕获操作(逻辑低值)。这种示例实施例将连接到测试仪***的引脚的数量减少到三个(TCK、SI、SO)，而不是四个。而且，在这种示例实施例中，事件计数器503对数据输入SI上的逻辑一到逻辑零事件进行操作。在扫描时钟TCK保持对逻辑低值不活跃的同时对事件进行计数。当计数到两个脉冲时，事件捕获元件501异步地捕获由异步复位输入R上的逻辑高值触发的逻辑低值。TCK上的第一上升沿复位事件计数器503，并且TCK上的下一个下降沿通过复位状态下的事件计数器模块403输出的同步捕获将内部扫描启用复位为逻辑电平高。
图5示出了由图2中示出的***执行的tap测试逻辑复位序列之前的起始序列的例子。图5的右手侧可以馈送到符合IEEE1149.1的TAP控制器中。根据本公开，IEEE1149.1被提供为可能接口的例子，但是可以使用不同的接口。时序图中提到的端口是：LPI_CLK：有限引脚接口时钟引脚(指代波形中的LPI_TCK)；LPI_IO：有限引脚接口输入/输出/ATB引脚(指代波形中的LPI_TDTTMSTDO)；和TAP_ENABLE：测试模式进入引脚(指代波形中的LPI_TAP_ENABLE)。
序列表中描述的引脚值采用以下语义：1指代输入驱动逻辑高；0指代输入驱动逻辑低；P指代具有零关断状态的时钟的时钟脉冲；U指代输出不观察/测量或观察/测量X；并且M指代输出观察/测量。类似地，序列表中使用的以下引脚语义包括以下：SI指代扫描输入(扫描协议)；SO指代扫描输出(扫描协议)；SE指代扫描启用(扫描协议)；TDI指代TAPTDI(IEEE1149.1中限定的JTAG协议)；TDO指代TAPTDO(IEEE1149.1中限定的JTAG协议)；并且TMS指代TAPTMS(IEEE1149.1中限定的JTAG协议)。对于波形可读性和可追溯性，所有序列(LOCK序列除外)在需要时被推迟虚设数量的周期，以将所有序列与四的倍数对齐。
以下示出了用于所描述***的限定序列的图5的时序图的起始序列。周期十一和十二是为了将周期对齐到四的倍数个周期而添加的虚设周期。START序列之后是通过具有TAPTMS逻辑1的五个TAPTCK周期将TAP驱动为测试逻辑复位状态的1149.1TAP复位序列。第三列“有源元件”注释了图2中所示的元件中的活跃元件(Q上具有逻辑1的元件)。
周期 LPI_CLK LPI_IO 活跃元件
1 0 0 -
2 0 1 X
3 0 0 X
4 0 1 X、A
5 0 0 X、A
6 0 1 X、A、B
7 0 0 X、A、B
8 0 1 X、A、B、C
9 P 1 D
10 P 0 MASK_N
11 0 0 -
12 0 0 -
控制片上TAP或扫描协议执行的测试操作序列如下所示。所述序列是四的倍数(M)个周期协议，其中每周期地对LPI_CLK施以脉冲。在这种示例实施例中，第一和第二周期LPI_IO是驱动输入，并且第三和第四周期LPI_IO是观察输出。
Figure BDA0002216972640000161
Figure BDA0002216972640000171
Figure BDA0002216972640000172
图6和7分别示出了由图2中示出的***执行的MASK_TCK和SELECT_ATB序列。在此示例实施例中，序列的前七个周期是相同的，作为用于对齐的虚设周期的第八个周期是不同的。在这种示例实施例中，MASK_TCK序列使用用于停止内部TAPTCK时钟，持续一个时钟周期。其用于时钟停止(死周期(dead cycle)、异步ATPG捕获周期……)的扫描模式。SELECT_ATB序列之后是重复的等待周期，其中LPI_CLK在ATB测量发生时停止。
周期 LPI_CLK LPI_IO
1 P TDI/SE
2 0 0
3 0 1
4 0 0
5 0 1
6 P TMS/SI
7 P U
8 P U
Figure BDA0002216972640000173
周期 LPI_CLK LPII_O
1 P TDI/SE
2 0 0
3 0 1
4 0 0
5 0 1
6 P TMS/SI
7 P U
8 0 U
图8示出了由图2中示出的***执行的示例USE_ATB序列。具体地说，图8示出了在SELECT_ATB序列之后推迟以在LPI_IO引脚的测量/驱动时保持接口状态的示例序列。可以根据测量/驱动需要重复所述序列。LPI_CLK强制为“0”，并且LPI_IO为“U”。为了保持对齐(序列是4的倍数个周期)，序列是4个周期并且可以重复：
周期 LPI_CLK LPI_IO
1 0 U
2 0 U
3 0 U
4 0 U
图9示出了由图2中示出的***执行的示例RELEASE_ATB序列。具体地说，图9示出了用于释放ATB的序列。为了释放ATB，使用对LPI_CLK施以脉冲的一个周期。对于周期对齐，添加了另外三个周期，其中LPI_CLK强制为“0”：
周期 LPI_CLK LPI_IO
1 P U
2 0 U
3 0 U
4 0 U
图10示出了由图2中示出的***执行的示例LOCK序列。图10示出的序列对应于如下：
周期 LPI_CLK LPI_IO
1 P TDI/SE
2 0 0
3 0 1
4 0 0
5 0 1
6 0 0
7 0 1
8 P TMS/SI
9 P U
图11A-11D示出了根据本公开的用于构成不同测试模式的序列的示例组合。具体地说，图11A示出了用于在不使用ATB的情况下控制片上TAP模式的示例序列。图11B示出了用于在使用具有ATB测量或驱动的情况下控制片上TAP模式的示例序列。图11C示出了用于在具有内部TCK停止的情况下执行扫描模式的示例序列，并且图11D示出了用于执行环回测试模式的示例序列。
技术人员将认识到，如本说明书(包括权利要求)中使用的各种术语意味着本领域中的普通含义，除非另有说明。作为例子，本说明书描述和/或说明了可用于通过各种电路或电路***实施所要求的公开内容的方面，所述电路或电路***可以被说明为如以下等术语或使用所述术语进行说明：块、模块、装置、***、控制器、模块和/或其它电路型描绘(例如，图1的附图标记101、103、105、107和109，图2的301、303和307，图3的401-1、401-2、403和407，图4的501和503描绘了本文所描述的模块)。这种电路或电路***与其它元件一起使用以例示可以如何以结构、步骤、功能、操作、活动等的形式进行某些实施例。例如，在上文讨论的实施例中的某些实施例中，一个或多个模块是被配置且被布置成实施这些操作/活动的离散逻辑电路或可编程逻辑电路，如可以用图1、2、3和4所示的方法进行的。在某些实施例中，这种可编程电路是一个或多个计算机电路，包括用于存储和访问将作为一组(或多组)指令被执行(和/或将用作用于限定将如何执行可编程电路的配置数据)的程序的存储器电路***，并且如关于图1、2、3和4描述的算法或过程由可编程电路用来执行相关步骤、功能、操作、活动等。根据应用，指令(和/或配置数据)可以被配置成在逻辑电路***中实施，其中指令(无论是以目标代码、固件还是软件的形式表征)存储在存储器(电路)中并且可从所述存储器(电路)中访问。
基于以上讨论和说明，本领域的技术人员应容易认识到，可以对各个实施例进行各种修改和改变，而无需严格遵循本文所说明和描述的示例性实施例和应用。例如，附图中例示的方法可以涉及以各种顺序执行的步骤，其中本文中的实施例的一个或多个方面被保留或者可以涉及更少或更多的步骤。例如，可以包括的组件比图1中所示的组件更多或更少。作为另一个例子，可以包括的组件比图2、图3和图4中所示的组件更多或更少。这种修改不脱离本公开的各个方面的真实精神和范围，包括权利要求中阐述的方面。

Claims (10)

1.一种与控制器结合用于测试目标集成电路(IC)的基于IC芯片的设备，其特征在于，所述设备包括：
事件(捕获)电路，所述事件(捕获)电路被配置和布置成控制逻辑状态，通过所述逻辑状态对响应于分别源于所述控制器的时钟信号和数据信号而检测到的给定事件选择静态测试配置；
测试操作控制电路，所述测试操作控制电路被配置和布置成通过以下测试所述目标IC：
选择性地将所述控制器的时钟引脚和I/O引脚中的每一个引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出；以及
通过经由所述目标IC的引脚传送测试信号来执行动态操作，所述引脚：
符合所选测试配置；
与所述控制器的所述时钟信号同步；并且
符合如响应于所述所选测试配置而选择的测试协议。
2.根据权利要求1所述的设备，其特征在于，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供与所述目标IC的引脚的多个目标IC连接。
3.根据权利要求1所述的设备，其特征在于，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供与所述目标IC的TDO、TDI和TCK引脚的多个目标IC连接以用于传送扫描测试信号。
4.根据权利要求1所述的设备，其特征在于，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于：提供与所述控制器的可选择性地配置为所述模拟测试总线、到所述控制器的所述数据输入或来自所述控制器的所述数据输出的所述时钟引脚和所述I/O引脚的两个相应连接，并且提供所述目标IC的用于传送相对于所述控制器的所述时钟信号以分数频率(例如，四分之一)操作的测试信号的多个目标IC连接。
5.根据权利要求1所述的设备，其特征在于，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接，其中在所述测试操作控制电路的操作期间，所述I/O引脚被选择性地配置成用作数字数据输入和数字数据输出中的至少一个。
6.根据权利要求1所述的设备，其特征在于，所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接，其中在所述事件(捕获)电路响应于所述测试操作控制电路而通过事件序列转变的操作期间，所述I/O引脚被选择性地配置成用作数字数据输入。
7.根据权利要求1所述的设备，其特征在于，所述设备进一步包括事件计数器电路，所述事件计数器电路被配置和布置成响应于所述时钟信号和所述数据信号而通过对所述控制器提供的信号序列指示的事件进行计数或跟踪来提供如由所述事件(捕获)电路用于控制所述逻辑状态的信号。
8.根据权利要求1所述的设备，其特征在于，所述设备进一步包括接口信号方向控制电路，所述接口信号方向控制电路被配置和布置成响应于从所述目标IC提供的控制信号而控制所述控制器的所述I/O引脚由包括所述事件(捕获)电路的电路***用于将数据提供作为到所述控制器的数据输入还是将数据提供作为来自所述控制器的数据输出。
9.根据权利要求1所述的设备，其特征在于，所述设备进一步包括接口信号方向控制电路，所述接口信号方向控制电路被配置和布置成响应于从所述目标IC提供的控制信号而控制所述控制器的所述I/O引脚由包括所述事件(捕获)电路的电路***用于将数据提供作为到所述控制器的数据输入还是将数据提供作为来自所述控制器的数据输出，并且其中所述基于IC芯片的设备被配置和布置为配置和布置有两个引脚的双引脚测试接口装置，所述两个引脚用于提供与所述控制器的所述时钟引脚和所述I/O引脚的两个相应连接，其中在所述事件(捕获)电路响应于所述测试操作控制电路而通过事件序列转变的操作期间，所述I/O引脚被选择性地配置成用作数字数据输入，其中所述事件(捕获)电路和所述测试操作控制电路被配置和布置成进入对应于用于测试所述目标IC的模式的锁定逻辑状态，并且被进一步配置和布置成响应于复位信号或掉电模式而从所述锁定逻辑状态解锁。
10.一种与控制器结合用于测试目标集成电路(IC)的方法，其特征在于，所述方法包括：
通过以下控制事件电路中的逻辑状态：控制所述事件电路内的逻辑状态以针对响应于分别来源于所述控制器的时钟引脚和I/O引脚的时钟信号和数据信号而检测到的给定事件设置和启用静态测试配置；
响应于所述事件电路使用测试操作控制电路来通过以下测试所述目标IC：
选择性地将所述控制器的所述时钟引脚和所述I/O引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出；以及
通过经由所述目标IC的引脚传送测试信号来执行动态操作，所述引脚：
符合所启用的测试配置；
与所述控制器的所述时钟信号同步；并且
符合如响应于所述所选测试配置而选择的测试协议。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112882423A (zh) * 2021-01-26 2021-06-01 深圳市航顺芯片技术研发有限公司 单片机、单片机控制方法、装置、智能终端及存储介质
CN113255277A (zh) * 2021-05-21 2021-08-13 珠海市一微半导体有限公司 一种otp控制器、集成电路及其控制方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018200723A1 (de) * 2018-01-17 2019-07-18 Robert Bosch Gmbh Elektrische Schaltung zum Test primärer interner Signale eines ASIC
EP3734465B1 (en) 2019-04-30 2021-11-03 Nxp B.V. Data transmission code and interface
CN113820588B (zh) * 2021-09-02 2024-05-10 格力电器（武汉）有限公司 一种空调控制主板显示、通讯接口一体化的检测方法
CN113938125B (zh) * 2021-10-19 2023-02-24 浙江大学 多通道可配置可测试与修调的数字信号隔离器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010050575A1 (en) * 2000-03-08 2001-12-13 Chih-Hsien Weng Method and system of testing a chip
CN1729401A (zh) * 2002-12-20 2006-02-01 皇家飞利浦电子股份有限公司 通过单个测试访问端口连接多个测试访问端口控制器
CN1819197A (zh) * 2005-02-03 2006-08-16 三星电子株式会社 使用最少引脚而被测试的半导体器件、以及测试其的方法
US20070145997A1 (en) * 2005-12-02 2007-06-28 Texas Instruments Incorporated Wafer Scale Testing Using a 2 Signal JTAG Interface
CN101617242A (zh) * 2007-02-23 2009-12-30 美光科技公司 集成电路中的输入/输出压缩和引脚减少
CN101694512A (zh) * 2005-02-03 2010-04-14 三星电子株式会社 测试电路和片上***
CN104133171A (zh) * 2014-07-31 2014-11-05 中国人民解放军空军预警学院 一种基于单片机的简易边界扫描测试***及测试方法
CN107064784A (zh) * 2016-02-11 2017-08-18 德州仪器公司 存在较慢扫描输出时实现较高扫描量的非隔行扫描操作

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6170475A (ja) * 1984-09-14 1986-04-11 Hitachi Ltd 集積回路用入出力共用回路
US5771240A (en) * 1996-11-14 1998-06-23 Hewlett-Packard Company Test systems for obtaining a sample-on-the-fly event trace for an integrated circuit with an integrated debug trigger apparatus and an external pulse pin
US6934898B1 (en) 2001-11-30 2005-08-23 Koninklijke Philips Electronics N.V. Test circuit topology reconfiguration and utilization techniques
WO2003093843A1 (en) * 2002-05-01 2003-11-13 Logicvision(Canada), Inc Circuit and method for adding parametric test capability to digital boundary scan
KR100548199B1 (ko) * 2004-07-15 2006-02-02 삼성전자주식회사 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치
US7228479B2 (en) * 2004-09-01 2007-06-05 Syntest Technologies, Inc. IEEE Std. 1149.4 compatible analog BIST methodology
US7818641B2 (en) 2006-10-18 2010-10-19 Texas Instruments Incorporated Interface to full and reduce pin JTAG devices
CN105092992B (zh) * 2014-04-15 2020-01-07 爱德万测试公司 用于在ate上进行向量控制的测试的方法和设备

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010050575A1 (en) * 2000-03-08 2001-12-13 Chih-Hsien Weng Method and system of testing a chip
CN1729401A (zh) * 2002-12-20 2006-02-01 皇家飞利浦电子股份有限公司 通过单个测试访问端口连接多个测试访问端口控制器
CN1819197A (zh) * 2005-02-03 2006-08-16 三星电子株式会社 使用最少引脚而被测试的半导体器件、以及测试其的方法
CN101694512A (zh) * 2005-02-03 2010-04-14 三星电子株式会社 测试电路和片上***
US20070145997A1 (en) * 2005-12-02 2007-06-28 Texas Instruments Incorporated Wafer Scale Testing Using a 2 Signal JTAG Interface
CN101617242A (zh) * 2007-02-23 2009-12-30 美光科技公司 集成电路中的输入/输出压缩和引脚减少
CN104133171A (zh) * 2014-07-31 2014-11-05 中国人民解放军空军预警学院 一种基于单片机的简易边界扫描测试***及测试方法
CN107064784A (zh) * 2016-02-11 2017-08-18 德州仪器公司 存在较慢扫描输出时实现较高扫描量的非隔行扫描操作

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112882423A (zh) * 2021-01-26 2021-06-01 深圳市航顺芯片技术研发有限公司 单片机、单片机控制方法、装置、智能终端及存储介质
CN112882423B (zh) * 2021-01-26 2021-10-15 深圳市航顺芯片技术研发有限公司 单片机、单片机控制方法、装置、智能终端及存储介质
CN113255277A (zh) * 2021-05-21 2021-08-13 珠海市一微半导体有限公司 一种otp控制器、集成电路及其控制方法

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