JPH0288980A - 諭理回路のテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路のテスト方法に関し、特に、スタン
バイ電流測定により論理回路の製造不良を摘出する論理
回路のテスト方法に関するものである。

〔従来の技術〕

ＣＭＯ８論理回路は、ＰチャンネルＭＯ８とＮチャンネ
ルＭＯ８とが相補的に接続されているため、入力電位レ
ベルが静止した状態においては。

必ずＰチャネルＭＯ８，ＮチャンネルＭＯ８の何れか一
方が、カットオフの状態になっている。したがって、電
源から電流が流れるバスはなく、流れる電流はないはず
であるが、実際にはＣＭＯＳ論理回路のチップ内に存在
する寄生を含めた全戸−Ｎ接合の逆バイアス電流が流れ
る。

ＣＭＯ８論理ＬＳＩ等の製造不良を摘出する手段として
、入力電位レベルが安定した状態のＣＭＯ８論理回路の
Ｐ−Ｎ接合に流れる極めて微少な逆バイアス電流（スタ
ンバイ電流）を測定することが行われる。そして、ｍ定
したスタンバイ電流が、標準的なスタンバイ電流と比較
して大きく異なる場合、測定したＣＭＯ５論理回路部品
を不良と判定するテストが行われる。

スタンバイ電流測定のためには、内部セルの入力電位レ
ベルが安定していることが必要である。

このため１通常の論理動作を用いて回路内の全セルの入
力電位を安定させる専用のテストパターンを作成するか
、または、既存のテストパターンによる論理動作におけ
る入力電位安定状態を抽出してテストを行うようにして
いる。

〔発明が解決しようとする課題〕

しかしながら、スタンバイ電流測定のための専用のテス
トパターンを設計する場合、 （１）内部フリップフロップを、テスト時にホールド状
態に確定するための処理手順として、通常の論理動作を
用いる必要があるため、処理手順が複雑である。

（２）内部トライステートバスを、テスト時に非ハイイ
ンピーダンス状態に確定するための処理手順として、通
常の論理動作を用いる必要があるため、処理手順が複雑
である。

（３）また、実際にテストを行う時には、内部フリップ
フロップをホールド状態にすること、および内部トライ
ステートバスを非ハイインピーダンス状態にすることを
、回路全体に対し同時に成立させる必要があるため、処
理手順の設計および状態成立の確認が困難である。

（４）更に１つの論理回路の多くの回路内部状態に対し
て、上記（１）、（２）、（３）における状態の条件を
設定するためのテストパターンの設計および確認コスト
が大であるという問題があった。

本発明は、上記問題点を解決するためになされものであ
る。

本発明の目的は、簡単な処理手順によりスタンバイ電流
測定を行い、容易に論理回路をテストする論理回路のテ
スト方法を提供することにある。

また１本発明の他の目的は、任意の既存テストパターン
用いて、スタンバイ電流測定を行い、容易に論理回路を
テストする論理回路のテスト方法を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、テストす
る論理回路に対して、テストモード時に論理回路に内蔵
されるフリップフロップを強制的にホールド状態とし、
論理回路に内蔵されるトライステートバス上のソースゲ
ート群をテスト信号印加ゲートのみを除き全て強制的に
ディスエーブル状態にして、スタンバイ電流を測定する
ことにより回路不良を判定して論理回路のテストを行う
論理回路のテスト方法が提供される。

また、本発明の論理回路のテスト方法は、論理回路に内
蔵されるフリップ７０ツブをテストモード時に強制的に
ホールド状態とするフリップフロップ制御回路と、論理
回路に内蔵されるトライステートバス上のソースゲート
群をテストモード時にテスト信号印加ゲートのみを除き
全て強制的にディスエーブル状態にするトライステート
バス制御回路とを被テスト論理回路に備え、前記フリッ
プフロップ制御回路および前記トライステートバス制御
回路を個別に制御して、テストパターン信号が与えられ
たテストサイクルの中で１回路全体が静的安定状態とな
る期間を設け、スタンバイ電流を測定して、回路不良を
判定することを特徴とする。

更にまた１本発明の論理回路のテスト方法においては、
論理回路のテストを行うテストモード時、被テスト論理
回路に対して、任意のテストパターンを印加する第１ス
テップと、論理回路に内蔵されるフリップフロップを強
制的にホールド状態にする第２ステップと、論理回路に
内蔵されるトライステートバス上のソースゲート群をテ
スト信号印加ゲートのみを除き全て強制的にディスエー
ブル状態にする第３ステップと、スタンバイ電流を測定
する第４ステップと、論理回路に内蔵されるトライステ
ートバス上のソースゲート群の強制的なディスエーブル
状態を解除する第５ステップと、論理回路に内蔵される
フリップフロップの強制的なホールド状態を解除する第
６ステップとの処理を順次に繰り返し行うことを特徴と
する。

〔作用〕

前記手段によれば、論理回路のテストを行う場合、被テ
スト論理回路に対して、論理回路に内蔵されるフリップ
フロップを強制的にホールド状態とし、論理回路に内蔵
されるトライステートバス上のソースゲート群をテスト
信号印加ゲートのみを除き全て強制的にディスエーブル
状態にして、スタンバイ電流を測定することにより回路
不良を判定する。

これにより、複雑なテストパターンによるテストを行う
までもなく、論理回路の回路不良を容易に確実に判定で
きる。

また、このような論理回路のテストを行うために、論理
回路に内蔵されるフリップフロップをテストモード時に
強制的にホールド状態とするフリップフロップ制御回路
と、論理回路に内蔵されるトライステートバス上のソー
スゲート群をテストモード時にテスト信号印加ゲートの
みを除き全て強制的にディスエーブル状態とするトライ
ステートバス制御回路とを被テスト論理回路に備えて、
前記フリップフロップ制御回路および前記トライステー
トバス制御回路を個別に制御して、テスト信号が与えら
れたテストサイクルの中で１回路全体が静的安定状態と
なる期間を設け、スタンバイ電流を測定して、回路不良
を判定する。

これにより、複雑なテストパターンによるテストを行う
までもなく、論理回路の回路不良を容易に確実に判定で
きる。

また、ここで行う論理回路のテスト方法は、被テスト論
理回路に対して、任意のテストパターンを印加する第１
ステップと、論理回路に内蔵されるフリップフロップを
強制的にホールド状態にする第２ステップと、論理回路
に内蔵されるトライステートバス上のソースゲート群を
テスト信号印加ゲートのみを除き全て強制的にディスエ
ーブル状態にする第３ステップと、スタンバイ電流を測
定する第４ステップと、論理回路に内蔵されるトライス
テートバス上のソースゲート群の強制的なディスエーブ
ル状態を解除する第５ステップと、論理回路に内蔵され
るフリップフロップの強制的なホールド状態を解除する
第６ステップとの処理を、順次に繰り返し行うことによ
り行われる。

これにより、任意のテストパターンに対して論理回路の
回路テストを行う論理回路テストの工程の中で、スタン
バイ電流測定のための状態を実現して、スタンバイ電流
測定のテスト項目を加えることができる。このため、複
雑なテストパターンによるテストを行うまでもなく、ス
タンバイ電流測定のテスト項目を加えて、論理回路の回
路不良を容易に確実に判定できる。

このような論理回路のテスト方法を確実に容易に行うた
めに、被テスト論理回路には、例えば。

論理回路の設計時において、 （１）内部フリップフロップの値をテストモード時外部
ピンから強制的にホールド状態にするためのクロック信
号、セット信号、およびリセット信号等の制御信号を抑
止する回路のフリップフロップ制御信号抑止回路を埋設
し、また。

（２）内部トライステートバスの値をテストモード時外
部ピンから強制的に非ハイインピーダンス状態にするた
めの通常論理トライステートソースを全てディスエーブ
ルとし、およびテスト専用トライステートソースをイネ
ーブルとする回路のトライステートバス制御回路を埋設
し、更に。

（３）これらのフリップフロップ制御信号抑止回路およ
びトライステートバス制御回路を個別に制御するテスト
モード設定用外部ピンを、予め設けておく、これにより
、容易に確実に上述の論理回路のテストを行うことがで
きる。

更に、任意のテストパターンに対し、前記テストモード
時の所望の状態を実現するため、テスト実行の順序は、 （ａ）論理回路の被テストモード設定、（ｂ）任意のテ
ストパターン印加、 （ｃ）テストモード設定。

（ｄ）トライステートゲートのテストモード設定。

（ｅ）スタンバイ電流測定。

（ｆ）ブリップフロップのテストモード解除。

（ｇ）トライステートゲートのテストモード解除。

（ｈ）前記（ｂ）〜（ｇ）のくり返し。

として行う、このようなテスト実行において、テストモ
ード制御用外部ピンは、フリップフロップ制御系とトラ
イステートバス系で独立に制御してテストが行われる。

論理回路に設けておくフリップフロップ制御信号抑止回
路は、テストモード時、各フリップフロップのデータ入
力端子、制御信号端子がどのような値であっても、フリ
ップフロップ制御信号を抑止するように動作する。この
ため、フリップフロップ内部状態はテストモード時には
強制的にホールドすることができる。また、トライステ
ートバス制御回路は、テストモード時、テスト専用トラ
イステートソースのみをイネーブルとし、他のトライス
テートソースをディスエーブルとするように動作する。

このたψ、パスラインの値を外部ピンから強制的に非ハ
イインピーダンス状態にすることができる。

テスト実行順序は、フリップフロップのホールド後にト
ライステートバスの値を変更し、トライステートバスの
値の回復の後にフリップフロップのホールドを解除する
というように動作するため、トライステートバスの値、
フリップフロップの入力および記憶値が、テストモード
の前後で変わることがない。それによって、任意のテス
トパターンの順序性を乱すことがない。

テストモード制御用外部ピンは、フリップフロップ制御
系とトライステートバス制御系とを独立させることがで
きるため、テスト実行手順を試験装置からのパターン印
加手順で制御することができる。なお、テストモード制
御用外部ピンをフリップフロップ制御系とトライステー
トバス制御系で共用する場合には、内部位相制御回路に
より各々の制御系に対する信号を制御するような構成と
することにより、独立して設けている場合と同様に、テ
スト実行手順を試験装置からのパターン印加手順で制御
することができる。

〔実施例〕

以下１本発明の実施例を図面を用いて具体的に説明する
。

なお、実施例を説明するための全図において、同一要素
のものは同一符号を付け、その繰り返しの説明は省略す
る。

第１図は、本発明の一実施例にかかる論理回路のテスト
方法を一態様で実施する論理回路のテスト時の要部構成
を具体的に示す回路図である。また、第２図は、第１図
の論理回路の非テスト時の要部構成を示す回路図である
。

ここで、スタンバイ電流測定のテストを行う論理回路は
、第２図に示すように、組合せ論理部２１゜フリップフ
ロップ２２２組合せ論理部２３．トライステート素子２
４ａおよび２４ｂ２組合せ論理部２５．およびフリップ
フロップ２６が直列に接続された論理回路２０とする。

このような論理回路２０に対して、スタンバイ電流測定
のテストを行うために、第１図に示１ように、フリップ
フロップ２２を強制的にホールド状態とするブリップフ
ロップ制御信号抑止回路１１と、トライステート素子２
４ａおよび２４ｂを強制的に非ハイインピーダンス状態
にするトライステートバス制御回路１２と、フリップフ
ロップ２２を強制的にホールド状態とするフリップフロ
ップ制御信号抑止回路１３とが設けられた状態とする。

論理回路をテストするためのスタンバイ電流測定のテス
トを行う場合、これらの回路（１１，１２，１３）によ
り、論理回路中のフリップフロップは強制的にホールド
状態とし、トライステート素子はテスト信号印加用のト
ライステート素子を除き強制的に非ハイインピーダンス
状態にする。

第１図を参照して、被テスト論理回路に設けるフリップ
フロップ制御信号抑止回路およびトライステートバス制
御回路の回路構成の説明を続けると、第１図において、
１４はトライステートバス系制御用外部ピン、１７はフ
リップフロップ系制御用外部ピンである。フリップフロ
ップ制御信号抑止回路１１は、ＡＮＤゲートｌｌａ　、
　ｌｌｂ　、　ｌｉｅによりフリップフロップ２２の制
御信号をテストモード時には抑止し、非テストモード時
には制御信号を通過させて通常の論理動作が可となるよ
うにする回路である。また、トライステートバス制御回
路１２は、ＯＲゲート１２ａ、１２ｂによりトライステ
ート素子２４ａおよび２４ｂをテストモード時にはディ
スエーブルとし、非テストモード時には通常の論理動作
が可となるようにし、更に、トライステート素子１２ｃ
によりテストモード時には入力ピン１５に与えたテスト
データをパスライン１６に設定し、非テストモード時に
はディスエーブルとする回路である。また、ブリップフ
ロップ制御信号抑止回路１３は、ＡＮＤゲート１３ａ　
、１３ｂ　、　１３ｃによりフリップフロップ２５の制
御信号をテストモード時には抑止してホールド状態とし
、非テストモード時には制御信号を通過させて通常論理
動作が可となるようにする回路である。

第３図は、被テスト論理回路にテストパターンを与える
動作のタイムチャートを示す図である。

第３図に示すように、所定の期間毎に各々のテストサイ
クルが繰り返し行われる。テスト用外部ピン以外のテス
トパターン信号が、テストサイクル毎のタイミング３１
およびタイミング３７で必要に応じて変化する。この各
テストサイクルのタイミングに対応して、フリップフロ
ップ系制御用外部ピンの信号、トライステートバス系制
御用外部ピンの信号が１図示するように変化する。

被テスト論理回路のテスト動作を説明する。テストサイ
クル１の先頭のタイミング３１において、通常のテスト
パターン信号が印加されると、このとき、フリップフロ
ップ系制御用外部ピン１７の信号はＨ（Ｈｉｇｈ）レベ
ルになっており、フリップフロップ２２．２６の制御信
号端子のＣ（クロック）端子、Ｓ（セット）端子、Ｒ（
リセット）端子の各端子には、通常の論理動作時の信号
が到達する。

また、このとき、トライステートバス系制御用外部ピン
１４の信号はＬ（Ｌｏｗ）レベルになっており。

トライステート素子２４ａおよび２４ｂのイネーブル端
子には通常の論理動作信号が到達している。また、トラ
イステート素子１２ｃはディスエーブル状態となってお
り、パスライン１６の通常の論理動作に影響を与えない
。テストパターン信号で与えた入力刺激が１回路中に伝
播し安定した後、フリップフロップ系制御用外部ピン１
７の信号をタイミング３２でＬレベルとすると、フリッ
プフロップ２２゜２６に対する制御信号が抑止され、フ
リップフロップ２２．２６は、その時点におけるフリッ
プフロップ設定値をホールドする。フリップフロップの
ホールド状態が確定した後、トライステートバス系制御
用外部ピン１４の信号をタイミング３３でＨレベルとす
ると、トライステート素子２４ａ、２４ｂはディスエー
ブル状態となる。また、トライステート素子１２ａがイ
ネーブル状態となり、入力ピン１５からの信号で与えた
レベルがパスライン１６に設定される。トライステート
バス系制御用外部ピン１４の入力刺激に対し回路が十分
安定した後のタイミング３４においては、フリップフロ
ップはホールド状態、トライステートバスは、Ｌあるい
はＨレベル安定状態になり、このとき、回路全体が静的
安定状態となるためスタンバイ電流の測定要件を渉たす
、したがって、タイミング３４でスタンバイ電流測定を
行う、その後、タイミング３５でトライステートバス系
制御用外部ピン１４の信号をＬレベルとすると、パスラ
イン１６がテストモード前の状態に回復する。この後の
タイミング３６で、フリップフロップ系制御用外部ピン
１７の信号をＨレベルとすると、前のタイミング３５で
既にフリップフロップの入力端子における信号の値はテ
ストモード前に回復済となっているため、タイミング３
６で各フリップフロップもテストモード前の状態に復帰
する。同様の手順をテストサイクル２においても、タイ
ミング３７からテストパターン信号を加えて開始して繰
り返し行い、以降必要な回数のテストサイクルを同様の
手順で繰り返す。

なお、この例では、連続した各々のテストサイクルに対
して、スタンバイ電流測定のテストを行っているが、こ
のスタンバイ電流測定のテストは特定のテストサイクル
に対してのみ行うようにしてもよい。

次に１本発明の他の実施例を説明する。まず、この論理
回路のテスト方法で用いるフリップフロップ制御回路お
よびトライステートバス制御回路の他の回路例から説明
する。

第４図は、フリップフロップ制御回路の他の実施例を示
す図である。第１図の回路例では、フリップフロップ制
御回路を独立したゲート群で構成している回路としてい
るが、第４図に示すように、論理回路を構成する基本回
路セルのフリップフロップセル４１として、フリップフ
ロップ制御回路のＡＮＤゲート４２ａ　、　４２ｂ　、
　４２ｃをフリップフロップ４３と共に等価的にセル内
部へ取り込んだ回路を用いるようにする。この場合、フ
リップフロップに対する制御信号の供給を制御するゲー
トが付加されたフリップフロップセルが、論理回路を構
成する上で用いられるため、特に、フリップフロップ制
御回路のゲートを設けることはない。また。

フリップフロップの周辺回路に既に設けられているゲー
トを用いて、同様なフリップフロップ制御回路のゲート
としてもよい、テスト容易化設計による論理回路方式に
よって、テストを行うためのテスト用ゲート回路を組み
込んだ回路としている場合には、それ、らのテスト用ゲ
ート回路を用いるようにしても良い。

第５ａ図および第５ｂ図は、トライステートバス制御回
路の他の実施例を示す図である。この回路例は、第５ａ
図に示すように、論理回路を構成する基本回路セルのト
ライステート素子セル５１として、トライステート素子
５３と、制御用ＯＲゲート５２とを等価的にセル内部へ
とり込んだものを用い、また、テスト信号印加用のトラ
イステートゲートとして、第５ｂ図に示すように、トラ
イステート素子だけのテスト信号印加用専用セル５４を
用いたものである。この専用セル５４はトライステート
素子５５が内蔵されたセルである。これらの基本回路セ
ルを用いて、論理回路を構成すると、第６図に示すよう
な回路構成となる。第６図の論理回路は、第１図と同じ
構成の論理回路を、第４図。

第５ａ図および第５ｂ図に示した各基本回路セルを用い
て構成した回路である。なお、これらの基本回路セルは
、セル内部にゲートレベルで制御回路を組込んだが、ト
ランジスタレベルで等価な回路動作を実現することによ
り、デイレイ、あるいは、セル面積等のオーバヘッドを
削減した論理回路構成とすることもできる。

第７図は、テスト制御用外部ピンにかかる他の実施例を
示す位相制御回路である。第７図において、７１はテス
ト制御用外部ピン、７２はフリップフロップ制御系への
信号端子、７３はトライステートバス制御系への信号端
子である。また、？４．７５゜７６はそれぞれデイレイ
値ｄｉ、ｄ２．ｄ３を持つＡＮＤゲートである。この位
相制御回路を用い。

信号端子７２はフリップフロップ系制御用外部ピン１７
に接続し、信号端子７３はトライステートバス系制御用
外部ピン１４に接続することにより、論理回路のテスト
制御用の外部信号ピンを１本とすることができる。

第８図は、第７図に示すテスト制御用の外部信号ピンに
かかる位相制御回路の動作を示すタイムチャートである
。第８図のタイムチャートに示すように、ＡＮＤゲート
７４．ＡＮＤゲート７５およびＡＮＤゲート７６はそれ
ぞれデイレイ値ｄｉ、ｄ２およびｄ３を持っており、テ
スト制御用外部ピン７１に外部制御信号としてタイミン
グ信号７７に示す波形を印加すれば、信号端子７２には
タイミング信号７８が出力され、信号端子７３にはタイ
ミング信号７９が出力される。これらの端子から出力さ
れた各タイミング信号波形の各々の立上がりまたは立下
りのタイミング９１，９２．９３を、例えば、第３図の
タイムチャートのタイミング３１，３２゜３３に対応さ
せるように、デイレイ値ｄ１〜ｄ３゜およびタイミング
９１，９４を適宜に設定することにより、テスト制御用
外部ピンを１ピンとした構成とすることができる。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、論理回路のテ
ストとして、小量のハードウェア制御のオーバヘッドで
外部ピンから容易に内部フリップフロップをホールド状
態、トライステートバスを非ハイインピーダンス状態に
して、スタンバイ電流測定を行うことができる。これに
より、スタンバイ電流測定のための専用のテストパター
ン設計、あるいは、既存テストパターンからのスタンバ
イ電流測定要件を満たすテストパターンの検索をして、
論理回路のテストを行う必要はなく、論理回路テストの
ためのコストを低減する効果がある。

また１本発明によるテスト実行手順で、論理回路テスト
を行うことにより、既存のテストパターンをそのまま利
用し、スタンバイ電流測定用パターンとすることができ
るので、論理回路テスト用パターンの設計コストの低減
、テストパターンファイルリソース等の削減の効果があ
る。さらに、既存パターンにＤＣファンクションテスト
等のパターンを流用することにより、非常に多くの回路
内部状態に対してスタンバイ電流測定をすることが可能
となり、テストパターンの試験性能が向上し、容易に確
実な論理回路のテストが行える。

【図面の簡単な説明】

第１図は１本発明の一実施例にかかる論理回路のテスト
方法を一態様で実施する論理回路のテスト時の要部構成
を具体的に示す回路図。 第２図は、第１図の論理回路の非テスト時の要部構成を
示す回路図、 第３図は、被テスト論理回路にテストパターンを与える
動作のタイムチャートを示す図。 第４図は、フリップフロップ制御回路の他の実施例を示
す図、 第５ａ図および第５ｂ図は、トライステートバス制御回
路の他の実施例を示す図、 第６図は、本発明にかかる他の実施例の論理回路の要部
構成を示す回路図、 第７図は、テスト制御用外部ピンにかかる他の実施例を
示す位相制御回路の回路図、 第８図は、第７図に示すテスト制御用の外部信号ピンに
かかる位相制御回路の動作を示すタイムチャートである
。 図中、　１１．１３・・・ブリッププロップ制御回路、
１２・・・トライステートバス制御回路、１４・・・ト
ライステートバス系制御用外部ピン、１７・・・フリッ
プフロップ系制御用外部ピン、２０・・・論理回路、２
１．２３・・・組合せ論理部、２２．２６・・・フリッ
ププロップ、２４ａ。 ２４ｂ・・・トライステート素子、４１・・・フリラフ
プロップセル、５１・・・トライステート素子セル、５
４・・・テスト信号印加用専用セル。

Claims (1)

1. 【特許請求の範囲】 １、被テスト論理回路に対して、テストモード時に、論
   理回路に内蔵されるフリップフロップを強制的にホール
   ド状態とし、論理回路に内蔵されるトライステートバス
   上のソースゲート群をテスト信号印加ゲートのみを除き
   全て強制的にディスエーブル状態にして、スタンバイ電
   流を測定することにより回路不良を判定することを特徴
   とする論理回路のテスト方法。 ２、論理回路に内蔵されるフリップフロップをテストモ
   ード時に強制的にホールド状態とするフリップフロップ
   制御回路と、論理回路に内蔵されるトライステートバス
   上のソースゲート群をテストモード時にテスト信号印加
   ゲートのみを除き全て強制的にディスエーブル状態にす
   るトライステートバス制御回路とを被テスト論理回路に
   備え、前記フリップフロップ制御回路および前記トライ
   ステートバス制御回路を個別に制御して、テスト信号が
   与えられたテストサイクルの中で、回路全体が静的安定
   状態となる期間を設け、スタンバイ電流を測定して、回
   路不良を判定することを特徴とする論理回路のテスト方
   法。 ３、被テスト論理回路に対して、任意のテストパターン
   を印加する第１ステップと、論理回路に内蔵されるフリ
   ップフロップを強制的にホールド状態にする第２ステッ
   プと、論理回路に内蔵されるトライステートバス上のソ
   ースゲート群をテスト信号印加ゲートのみを除き全て強
   制的にディスエーブル状態にする第３ステップと、スタ
   ンバイ電流を測定する第４ステップと、論理回路に内蔵
   されるトライステートバス上のソースゲート群の強制的
   なディスエーブル状態を解除する第５ステップと、論理
   回路に内蔵されるフリップフロップの強制的なホールド
   状態を解除する第６ステップとの処理を順次に繰り返し
   行うことを特徴とする論理回路のテスト方法。