JP2014038687A - 多様なメモリセル状態定義を有する不揮発性メモリ装置とそのプログラミング方法及び動作方法並びにこれを備えたメモリシステム - Google Patents

Abstract

【課題】不揮発性メモリセルを物理的に消去せずにプログラミング動作を実行することが可能な不揮発性メモリ装置とそのプログラミング方法及び動作方法並びにこれを備えたメモリシステムを提供する。
【解決手段】本発明の不揮発性メモリの動作方法は、メモリセルの物理的消去無しに不揮発性メモリセルを連続的にプログラミングする段階を有し、メモリセルの各々の連続的なプログラミングは、メモリセルの消去状態を指示するために対応するように拡張された消去状態領域を使用する。
【選択図】図６

Description

本発明は、半導体メモリ装置及びこれをプログラミングする方法に関し、より詳細には不揮発性メモリセルとこれをプログラミングする方法とを結合させる半導体メモリ装置において、不揮発性メモリセルの３次元メモリセルアレイを有する半導体メモリ装置とそのプログラミング方法及び動作方法並びにこれを備えたメモリシステムに関する。

半導体メモリ装置は、一般的にそれらの動作の特徴によって揮発性又は不揮発性に分類される。揮発性メモリ装置は電源供給が遮断されると格納されたデータを喪失する反面、不揮発性メモリ装置は電源供給が遮断されても格納されたデータが維持される。

多様な種類の不揮発性メモリ装置には、例えばＭＲＯＭ（Ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、及びＥＥＰＲＯＭ（Ｅｌｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）がある。

フラッシュメモリは、コンピューター、モバイルフォン、ＰＤＡ、デジタルカメラ、カムコーダー、音声録音機、ＭＰ３プレーヤー、ハンドヘルドＰＣ、ゲーム、ファクシミリ、スキャナー、プリンター、及びこれらと同様の多様なデジタルシステムに広く採択されるＥＥＰＲＯＭの中の特別な形態である。電子装置でフラッシュメモリが広く使用される理由の中の１つは、その高いデータ密度ためである。データ密度は、メモリ装置又はメモリシステムにおいて、占有されるユニット領域（Ｕｎｉｔ ａｒｅａ）当たり格納される複数のデジタルデータビットとして理解される。

フラッシュメモリ装置のような不揮発性メモリ装置のデータ密度を増加させるための最近の試みは、関連プログラミング技術と同様に所謂マルチ−レベルメモリセル（Ｍｕｌｔｉ−ｌｅｖｅｌ ｍｅｍｏｒｙ ｃｅｌｌ：ＭＬＣ）の発展及び利用をもたらした。マルチ−レベルメモリセル又はＭＬＣという用語は、一般的に二進データの２ビット以上を格納できる不揮発性メモリセルのクラスを示すのに使用される。

反対に、シングル−レベルメモリセル（Ｓｉｎｇｌｅ−ｌｅｖｅｌ ｍｅｍｏｒｙ ｃｅｌｌ）又はＳＬＣは、単なる二進データ（例えば、１又は０）の１ビットを格納するものを示す。いずれの適用でも、ＭＬＣとＳＬＣの差異は、メモリセルの物理的構造よりはメモリセルとしての特定のプログラミング、消去、及び／又は読出し技術に、より関連がある。それにも拘らず、ＳＬＣに比べてＭＬＣを有する不揮発性メモリセルアレイは、全体的なデータ密度において急激な増加をもたらした。

フラッシュメモリ装置のような不揮発性メモリ装置のデータ密度を更に増加させるための他の最近の試みは、所謂３次元（３Ｄ）メモリセルアレイの発展をもたらした。歴史的に、メモリセルアレイは、メモリセル、ワードライン及びビットラインの平面配置（２Ｄ）で具現された。しかし、３Ｄメモリセルアレイは、特に結果構造物のデータ密度を増加させるために複数の２Ｄメモリセルアレイを積層させる。

予め定められた数のサイクルを越えてプログラムされるか或いは消去されると、不揮発性メモリセルにストレス又は疲労が与えられることが理解されるのが一般的である。そのようなストレスが加えられた不揮発性メモリセルは、信頼できるようにデータを格納すること或いは提供することができない。

韓国特許公開第１０−２０１１−００２０５３２号明細書

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、不揮発性メモリセルを物理的に消去せずにプログラミング動作を実行することが可能な不揮発性メモリ装置とそのプログラミング方法及び動作方法並びにこれを備えたメモリシステムを提供することにある。

上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置のプログラミング方法は、主領域及びバッファ領域を含む不揮発性メモリをプログラミングする方法であって、消去状態及びプログラム状態の中の１つに従って、単一ビットプログラミング動作を使用するバッファ領域の不揮発性メモリセルの第１データをプログラミングする段階と、前記不揮発性メモリセルに格納された前記第１データを無効化する段階（ｉｎｖａｌｉｄａｔｉｎｇ）と、前記消去状態を再定義する段階（ｒｅｄｅｆｉｎｉｎｇ）と、を有する。

上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置の動作方法は、第１〜第Ｍ消去状態グループの中の第Ｎ消去状態、及び第１〜第Ｍプログラム状態の中の第Ｎプログラム状態を使用して不揮発性メモリセル内の第１データをプログラミングする段階（Ｎは１〜Ｍの間の整数）と、前記不揮発性メモリセルのために消去再定義イベント（ｅｒａｓｅ ｒｅ−ｄｅｆｉｎｉｔｉｏｎ ｅｖｅｎｔ）が発生したか否かを判断する段階と、第Ｎ消去状態を第Ｎ＋１消去状態に再定義する段階と、第Ｎプログラム状態を第Ｎ＋１プログラム状態に再定義する段階と、前記不揮発性メモリセルの第１データをプログラミングした後、前記不揮発性メモリセルを物理的に消去する前に、前記第Ｎ＋１消去状態及び第Ｎ＋１プログラム状態に従って前記不揮発性メモリセルの第２データをプログラミングする段階と、を有する。

上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置の動作方法は、メモリセルの物理的消去無しに不揮発性メモリセルを連続的にプログラミングする段階を有し、前記メモリセルの各々の連続的なプログラミングは、前記メモリセルの消去状態を指示するために対応するように（ｃｏｒｒｅｓｐｏｎｄｉｎｇｌｙ）拡張された消去状態領域を使用する。

上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、複数のワードライン及び複数のビットラインに従って配置された不揮発性メモリセルアレイを含む第１メモリと、前記第１メモリの前記不揮発性メモリセルのための状態情報を格納する第２メモリと、を備え、前記状態情報は、第１消去状態領域を有する第１消去状態を定義し、第２消去状態は、前記第１消去状態領域とは異なる第２消去状態領域を有する。

上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置は、第１プログラミング動作及び第２プログラミング動作の連続的な実行を制御する状態情報に反応する制御ロジックと、不揮発性メモリセルのメモリセルアレイと、第１消去状態に従って選択された不揮発性メモリセル（ｓｅｌｌｅｃｔｅｄ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｃｅｌｌ）をプログラムする第１プログラミング電圧を提供する第１プログラミング動作の間、及び前記第１消去状態とは異なる第２消去状態に従って前記選択された不揮発性メモリセルをプログラムする前記第１プログラミング電圧より大きい第２プログラミング電圧を提供する第２プログラミング動作の間に、前記制御ロジックの制御下で作動する電圧発生器と、を備える。

上記目的を達成するためになされた本発明の一態様によるメモリシステムは、不揮発性メモリ装置と、格納された状態情報に従って前記不揮発性メモリ装置の動作を制御するように構成されたコントローラと、を備え、前記状態情報は、前記不揮発性メモリ装置の各々の不揮発性メモリセルのために、第１消去状態領域を有する第１消去状態及び前記第１消去状態領域より広い第２消去状態領域を有する第２消去状態を定義し、前記コントローラは、前記第１消去状態を使用する選択された不揮発性メモリセルに指示される第１プログラミング動作の実行、及び前記第２消去状態を使用する前記不揮発性メモリセルに指示される第２プログラミング動作の実行を制御するように構成され、前記第２プログラミング動作は、前記第１プログラミング動作の後且つ前記選択された不揮発性メモリセルの物理的消去の前に、連続的に実行される。

本発明によれば、不揮発性メモリセルを物理的に消去せずにプログラミング動作を実行する方法を提供することによって、頻繁な物理的消去による不揮発性メモリセルに加えられる疲労及び劣化現象を顕著に減少させてメモリ装置の信頼度を向上させ、寿命を延ばすことができる。

一般的な不揮発性メモリ装置のバッファ領域で実行される消去動作の一例を示したブロック図である。 本発明の一実施形態による不揮発性メモリ装置を示したブロック図である。 図２に示した不揮発性メモリに含まれる３次元（３Ｄ）メモリセルアレイを示した図である。 図３に示した３Ｄメモリセルの１つのメモリブロックを示した横断面図である。 図４に示したメモリブロックの等価回路図である。 本発明の一実施形態による不揮発性メモリ装置の制御方法を示したフローチャートである。 本発明の他の実施形態による不揮発性メモリ装置の制御方法を示したフローチャートである。 本発明の一実施形態による具体的な制御方法を示した図である。 本発明の一実施形態による具体的な制御方法を示した図である。 本発明の一実施形態による具体的な制御方法を示した図である。 本発明の他の実施形態による不揮発性メモリ装置の動作方法を示したフローチャートである。 図９に示したフローチャートで消去状態領域を拡張する段階の一例を示したフローチャートである。 図９に示したフローチャートでメモリセルを物理的に消去する段階の一例を示したフローチャートである。 本発明の一実施形態による消去状態領域を再定義する方法を示した図である。 本発明の一実施形態による不揮発性メモリセルをプログラムするための多様なプログラム電圧及び検証電圧を示した電圧ダイヤグラムである。 本発明の一実施形態による不揮発性メモリ装置のプログラム方法を説明するための概念図である。 本発明の一実施形態による不揮発性メモリセルで実行される物理的消去動作を示した図である。 本発明の他の実施形態による不揮発性メモリ装置を示したブロック図である。 本発明の他の実施形態による不揮発性メモリ装置を示したブロック図である。 本発明の一実施形態によるメモリシステムを示したブロック図である。 本発明の他の実施形態によるメモリシステムを示したブロック図である。 本発明の一実施形態によるソリッドステートドライブ（ＳＳＤ）を示したブロック図である。 本発明の一実施形態によるメモリカードを示したブロック図である。 本発明の一実施形態によるコンピューティングシステムを示したブロック図である。

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は様々な他の形態に具現することができ、本明細書で説明する実施形態のみに限定されない。むしろ、ここでの実施形態は一例として提供して、発明の開示が完全であり、完成するようにするものであり、また、本発明の技術分野の熟練された技術者に本発明を完全に伝達しようとするものである。従って、従来から理解されて来た手続、要素、技法は以下の実施形態で詳細に説明しないこともある。特別な言及がない限り、図面と詳細な説明の全般に亘る参照符号と表示は同一の種類又は類似の要素を示すために使用するものである。

ここで、使用する多様な要素、構成、区域、層、及び／又は領域は、このような要素、構成、区域、層、及び／又は領域を説明するために使用する“第１”、“第２”、“第３”等の用語は、このような用語によって限定されてはならない。このような用語は、単なる１つの要素、構成、区域、層、又は領域が他の区域、層、又は領域と区別されるようにするために使用するものである。従って、本発明に特別な教示がないとしても、以下で言及する第１要素、構成、区域、層、又は領域は、第２要素、構成、区域、層、又は領域を称することがある。

ここで、“下の”、“低の”、“より低い”、“低部分の”、“上の”、“上部分の”、そしてこのように空間的に比較する用語は、図で説明する１つの要素又は特徴と他の要素又は特徴との間の関係を記述する説明を簡単にするため使用する。空間的に比較する用語は、図で説明する方向に加えて、使用中又は作動中である装置の他の方向を含むように意図することが理解される。例えば、図にある装置の上下が逆の場合、他の構成又は特徴の“低に”又は“下に”又は“低部分に”あると記述した構成は、その他の構成又は特徴の“上に”位置することになる。従って、例としての“下の”、“低部分の”という用語は上と下の方向の両方を含むことができる。装置は９０°位回転することもあり、この時、使用する空間的に比較する説明の語句は９０°の回転として解釈する。加えて、一層が２層の間に位置すると言及する場合には、それが２層の間に置かれる唯一な層であることもあり、間に挟まれる１つ又はそれ以上の層が存在することもある。

ここで、使用する用語は、単なる実施形態を説明するための目的であり、本発明の概念を限定しようとする意図ではない。ここで、使用する“１”、“１つの”、そして、“一”のような単数形は、文脈上で明確に指示する場合でなければ複数形の意味も含む。本明細書で“構成する”、“含む”は、用語を使用する場合に、言及する特徴、数値、段階と、作動、要素、及び／又は構成の存在を説明するものであるが、１つ又はそれ以上の他の特徴、数値、段階と、作動、要素、構成、及び／又はそれらの集合の存在や付加を妨げるものではない。ここで使用する“及び／又は”という用語は、結合して羅列した項目の中で１つ又はそれ以上のもの、そして全てのものの組み合わせを含む。また、“例として”という用語は１つの例示又は説明しようとする意図の用語である。

一要素又は層が他の要素又は層に“置かれる”、“連結される”、“結合される”、又は“隣接する”と言及する場合には、他の要素又は層に直接的に置かれるか、連結させるか、或いは結合されるか、隣接することであり得、或いはその間に挟まれる要素又は層が存在することがある。一方、一要素が他の要素又は層に“直接置かれる”、“直接連結される”、“直接結合される”、又は“直ちに隣接する”と言及する場合には、間に挟まれる要素又は層が存在しないことを意味する。

他の定義がなければ、ここで使用する全ての用語（技術的及び科学的用語を含む）は本発明が属する技術分野の通常の技術者によって通常的に理解されるものを意味する。通常的に使用する辞書で定義される用語は、関連技術分野及び／又は本明細書の文脈中の意味に従って、一貫である意味を有するものと解釈され、明確に定義した場合でなければ、過度に理想的や形式的な意味に解釈してはならない。

図１は、バッファ領域及び主領域を含む一般的な不揮発性メモリ装置１０で実行される消去動作の一例を示したブロック図である。バッファ領域は、入力されるデータ（ｉｎｃｏｍｉｎｇ ｄａｔａ）を受信し、総合し、一時的に格納する。反面、主領域は、バッファ領域から提供されたデータを格納するのに使用される。典型的な例として、バッファ領域は主領域より相当に小さいことがある。

例えば、不揮発性メモリ装置１０を構成するメモリセルアレイは、主データ領域に関連する６４のワードラインＷＬ、及びバッファ領域に関連する２つのワードラインＷＬを含むと仮定する。更に、主領域の不揮発性メモリセルは３ビットＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）（又はＴｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ：ＴＬＣ）であり、バッファ領域の不揮発性メモリセルは１ビットデータを格納する１ビットＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）であると仮定する。最後に、不揮発性メモリ装置１０内の各々の不揮発性メモリセルは、再プログラムされる前に消去されなければならないフラッシュメモリセルであると仮定する。即ち、各々のフラッシュメモリセルの最初のプログラミングに後続するフラッシュメモリセルの各々の連続的なプログラミングは、予めフラッシュメモリセルの消去を必要とする。

このような一般的な仮定の下で、主領域内の３−ビットフラッシュＭＬＣが１回消去される時、バッファ領域の対応するＳＬＣは９６回まで消去され得る。即ち、主領域の３−ビットＭＬＣに格納されたデータの各々のビットが除去される時、バッファ領域の対応するＳＬＣは３２回まで消去され得る。

この結果は、プログラムデータを相対的に低速であるＭＬＣのバッファ領域に通過させる相対的に高速であるバッファＳＬＣのバッファ領域を含む一般的な不揮発性メモリ装置で潜在的な問題になることがあり得ることを示す。本技術分野の当業者は、バッファ領域のメモリセルを頻繁に消去する場合、不揮発性メモリ装置の信頼性が低くなる問題点があることが良く分かる。このような問題点は、消去時間が相対的に長い垂直ＮＡＮＤフラッシュ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ Ｆｌａｓｈ：ＶＮＡＮＤ）メモリ装置で更に深刻である。

不揮発性メモリセルの深刻な損傷を必須的に発生させる他の一般的なメモリシステム配置及び動作限度（ｏｐｅｒａｔｉｏｎａｌ ｐａｒａｍｅｔｅｒｓ）の観点から、本発明は、不揮発性メモリセルの頻繁な物理的消去を減らすことができる動作方法及びメモリシステムを提供する。“物理的消去”という用語は、不揮発性メモリセルの再プログラミングによる一般的なアプローチとを区別するために導入する。即ち、本技術分野の当業者は、予めプログラムされた不揮発性メモリセル（例えば、消去状態と他の閾値電圧状態にプログラムされた不揮発性メモリセル）は、不揮発性メモリセルの閾値電圧を消去状態に取り戻させる特定の制御電圧の適用によって、先ず“物理的に消去”されなければならないことが分かる。フラッシュメモリセルの例を使用して、技術分野での水準及び期間（ｌｅｖｅｌ ａｎｄ ｄｕｒａｔｉｏｎ）により多様に定義することによって、特定の制御電圧は、特定の制御電圧がフラッシュメモリセルのゲート構造からの電気的電荷を実質的に除去するために適用され得る。このようにすることによって、フラッシュメモリセルの閾値電圧を消去状態に取り戻すことができる。

反面、本発明の特定の実施形態は、連続的なプログラミングの観点から、不揮発性メモリセルを物理的に消去する前に、成功的にプログラムされた不揮発性メモリセルへの１つ又はそれ以上の“複数の論理的消去”として理解されることを提供する。このような論理的削除は、不揮発性メモリセルをプログラムするか、検証するか、或いは読み出す必須的に多様な状態を再定義することによって遂行される。例えば、１〜Ｍ迄の有効な消去状態は不揮発性メモリセルのために定義される。不揮発性メモリセルの第１プログラミングの間、不揮発性メモリセルのための可能な閾値電圧分布の‘対応する第１消去状態領域’によって指示される第１消去状態定義が使用される。次に、不揮発性メモリセルの連続的な第２プログラミングの間、第１消去状態領域とは異なる不揮発性メモリセルのための閾値電圧分布の‘対応する第２消去状態領域’によって指示される第２消去状態定義が使用される。不揮発性メモリセルの消去状態（例えば、ＳＬＣ内の‘１’のデータ値に対応する状態）のための他の定義を使用して、第２プログラミング動作の前に、メモリシステムのコントロールロジックは、不揮発性メモリセルを事前に物理的に消去する一般的な要求を避けることができる。詳細な事項は後述する。

図１を参照すると、一般的に要求される多くの物理的消去が論理的消去によって代替することができる場合、プログラムデータを主領域メモリセルへ通過させるバッファ領域メモリセルは、物理的に頻繁に消去する必要がない。バッファ領域のＳＬＣに格納された単一ビットデータは、データが主領域のメモリセルへ成功的に通過する時に、有効でないように（ｉｎｖａｌｉｄａｔｅ）なるため、バッファメモリのメモリセルのための消去及びプログラム状態は、連続的なプログラミング動作の間の定義に直に敏感である（ｒｅａｄｉｌｙ ｓｕｓｃｅｐｔｉｂｌｅ）。これと関連して使用される“有効でないように”という用語は、格納されたデータが不必要であるか、古い情報であるか（ｏｕｔ−ｏｆ−ｄａｔｅ）、それ以上必要としないか、或いはそれ以上正確でないものと看做すように必須的に認められるいずれかのイベントと関係がある。そのような複数のイベントは、バッファからのデータの流れ、新しい領域へのデータコピー、データの統合（例えば、ガーベッジコレクション：ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）、エラー検出等を含む。

いずれかのイベントで、マイグレーティング（ｍｉｇｒａｔｉｎｇ）データ又は誤った（ｅｒｒａｎｔ）データがそれ以上有効でないものと看做されると、バッファ領域メモリセルのための消去状態及び／又はプログラム状態は、バッファ領域メモリセルを論理的に消去するために再定義される。状態再定義を消去してプログラムするための幾つかの可能なアプローチは後に詳細に説明する。

本発明の技術的思想は、単なるバッファメモリを使用するメモリ装置、メモリシステム、及びプログラミング方法のみに限定されない。また、ここで説明する実施形態はフラッシュメモリセルに使用されるが、フラッシュメモリセル及び関連するシステム及び方法に限定されない。

本発明の技術的思想は、少なくとも２つの連続的なプログラム動作の間で、メモリセルの物理的消去動作を省略できるようにするための消去状態及び／又はプログラム状態を再定義することができる全ての不揮発性メモリ装置にも適用される。

例えば、同一の技術的な効果が、メタデータを格納するメモリセルに適用される通り、本発明による特定の実施形態で得ることができる。本技術分野の当業者であれば分かるように、メタデータは頻繁に更新される。各々のメタデータの更新要請に応答してメモリセルを物理的に消去することよりは、メタデータを格納する不揮発性メモリセルの消去及び／又はプログラム状態が連続的な物理的消去への中間の論理的消去（ｌｏｇｉｃａｌ ｅｒａｓｕｒｅｓ ｉｎｔｅｒｍｅｄｉａｔｅ）を遂行するために再定義される。

図２は、本発明の一実施形態による不揮発性メモリ装置を示したブロック図である。図２を参照すると、不揮発性メモリ装置１００は、メモリセルアレイ１１０、行デコーダー１２０、ページバッファ１３０、制御ロジック１４０、及び電圧生成器１５０を含む。

メモリセルアレイ１１０は、基板上に行及び列方向に沿って配置された複数のセルストリング（図示せず）を含む。各セルストリングは、基板と垂直な方向に沿って積層された複数のメモリセル（図示せず）を含む。即ち、メモリセルは、基板上で行及び列に従って提供され、基板と垂直な方向に積層されて３次元構造を形成する。メモリセルアレイ１１０は、セル当たり１つ又はそれ以上のビットを格納できる複数のメモリセルを含む。

例えば、図２のメモリセルアレイ１１０は、不揮発性メモリ装置１００によって受信されたデータを格納する主データ領域１１０ｃ、主データ領域１１０ｃに格納されたデータを一時的に格納するバッファ領域１１０ｂ、及びメタ情報に関連するデータを格納するメタ領域１１０ａを含む。主データ領域１１０ｃのメモリセルは、ＭＬＣが使用（例えば、プログラム、読出し、及び消去動作）される。反面、バッファ領域１１０ｂのメモリセル及びメタ領域１１０ａのメモリセルはＳＬＣが使用される。

行デコーダー１２０は、ワードラインＷＬを通じてメモリセルアレイ１１０に連結され、制御ロジック１４０によって提供された制御信号及び外部から提供されたアドレスＡＤＤＲに応答して作動するように構成される。即ち、行デコーダー１２０は、受信したアドレスに応答する行アドレスとして構成され、この時、行デコーダー１２０は、受信したアドレスのデコーディングされた行アドレスによって指示される複数のワードワードラインの中の１つ又はそれ以上のワードラインを選択する。

この配置で、行デコーダー１２０は、デコーディングされた行アドレス及び制御ロジック１４０から受信された制御信号に応答して、電圧生成器１５０によって提供された供給制御電圧を選択されたワードライン及び選択されないワードラインへ供給する。例えば、行デコーダー１２０は、パス電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍ、読出し電圧Ｖｒｅａｄ等を受信し、受信した電圧をワードラインＷＬに選択的に供給する。

ページバッファ１３０は、複数のビットラインＢＬを通じてメモリセルアレイ１１０に連結され、ページバッファ１３０は、複数のビットラインから１つ又はそれ以上のビットラインを選択するための制御ロジック１４０によって提供された制御信号に応答して作動する。本実施形態で、ページバッファ１３０は、定義された構造に従って１つ又はそれ以上のビットラインに連結された複数のページバッファ回路を含む。各々のページバッファはデータラッチ及び再配列ラッチを含む。

制御ロジック１４０の制御に従って、行デコーダー１２０及びページバッファ１３０は、プログラム及び読出し動作を遂行する。即ち、行デコーダー１２０がワードラインを選択的に制御し、ページバッファ１３０がビットラインを選択的に制御することによって、プログラム及び読出し動作の間に１つ又はそれ以上のメモリセルがメモリセルアレイ１１０で選択される。プログラム動作の間に検証読出し動作が遂行される。ページバッファ１３０は、読出し動作又は検証読出し動作の結果としての読出しデータ提供し、プログラム動作の間にプログラムデータＤＡＴＡを受信するように構成される。

ページバッファ１３０から受信されたプログラムデータは、メモリセルアレイ１１０に書き込まれる。即ち、ページバッファ１３０は、バッファ領域１１０ｂにデータをプログラムし、その後に、一時的に格納されたプログラムデータを主領域１１０ｃ及び／又はメタ領域１１０ａに伝達する。代わりに（ａｌｔｅｒｎａｔｅｌｙ）、ページバッファ１３０に格納されたプログラムデータは、主領域１１０ｃ又はメタ領域１１０ａに直接書き込まれる。一般的に理解される動作がメモリセルアレイ１１０の様々な領域を守るために（ｈｏｕｓｅｋｅｅｐ）使用され、ガーベッジコレクション動作（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）、コピーバック（ｃｏｐｙ−ｂａｃｋ）動作等を含むことができる。

電圧生成器１５０は、制御ロジック１４０の制御に従って多様な電圧を生成する。例えば、電圧生成器１５０は、パス電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍ、検証電圧Ｖｖｆｙ、読出し電圧Ｖｒｅａｄを生成する。重要なことは、本発明の特定の実施形態は、消去状態及び／又はプログラム状態の現在の定義に依存して、プログラム、読出し、及び消去動作の間に複数の他のレベルの中の１つに提供された１つ又はそれ以上の制御電圧を必要とする。

制御ロジック１４０は、不揮発性メモリ装置１００の諸般の動作（例えば、プログラム、読出し、及び消去動作）を制御するように構成される。制御ロジック１４０は、外部から受信される制御信号ＣＴＲＬ及び／又はコマンドＣＭＤに応答して作動する。制御ロジック１４０は、ページバッファ１３０から検証読出し動作の結果を受信し、どのメモリセルがプログラムパス又はプログラムファイルであるかを判別する。

更に、制御ロジック１４０は、消去状態及び／又はプログラム状態の現在の定義に従って、メモリセルアレイ１１０の不揮発性メモリセルに格納されたデータの状態又は有効性を判断するのに使用される。例えば、制御ロジック１４０は、データ無効化イベント（ｄａｔａ ｉｎｖａｌｉｄａｔｉｎｇ ｅｖｅｎｔ）（例えば、バッファメモリからのデータ伝送又はメタデータの更新要請）の後に、バッファ領域のメモリセルの消去状態及び／又はプログラム状態を再定義するのに使用され、その結果、バッファ領域のメモリセルは再びプログラムされる前に物理的に消去する必要がない。

本発明の他の実施形態で、消去状態又はプログラム状態の“再定義”の機能は、状態レジスター１４１に格納された関連する状態情報を変える制御ロジック１４０に含まれる。そのような状態情報は、連続的なプログラム動作の間に使用された制御電圧のレベルを再定義するか、又は連続的な読出し動作の間に格納されたデータを読出し（ｉｎｔｅｒｐｒｅｔ）するのに使用される。従って、本実施形態で、状態情報の１つ又はそれ以上のテーブルが参照されるか（ｒｅｆｅｒｅｎｃｅｄ）、或いは状態情報レジスターで１つ又はそれ以上のエントリが消去状態及び／又はプログラム状態の再定義に影響を及ぼすために制御ロジック１４０によって変えられる。更に、制御ロジック１４０によって読出し（ｉｎｔｅｒｐｒｅｔ）された状態情報は、特定の不揮発性メモリセルのために要求される物理的消去動作を指示する。

例えば、本実施形態で、制御ロジック１４０は、消去状態を指示する閾値電圧分布の範囲を拡張する。従って、第１プログラミング動作の間に消去状態を指示する最初に定義された第１消去閾値電圧分布は広くなり、第２プログラミング動作の間に消去状態を指示する第２消去状態閾値電圧分布は第１プログラミング動作を追従する。事実上、不揮発性メモリセルのための全般的な閾値電圧分布範囲の消去状態領域は、物理的消去動作を避ける論理的消去動作を提供するために増加する。

勿論、消去状態領域に数回実際的な限界を確立した不揮発性メモリセルのための全般的な閾値電圧分布範囲（例えば、不揮発性メモリセルのための最大閾値電圧から最小閾値電圧の範囲）は拡張される。一旦、最大消去状態領域（又は最大消去状態閾値電圧分布）が不揮発性メモリセルに到達すると、次の再使用（ｒｅ−ｕｓｅ）（例えば、他のプログラミング動作）は、不揮発性メモリセルの事前の物理的消去（ｐｒｉｏｒ ｐｈｙｓｉｃａｌ ｅｒａｓｉｎｇ）を要求する。物理的消去は、消去状態を初期（例えば、最小面積である）消去閾値電圧分布に取り戻すのに（又は再初期化に）影響を与える。状態情報は、再定義された消去及び／又はプログラム状態を有する連続的なプログラミング動作又は読出し動作に関連する制御電圧を定義（又は再定義）するのに使用される。

状態情報は、制御ロジック１４０によって管理（ｍａｎａｇｅ）され、制御ロジック１４０の状態レジスター１４１及び／又は不揮発性メモリセル１１０のメタ領域１１０ａに格納される。消去状態情報、プログラム状態情報、及び制御電圧情報の中の少なくとも１つを含む状態情報は、ページ単位毎に（ｐａｇｅ−ｂｙ−ｐａｇｅ ｂａｓｉｓ）及び／又はメモリブロック単位毎に管理（ｍａｎａｇｅ）される。

本発明の実施形態に従って、図２のメモリシステム１００のようなメモリシステムは、消去動作を実行するために１対１の（ｏｎｅ−ｆｏｒ−ｏｎｅ）要請無しにメモリセルアレイの１つ又はそれ以上の不揮発性メモリセルをプログラムする。その結果、不揮発性メモリセルに適用される消去動作の頻度は減少し、このようにすることによって、不揮発性メモリセルの劣化現象（ｄｅｔｅｒｉｏｒａｔｉｏｎ）を著しく防止することができ、一般的に適用される消去動作による動作速度遅延が減少する。

図３は、図２に示した不揮発性メモリに包まれる３次元（３Ｄ）メモリセルアレイを示した図であり、図２のメモリセルアレイ１１０の可能な実施形態を示したブロック図である。図２及び図３を参照すると、メモリセルアレイ１１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは、３次元構造（又は垂直構造）を有する。各メモリブロックＢＬＫは、第１〜第３方向に沿って伸張された構造物を含む。各メモリブロックＢＬＫは、第２方向に沿って伸張された複数のセルストリング（図示せず）を含む。複数のセルストリング（図示せず）は、第１及び第３方向に沿ってそれぞれ離隔される。

１つのメモリブロックのセルストリング（図示せず）は、複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数のワードラインＷＬ、１つの接地選択ライン又は複数の接地選択ラインＧＳＬ、及び共通ソースライン（図示せず）に連結される。複数のメモリブロックＢＬＫ１〜ＢＬＫｚのセルストリング（図示せず）は、複数のビットラインＢＬを共有する。複数のビットラインＢＬは、第２方向に従って伸張されて複数のメモリブロックＢＬＫ１〜ＢＬＫｚで共有される。

メモリブロックＢＬＫ１〜ＢＬＫｚは、行デコーダー１２０によって選択される。例えば、行デコーダー１２０は、メモリブロックＢＬＫ１〜ＢＬＫｚの中の受信したアドレスＡＤＤＲに対応するメモリブロックを選択する。プログラム、読出し、及び消去動作は、選択されたメモリブロックで遂行される。メモリブロックＢＬＫ１〜ＢＬＫｚは、図４を参照してより詳細に説明する。

図４は、図３に示した３Ｄメモリセルの１つのメモリブロックを示した横断面図であり、メモリブロックＢＬＫ１の３次元構造を例示的に示した斜視図である。図４を参照すると、メモリブロックＢＬＫ１は、基板ＳＵＢと垂直方向に形成されている。基板ＳＵＢには、ｎ＋ドーピング領域が形成される。基板ＳＵＢ上には、ゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）とが交互に蒸着される

ゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）との間には、情報格納膜（ｉｎｆｏｒｍａｔｉｏｎ ｓｔｏｒａｇｅ ｌａｙｅｒ）が形成される。情報格納膜は、トンネル絶縁膜（ｔｕｎｎｅｌ ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）、電荷格納膜（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）、及びブロッキング絶縁膜（ｂｌｏｃｋｉｎｇ ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）で構成される。

ゲート電極膜と絶縁膜とを垂直方向にパターニング（ｖｅｒｔｉｃａｌ ｐａｔｔｅｒｎｉｎｇ）すると、Ｖ字形状のピラー（ｐｉｌｌａｒ）が形成される。ピラーは、ゲート電極膜と絶縁膜を貫通して基板ＳＵＢに連結される。ピラー（Ｐｉｌｌａｒ）の内部は、充填誘電パターン（ｆｉｌｉｎｇ ｄｉｅｌｅｃｔｒｉｃ ｐａｔｔｅｒｎ）としてシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質で構成される。ピラーの外部は、垂直活性パターン（ｖｅｒｔｉｃａｌ ａｃｔｉｖｅ ｐａｔｔｅｒｎ）であり、チャンネル半導体で構成される。

引き続き図４を参照すると、メモリブロックＢＬＫ１のゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）は、接地選択ラインＧＳＬ、複数のワードラインＷＬ１〜ＷＬ８、及びストリング選択ラインＳＳＬに連結される。そして、メモリブロックＢＬＫ１のピラー（ｐｉｌｌａｒ）は、複数のビットラインＢＬ１〜ＢＬ３に連結される。図４では、１つのメモリブロックＢＬＫ１が２つの選択ライン（ＧＳＬ、ＳＳＬ）、８つのワードラインＷＬ１〜ＷＬ８、及び３つのビットラインＢＬ１〜ＢＬ３を有するものとして図示しているが、実際にはこれらより多いか或いは少ないことがあり得る。

図５は、図４に示したメモリブロックＢＬＫ１の等価回路図である。図５を参照すると、ビットラインＢＬ１〜ＢＬ３と共通ソースラインＣＳＬとの間には、ＮＡＮＤストリングＮＳ１１〜ＮＳ３３が連結されている。各々のＮＡＮＤストリング（例えば、ＮＳ１１）は、ストリング選択トランジスターＳＳＴ、複数のメモリセルＭＣ１〜ＭＣ８、及び接地選択トランジスターＧＳＴを含む。

ストリング選択トランジスターＳＳＴは、ストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＳＳＬ１〜ＳＳＬ３）に連結されている。複数のメモリセルＭＣ１〜ＭＣ８は、各々対応するワードラインＷＬ１〜ＷＬ８に連結されている。そして接地選択トランジスターＧＳＴは、接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＧＳＬ１〜ＧＳＬ３）に連結されている。ストリング選択トランジスターＳＳＴはビットラインＢＬに連結され、接地選択トランジスターＧＳＴは共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結されている。

引き続き図５を参照すると、同一高さのワードライン（例えば、ＷＬ１）は共通に連結され、接地選択ラインＧＳＬ１〜ＧＳＬ３及びストリング選択ラインＳＳＬ１〜ＳＳＬ３は分離されている。第１ワードラインＷＬ１に連結されてＮＡＮＤストリングＮＳ１１、ＮＳ１２、ＮＳ１３に属しているメモリセル（以下、ページと称する）をプログラムする場合には、第１ワードラインＷＬ１と第１選択ラインＳＳＬ１、ＧＳＬ１が選択される。

本発明の実施形態に一致する不揮発性メモリ装置のメモリセルアレイが２Ｄ又は３Ｄであるかに拘わらず、構成要素であるメモリセル（ｃｏｎｓｔｉｔｕｅｎｔ ｎｏｎｖｌａｔｉｌｅ ｍｅｍｏｒｙ ｃｅｌｌｓ）は、不揮発性メモリセルの消去動作回数を減少させる動作方法によって、連続的にプログラムされる。

図６は、本発明の一実施形態による不揮発性メモリ装置の制御方法を示したフローチャートである。図６を参照すると、第１データが不揮発性メモリ装置の第１不揮発性メモリセル内にプログラムされる場合、本実施形態の動作方法が関連する部分で開始される（Ｓ１１０段階）。より詳細に、再プログラミング動作は、バッファ領域及び主領域を含むメモリセルアレイを有する不揮発性メモリ装置によって受信された第１プログラム命令（又は指示）に応答して実行される。この時、Ｓ１１０段階は、第１プログラム電圧Ｖｐｇｍ１及び対応する第１検証電圧Ｖｖｆｙ１を利用してバッファ領域のＳＬＣにある第１データをプログラムする。

その後、第１データが第１不揮発性メモリセルから主領域の第２不揮発性メモリセルに成功的に伝達されたか否かを判別（ｄｅｔｅｒｍｉｎａｔｉｏｎ）する段階が実行される（Ｓ１２０段階で「はい」）。主領域の第２不揮発性メモリセルはＭＬＣであると仮定する。第１データがバッファ領域から主領域へ成功的に伝達されたか否かの判別は、第１不揮発性メモリセルに格納されたデータを効果的に無効化することができ、数多くの可能な“データ無効化イベント（ｄａｔａ ｉｎｖａｌｉｄａｔｉｎｇ ｅｖｅｎｔｓ）”又は数多くの可能な“状態再定義イベント（ｓｔａｔｅ ｒｅｄｅｆｉｎｉｔｉｏｎ ｅｖｅｎｔｓ）”の中の１つである。

従って、第１データが主領域の第２不揮発性メモリセルに成功的に伝達されたか否かを判別した直ぐ後に（第１不揮発性メモリセルのための状態再定義イベントとして）、本実施形態の動作方法は、最小限不揮発性メモリセルに格納する消去状態を再定義する（Ｓ１３０段階）。消去状態（又はプログラム状態）を再定義する数多くの方法がある。一例として、第１（又は第１番目）消去状態閾値電圧分布（第１不揮発性メモリセルの単一の事前のプログラミング（ｓｉｎｇｌｅ ｐｒｉｏｒ ｐｒｏｇｒａｍｍｉｎｇ）であると仮定する）は、第１消去状態閾値電圧分布を含むことから広い第２消去状態閾値電圧分布に拡張される。本実施形態で、第２消去状態閾値電圧分布は、第１プログラム電圧Ｖｐｇｍ１の適用に基づく第１プログラム状態閾値電圧分布を含む。従って、この出力は、第１プログラム状態閾値電圧分布から更に高い（第２消去状態閾値電圧分布の外の）第２プログラム状態閾値電圧分布にプログラム状態に似合う再定義を必要とし、その結果、第１不揮発性メモリセルは、次の連続的なプログラミング動作の間に再プログラムされる。

バッファ領域の第１（ＳＬＣ）不揮発性メモリセルのために完了した消去状態及びプログラム状態の再定義と共に、第２プログラミング電圧Ｖｐｇｍ２及び対応する第２検証電圧Ｖｖｆｙ２を使用して第２消去状態及び第２プログラム状態に従って第２データがプログラムされる（Ｓ１４０段階）。ここで、第２プログラミング電圧は、第２プログラム状態閾値電圧分布内にあるプログラムされたＳＬＣの閾値電圧を位置させるのに充分なレベルである。反面、第２検証電圧は、第２消去状態及び第２プログラム状態を識別するのに充分なレベルである。

例えば、消去状態及びプログラム状態の再定義段階の一部として、第１不揮発性メモリセルを特徴付ける状態情報は、制御ロジック１４０のレジスター及び／又はメモリセルアレイ１１０のメタ領域１１０ａ内で更新される。

例えば、図６の動作方法によって、図２の不揮発性メモリ装置１００の各々の不揮発性メモリセルは、物理的消去動作無しに連続的にプログラムされる。即ち、２又はそれ以上のプログラミング動作が‘間にある物理的消去’無しに不揮発性メモリセルに連続的に適用される。この物理的消去動作の省略は、不揮発性メモリ装置１００の動作速度を増加させ、メモリセルの損傷を減少させ、従って、メモリシステムの動作劣化（ｄｅｔｅｒｉｏｒａｔｉｏｎ）を遅延させる。

図７は、本発明の他の実施形態による不揮発性メモリ装置の制御方法を示したフローチャートである。この時、図２のメタ領域１１０ａ内のＳＬＣは更新されていると仮定する。

メタ領域１１０ａ内の不揮発性メモリセルは、データによって最初にプログラムされる（Ｓ２１０段階）。そして、不揮発性メモリセルに格納されたメタデータのための更新要請が受信される（Ｓ２２０段階）。従って、この更新要請は、データを有効でないようにするイベント（ｄａｔａ ｉｎｖａｌｉｄａｔｉｎｇ ｅｖｅｎｔ）及び状態再定義イベント（ｓｔａｔｅ ｒｅｄｅｆｉｎｉｔｉｏｎ ｅｖｅｎｔ）として取り扱われる。従って、不揮発性メモリセルの消去状態（及び可能なプログラム状態）は再定義される（Ｓ２３０段階）。そして、不揮発性メモリセルに格納されたデータは、再定義された複数の消去及び／又はプログラム状態に従って、新しいデータで更新される（Ｓ２４０段階）。

消去状態及びプログラム状態は、上述したように対応する制御電圧及び状態情報と共に再定義される。

図８Ａ、図８Ｂ、及び図８Ｃを含む図８は、本発明の一実施形態による具体的な制御方法を示した図である。

図８を参照すると、初期消去状態は、単一レベル不揮発性メモリセル（例えば、消去状態Ｅ０）であると仮定する。第１消去状態は、第１読出し電圧Ｖｒｅａｄ１を使用する初期（第１）プログラム状態（例えば、プログラム状態Ｐ１）とは区別される。第１消去状態は、一般的にガウス分布曲線Ｅ０を有するが、不揮発性メモリセルの全般的な閾値電圧分布で第１最大電圧Ｖ１より高く拡張されないと仮定する。

図８Ｂに示したように、状態再定義イベントの発生（例えば、バッファメモリからのデータ伝送又はメタメモリ内のデータ更新）で、不揮発性メモリセルのための消去状態は、第１ＥＳＲ０から第２ＥＳＲ１に再定義されるが、第２ＥＳＲ１は、第１消去状態領域のみでなく、第１プログラム状態領域Ｐ１も含む第２最大電圧Ｖ２まで拡張される。

図８Ｃに示したように、第１プログラム状態閾値電圧分布内での閾値電圧降下は、（再定義された第２）消去状態内での降下として理解されるため、不揮発性メモリセルのためのプログラム状態を再定義することが必要である。その結果、第２プログラム状態閾値電圧分布Ｐ２は、第１プログラム状態閾値電圧分布Ｐ１及び第２消去状態領域ＥＳＥＲ１の外部より高く定義される。更に、第２プログラム電圧Ｖｐｇｍ２は第２プログラム状態にある不揮発性メモリセルの閾値電圧を位置させるのに十分なように定義され、第２読出し電圧Ｖｒｅａｄ２は第２消去状態及び第２プログラム状態を区別するように定義される。

従って、消去状態領域を再定義する段階で、図２の不揮発性メモリ装置１００は、プログラム状態Ｐ１（第１プログラム状態）が消去状態に読み出されるようにするために、消去状態領域を第１消去状態領域ＥＳＲ１から拡張させる。即ち、不揮発性メモリ装置１００は、第１プログラム状態Ｐ１を指示する閾値電圧の名目の（ｎｏｍｉｎａｌ）分布を不揮発性メモリセルのための再定義された消去状態領域の範囲内に降下するようにするために、消去状態領域を第１消去状態領域から第２消去状態領域に拡張させる（ＥＳＲ０→ＥＳＲ１）。

この場合、不揮発性メモリセルの再定義された消去状態と再定義されたプログラム状態を区別するために、関連する制御電圧のレベル（例えば、読出し電圧Ｖｒｅａｄ）は、第２消去状態領域ＥＳＲ１のための最大値Ｖ２を超過するように調整されなければならない。判別された再定義された読出し電圧Ｖｒｅａｄ２は、第１プログラム状態Ｐ１の最大閾値電圧より高いため、読出し電圧Ｖｒｅａｄ２を使用する読出し電圧で、第１プログラム状態Ｐ１にプログラムされたメモリセルは、消去状態に読み出される。このような方法によって、メモリセルの実質的な物理的消去無しに論理消去動作が不揮発性メモリセルのために実行される。

一旦、図８に示した再定義段階が完成すると、不揮発性メモリ装置１００は、第２プログラム動作の間、再定義された消去及びプログラム状態に従ってプログラムされる。

第２プログラム動作が完成した後、不揮発性メモリ装置１００は、‘０’のデータ値を指示する第２プログラム状態Ｐ２から‘１’のデータ値を指示する第２消去状態領域ＥＳＲ１を区別する第２読出し電圧Ｖｒｅａｄ２を使用して、後続する読出し動作を実行する。

図９は、本発明の他の実施形態による不揮発性メモリ装置の動作方法を示したフローチャートである。図９を参照すると、本実施形態の動作方法は、再び第１プログラム電圧及び第２プログラム検証電圧を使用して、第１データを不揮発性メモリセルにプログラムを開始する（Ｓ３１０段階）。第１データのプログラミングは、ＳＬＣのための第１消去状態及び第１プログラム状態を特徴付ける再定義に従って実行される。

その後、状態再定義イベントの発生が感知される（Ｓ３２０段階で「はい」）。上述したように、不揮発性メモリ装置１００で発生する多くのイベント（例えば、複数の条件又は動作）は、状態再定義イベントとして感知される。いずれかの再定義イベントは、不揮発性メモリセルに格納された第１データを無効化する。他の再定義イベントは、結局不揮発性メモリセルに格納された第１データを上書きするか或いは更新する。

再定義イベントを感知すると（Ｓ３２０段階で「はい」）、本実施形態の動作方法は、消去状態再定義（ＥＳＲ）カウント値が予め定められた限界又は基準値を超過するか否かについて判断する（Ｓ３３０段階）。メモリセルアレイの各々の不揮発性メモリセルを説明する状態情報は、現在のＥＳＲカウント値を含む。

例えば、第１データのプログラミングの間、不揮発性メモリセルは０又は１のＥＳＲカウント値を有する。その状態情報によって指示されたように、不揮発性メモリセル１００が０のＥＳＲカウント値を有すると仮定した場合、不揮発性メモリ装置１００の制御ロジック１４０は、不揮発性メモリセルが初期消去状態領域ＥＳＲ０及び初期プログラム状態Ｐ０に従ってプログラムされなければならないと決定する。反対に、その状態情報によって指示されたように、不揮発性メモリセルが１のＥＳＲカウント値を有すると仮定した場合、制御ロジック１４０は、不揮発性メモリセルが第２消去状態領域ＥＳＲ１及び第２プログラム状態Ｐ１に従ってプログラムされなければならないと決定する。

現在のＥＳＲカウント値をチェックする（Ｓ３３０段階）基準値は、不揮発性メモリセルの消去及びプログラム状態が再定義され得る最大回数と関連がある。例えば、不揮発性メモリセルの全般的な閾値電圧分布範囲内で消去状態及び／又はプログラム状態のレベルには実質的な上限限界がある（メモリセルの根本的な特性）。一旦、消去状態領域がＥＳＲカウント値によってカウントされた連続的な拡張に伴うカウント最大幅に到達すると、不揮発性メモリセルは、再びプログラムされるために物理的消去（例えば、消去状態及び関連するプログラム状態の再初期化）を要求する。

しかし、ＥＳＲカウント値が基準値より小さければ（Ｓ３３０段階で「はい」）、不揮発性メモリ装置１００の制御ロジック１４０は、不揮発性メモリセルのための消去状態領域が拡張されると判断する（Ｓ３４０段階）。

一旦、不揮発性メモリセルのための消去状態（及び対応するプログラム状態）が再初期化（Ｓ３５０段階）されるか或いは拡張されると（Ｓ３４０段階）、不揮発性メモリセルは第２データに再びプログラムされる（Ｓ３６０段階）。

上述のように、必要な制御電圧及び状態情報は、不揮発性メモリセルのための現在の状態を反映するために定義されるか或いは更新される。

上述した不揮発性メモリ装置１００のための動作方法によって、各々のメモリセルの（又はメモリセルの定義されたグループ−例えば、メモリセルのページ）物理的消去は、必要とする時、そして拡張された消去状態領域の観点で消去状態の拡張及びプログラム状態の再定義によって実行された少なくとも１つの論理的消去の後にのみ実行される必要がある。

図１０は、図９に示したフローチャートで消去状態領域を拡張する段階（Ｓ３４０段階）の一例を示したフローチャートである。ここで、不揮発性メモリ装置１００の制御ロジック１４０は、不揮発性メモリセルの消去状態領域を拡張し（Ｓ３４１段階）、その後、例えば、不揮発性メモリセルのための状態情報に含まれたＥＳＲカウント値を増加する（Ｓ３４２段階）。上述したように、ＥＳＲカウント値は、不揮発性メモリセルのプログラミングの間、生成された適切な制御電圧として参照（ｒｅｆｅｒｅｎｃｅ）され、不揮発性メモリセルが物理的消去動作の実行によって再初期化を要求するか否かを判断するために参照される。

図１１は、図９に示したフローチャートでメモリセルを物理的に消去する段階（Ｓ３５０段階）の一例を示したフローチャートである。ここで、不揮発性メモリセルは、一般的な消去動作及び制御電圧定義を使用して物理的に消去される（Ｓ３５１段階）。その後、不揮発性メモリセルのための状態情報は、初期消去状態領域ＥＳＲ０を定義（又は再定義を格納）するために更新され（Ｓ３５２段階）、そしてＥＳＲカウント値を‘０’にリセットする（Ｓ３５３段階）。

図１２は、本発明の一実施形態による消去状態領域を再定義する方法を示した図である。図１２を参照すると、現在関心ある不揮発性メモリセルは、メモリセルアレイのバッファ領域又はメタ領域内にあるＳＬＣ容量で使用されるのにも拘わらず、ＭＬＣとして動作可能であると仮定する。これにより、一般的な理解に一致して、不揮発性メモリセルは、消去状態Ｅ０及び第１〜第４プログラム状態Ｐ１、Ｐ２、Ｐ３、及びＰ４に従ってプログラムされる。

しかし、本実施形態に一致して、ＭＬＣの４つのプログラム可能な状態（例えばＰ１、Ｐ２、Ｐ３、及びＰ４）の中の少なくとも３つは、増加するように拡張された消去状態領域（例えば、ＥＳＲ１、ＥＳＲ２、及びＥＳＲ３）に連続的に含まれる。従って、第１ＳＬＣプログラミング動作（１ｓｔ ＰＧＭ）の間、初期消去状態領域ＥＳＲ０及び第１プログラム状態Ｐ０が使用される。この状態は０のＥＳＲカウント値によって指示される。第２ＳＬＣプログラミング動作（２ｎｄ ＰＧＭ）の間、第１消去状態領域ＥＳＲ１及び第２プログラム状態Ｐ２が使用される。この状態は１のＥＳＲカウント値によって指示される。第３ＳＬＣプログラミング動作（３ｒｄ ＰＧＭ）の間、第２消去状態領域ＥＳＲ２及び第３プログラム状態Ｐ３が使用される。この状態は２のＥＳＲカウント値によって指示される。最後に、第４ＳＬＣプログラミング動作（４ｔｈ ＰＧＭ）の間、第３消去状態領域ＥＳＲ３及び第４プログラミング動作Ｐ４が使用される。この初期状態は３のＥＳＲカウント値によって指示される。基準ＥＳＲ値が４であることが仮定されると、次のプログラミング動作は、プログラミングの前に不揮発性メモリセルアレイの物理的消去をもたらす。一旦、不揮発性メモリセルが物理的に消去されて状態情報がリセットされると、上記過程が再び開始される。

図１２は、不揮発性メモリセルのための特定のＥＳＲカウント値と共に使用される増加するプログラム検証電圧及び読出し電圧の定義を示す。上述したことから分かるように、拡張する消去状態領域及び増加するプログラム状態は、関連する制御電圧のレベルに相応する変化を要求する。

上述した実施形態によると、不揮発性メモリセルの物理的消去は、４つの連続的なプログラミング動作のみを必要とする。このプログラミングアプローチは、不揮発性メモリセルの疲労（ｆａｔｉｇｕｅ）を大きく減少させ、メモリセルの寿命を増加させる。また、数多くの物理的消去動作が省略されるため、結合する（ｉｎｃｏｒｐｏｒａｔｉｎｇ）メモリシステムの動作速度を増加させ得る。

図１３は、本発明の一実施形態による不揮発性メモリセルをプログラムするための多様なプログラム電圧及び検証電圧を示した電圧ダイヤグラムである。

図１３で、第１プログラム電圧２１１及び第１検証電圧２１２は、第１プログラム動作で使用される電圧である。不揮発性メモリ装置１００は、ＥＳＲカウント値を参照して第１プログラム電圧２１１及び第１検証電圧２１２のレベルを判断する。

第１プログラム動作の後、メモリセルの消去状態領域は、第１消去状態領域ＥＳＲ１として再定義される。後続する消去状態領域の再定義である第２プログラム動作が実行される。第２プログラムの間、第２プログラム電圧２２１及び第２検証電圧２２２が使用される。不揮発性メモリ装置１００は、例えばＥＳＲカウント値を参照して第２プログラム電圧２２１及び第２検証電圧２２２のレベルを判断する。

第２プログラム動作の間に、消去状態領域は、第１プログラム動作の間に使用された領域を超えて拡張される。従って、第２プログラム電圧２２１及び第２検証電圧２２２は、各々第１プログラム電圧２１１及び第１検証電圧２１２より高い。

第２プログラムが完了した後、消去状態領域は、再び第２消去状態領域ＥＳＲ２として再定義される。後続する消去状態領域の再定義である第３プログラム動作が実行される。第３プログラムの間、第３プログラム電圧２３１及び第３検証電圧２３２が使用される。再び、不揮発性メモリ装置１００が、例えばＥＳＲカウント値を参照して第３プログラム電圧２３１及び第３検証電圧２３２のレベルを判断する。

第３プログラム動作の間に、メモリセルのための消去状態領域が、第２プログラム動作の間に使用された消去状態領域を超えて拡張される。従って、第３プログラム電圧２３１及び第３検証電圧２３２は、各々第２プログラム電圧２２１及び第２検証電圧２２２より高い。

図１４は、本発明の一実施形態による不揮発性メモリ装置のプログラム方法を説明するための概念図である。図１４を参照すると、不揮発性メモリセルは、単一プログラミング動作の間に、初期消去状態Ｅ０から第３プログラム状態Ｐ３に正確にプログラムされる。このような環境の下で、消去状態が消去状態の再定義の結果として増加して変わる時毎に、プログラム状態Ｐ３を増加するように変えることは不必要である。むしろ、閾値電圧分布Ｐ３は、ＳＬＣとして作動する不揮発性メモリセルのプログラムされた状態を指示するために毎瞬間使用される。一方、ＥＳＲ２に至る他の（例えば、上方に増加するように調整された）消去状態領域は、不揮発性メモリセルのために消去状態を指示するのに使用される。

そのような瞬間に、不揮発性メモリ装置１００の制御ロジック１４０は、メモリセルの現在の消去状態領域を参照して、不揮発性メモリセルをプログラミングするのに使用される適当なプログラム電圧を判断する。従って、各々の高いプログラム電圧は、第２消去状態領域ＥＳＲ２を有する不揮発性メモリセルに印加され、このようにすることによって、メモリセルは、単一プログラム動作で高い閾値電圧を有する第３プログラム状態Ｐ３にプログラムされる。

図１５は、本発明の一実施形態による不揮発性メモリセルで実行される物理的消去動作を示した図である。図１５を参照すると、ＥＳＲカウント値は最大許容できるＥＳＲカウント値である４を有すると仮定する。従って、直前のプログラミング動作で、不揮発性メモリセルは、第４（及び最も高い）プログラム状態Ｐ４に従ってプログラムされる。

この条件の下で再び再プログラムされるために、不揮発性メモリセルは、その消去状態領域及びプログラム状態領域のための分類の（ｏｆ ｓｏｒｔｓ）特別な再定義を最初に経験しなければならない。消去状態領域の追加的な上方に向かう再定義（ｕｐｗａｒｄ ｒｅｄｅｆｉｎｉｔｉｏｎ）及び／又は上方のプログラム状態が不可能なため、不揮発性メモリセルは物理的消去（又はリセット再定義）を経験しなければならない。上述した物理的消去動作は、不揮発性メモリセルや不揮発性メモリセルの定義されたグループに適用される一般的な（ｃｏｎｖｅｎｔｉｏｎａｌ）消去動作である。実際に、消去状態領域はその初期消去状態領域ＥＳＲ０に再定義によってリセットされる。

不揮発性メモリ装置１００の制御ロジック１４０は、不揮発性メモリセルの消去状態領域に関連する消去電圧を判断するのに使用される。従って、相対的に高い消去電圧は不揮発性メモリセルに適用される。例えば、不揮発性メモリセルが高い閾値電圧を有する第４プログラム状態Ｐ４に予めプログラムされた時、不揮発性メモリセルをリセットするように要求される消去電圧は相対的に高い。

高い消去電圧を印加することによって物理的消去動作を遂行することは、メモリセルのストレスを増加させることと理解される。それにも拘らず、本発明の実施形態によるメモリシステム動作によって与えられた不揮発性メモリセルに適用される減少した回数の物理的消去動作は、メモリセルの全般的なストレスを減少させる。更に、一般的に理解されるウェアレベルリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）方法は、メモリセルアレイ１１０の多くのメモリセルにストレスを等しく分配させるために（ｔｏ ｂｅｔｔｅｒ ｄｉｓｔｒｉｂｕｔｅ）本発明の観点で適用されるか或いは修正され得る。

図１６は、本発明の他の実施形態による不揮発性メモリ装置を示したブロック図である。図１６を参照すると、不揮発性メモリ装置３００は、同様にメモリセルアレイ３１０、行デコーダー３２０、ページバッファ３３０、制御ロジック３４０、及び電圧生成器３５０を含む（図２と比較）。

メタ領域３１０ａは、メモリセルアレイ３１０のメモリセルのための状態情報を格納するために使用される。状態情報は、各々のメモリセルのための消去状態情報を示す情報を含む。これにより、メモリセルのための消去状態及び／又はプログラム状態が再定義される時、制御ロジック３４０は、対応する状態情報を参照して更新する。状態情報は、また制御ロジック３４０に含まれるレジスター３４１に格納される。メモリセルアレイ３１０のメモリセルでプログラム又は読出し動作を遂行する時、制御ロジック３４０は、状態情報の参照によるプログラム電圧、パス電圧、読出し電圧、又は検証電圧のような必要な制御電圧のための適切なレベルを判断する。

上述したように、制御ロジック３４０は、状態情報が再定義された消去状態領域に対応するように状態情報を更新することによって、メモリセルアレイ３１０の何れかのメモリセルのために消去状態領域を再定義するのに使用される。

上述したことに加えて、不揮発性メモリ装置３００は、更にメタ領域３１０及び／又は状態レジスター３４１に磨耗情報（ＷＩ：ｗｅａｒｉｎｇ ｉｎｆｏｒｍａｔｉｏｎ）を格納する。メモリセル（又は再定義されたメモリセルグループ、例えば、ページ）に加えられるストレスを最小化するために、制御ロジック３４０は、磨耗情報（ＷＩ）の参照によるページユニット単位（ｐａｇｅ ｕｎｉｔ ｂａｓｉｓ）上のメモリメモリセルによって経験された磨耗程度（ｄｅｇｒｅｅ ｏｆ ｗｅａｒ）を管理するために使用される。

メモリセルアレイ３１０のメモリセルは、ブロックユニット単位（ｂｌｏｃｋ ｕｎｉｔ ｂａｓｉｓ）に消去されると仮定する。１つのメモリページの消去状態領域が最大値に到達し、従って物理的消去を要求する時、同一のブロックに含まれる他のメモリページは、それらの現在のＥＳＲカウント値又は消去状態定義に拘らずにまた消去される。従って、慎重なメモリセルのウェア管理（ｗｅａｒ ｍａｎａｇｅｍｅｎｔ）無しに、特定のブロックに含まれる特定の過度に使用された（ｏｖｅｒｕｓｅｄ）（即ち、頻繁に更新された）ページは、全体ブロックの相対的に頻繁な物理的消去をもたらす。単一ページでさえ過度に頻繁な使用は、多くの非常に大きなブロックの全てのメモリセルの消去−ストレス（ｅｒａｓｅ−ｓｔｒｅｓｓｉｎｇ）をもたらすため、これは明確に望ましくない。

本発明の特定の実施形態による動作方法は、個別的なメモリセルやメモリセルのページに適用される物理的消去の回数を減らすことができることを説明した。それにも拘らず、聡明なウェア管理スキーム（ｉｎｔｅｌｌｉｇｅｎｔ ｗｅａｒ ｍａｎａｇｅｍｅｎｔ ｓｃｈｅｍｅｓ）は、本発明による利益を最大化するために全体としてメモリセルアレイに適用されなければならず、全体としてメモリブロックに適用されなければならない。例えば、再定義及びプログラミング動作は、頻繁に特定のページで実行されて高い閾値電圧を有する最も高いプログラム状態（例えば、Ｐ４）に反復的にプログラムされ、特定のメモリページは過渡なストレスを受ける。

従って、図１６に示した実施形態に従って、制御ロジック３１０は、各々のページがプログラムされる回数を管理するのに使用され、その結果、特定のブロックに含まれるメモリページは、いずれかに与えられるページの物理的消去の必要性（ｎｅｅｄ）を最小化するために相対的に同等な回数でプログラムされる。

ブロックに第１、第２、及び第３メモリページがあると仮定する。第１、第２、及び第３メモリページに適用されるプログラミングサイクル回数が各々１、３、１０回であると仮定すると、制御ロジック３４０は、その後、この不均衡を指示する磨耗情報を参照し、最小回数が適用されたプログラミングサイクルを有する第１メモリページを優先的にプログラムする。従って、制御ロジック３４０によって参照される各々のメモリページのための磨耗情報は、複数の適用されたプログラミングサイクル、複数の適用された物理的消去サイクル、消去状態情報、プログラム状態情報、現在の消去状態カウント値等を含む。

この特徴及びこれと同様なアプローチを使用する範囲内で、図１６の不揮発性メモリ装置３００のような本発明の実施形態は、各々のメモリページのために磨耗程度（ｄｅｇｒｅｅ ｏｆ ｗｅａｒｉｎｇ）を効果的に管理することができる。

図１７は、本発明の他の実施形態による不揮発性メモリ装置を示したブロック図である。図１７を参照すると、不揮発性メモリ装置４００は、一般的なメモリセルアレイ４１０、行デコーダー４２０、ページバッファ４３０、及び制御ロジック４４０を含む。

図１７に示していないが、不揮発性メモリ装置４００は、パス電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍ、検証電圧Ｖｖｆｙ、及び読出し電圧Ｖｒｅａｄを行デコーダー４２０に提供する電圧発生器を更に含む。制御ロジック４４０は、メモリセルアレイ４１０の状態情報を格納する状態レジスターを含む。メモリセルアレイ４１０は、状態情報を格納するためのメタ領域を含む。

メモリセルアレイ４１０は、ワードラインＷＬ０〜ＷＬｎ−１及び選択ライン（ＳＳＬ、ＧＳＬ）を通じて行デコーダー４２０に連結される。メモリセルアレイ４１０は、ビットラインＢＬ０〜ＢＬｍ−１を通じてページバッファ４３０に連結される。メモリセルアレイ４１０は、複数のＮＡＮＤ形セルストリング（ＮＡＮＤ Ｃｅｌｌ Ｓｔｒｉｎｇｓ）を含む。各々のセルストリングは、ストリング選択トランジスターＳＳＴを通じてビットラインに連結される。

同一のワードラインに連結される複数のメモリセルは、同一のプログラムサイクルでプログラムされる。ワードラインＷＬ１に連結されるメモリセルＭＣ０〜ＭＣｍ−１の各々は、同一のプログラムサイクルで同一なプログラム状態に、又はそれぞれ異なるプログラム状態にプログラムされる。例えば、１つのプログラムサイクルで、メモリセルＭＣ０はプログラム状態Ｐ１に、メモリセルＭＣ１はプログラム状態Ｐ２に、メモリセルＭＣ２、ＭＣｍ−１はプログラム状態Ｐ３にプログラムされる。本実施形態によるメモリセルアレイ４１０は、オールビットライン（Ａｌｌ Ｂｉｔ Ｌｉｎｅ：ＡＢＬ）構造に形成される。

行デコーダー４２０は、アドレスＡＤＤＲに応答してメモリセルアレイ４１０のメモリブロックの中のいずれか１つを選択する。行デコーダー４２０は、選択されたメモリブロックのワードワードラインの中のいずれか１つを選択する。行デコーダー４２０は、選択されたメモリブロックのワードラインに電圧発生器（図示せず）からのワードライン電圧を伝達する。プログラム動作の時、行デコーダー４２０は、選択ワードライン（Ｓｅｌｅｃｔｅｄ ＷＬ）にプログラム電圧Ｖｐｇｍと検証電圧Ｖｖｆｙを、非選択ワードライン（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ）にパス電圧Ｖｐａｓｓを伝達する。

ページバッファ４３０は、動作モードに従って書込みドライバーとして又は感知増幅器として作動する。プログラム動作の時、ページバッファ４３０は、セルアレイ４１０のビットラインへプログラムされるデータに対応するビットライン電圧を伝達する。読出し動作の時、ページバッファ４３０は、選択されたメモリセルに格納されたデータを、ビットラインを通じて感知する。ページバッファ４３０は、感知されたデータをラッチして外部に出力する。

不揮発性メモリ装置４００は、メモリページ単位（例えば、同一のワードラインに連結されたメモリセルの集合）に消去状態領域を管理する。従って、各メモリセルのプログラム状態が異なっても、１つのメモリページに含まれるメモリセルには同一のプログラム電圧、パス電圧、検証電圧が印加される。

同様に、１つのメモリページに含まれるメモリセルは同時に消去され、状態情報（又は、状態カウンター）及び消去状態領域も同時に初期化される。

上記のような構成によると、メモリセルの消去状態領域はページ単位に管理される。従って、不揮発性メモリ装置４００で消去状態領域を管理する負荷（ｌｏａｄ）が減少し、状態情報格納に必要なメモリ空間が減少する。

図１８は、本発明の一実施形態によるメモリシステムを示したブロック図である。図１８を参照すると、メモリシステム１０００は、不揮発性メモリ装置１１００及びコントローラ１２００を含む。

不揮発性メモリ装置１１００は、本発明の実施形態による不揮発性メモリ装置１００又は３００と同一の構造を有する。不揮発性メモリ装置１１００は、基板上に提供される複数のセルストリング（図示せず）を含む。各々のセルストリングは基板と垂直な方向に積層された複数のセルトランジスター（図示せず）を含む。不揮発性メモリ装置１１００は、上述したプログラム方法によってプログラムを遂行する。不揮発性メモリ装置１１００は、状態読出しを遂行し、状態読出し結果に従って再配列を考慮してプログラムを遂行する。

コントローラ１２００は、ホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結される。ホスト（Ｈｏｓｔ）からの要請に応答して、コントローラ１２００は、不揮発性メモリ装置１１００にアクセスするように構成される。コントローラ１２００は、不揮発性メモリ装置１１００の読出し、プログラム、消去、消去状態領域の再定義、及びウェアレベルリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）動作を制御するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００とホスト（Ｈｏｓｔ）との間にインターフェイスを提供するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。

コントローラ１２００は、不揮発性メモリ装置１１００に制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００の消去状態領域を参照して、不揮発性メモリ装置１１００にプログラム、消去、読出し動作のためのコマンドＣＭＤ、制御信号ＣＴＲＬ、アドレスＡＤＤＲを提供する。

コントローラ１２００から提供される制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲに応答して、不揮発性メモリ装置１１００は、読出し、プログラム、消去、消去状態領域の再定義、及びウェアレベルリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）動作を遂行するように構成される。

コントローラ１２００は、不揮発性メモリ装置１１００の状態情報を格納する状態レジスター１２２０、及び状態情報を生成又は更新し、状態情報を参照して不揮発性メモリ装置１１００の消去状態領域を再定義する状態管理者（ｍａｎａｇｅｒ）１２１０を含む。

不揮発性メモリ装置１１００は、コントローラ１２００からのコマンドに従ってそれぞれ異なるレベルを有する複数の読出し電圧を利用してメモリセルアレイ（図示せず）に含まれる複数のメモリページを読み出す。不揮発性メモリ装置１１００は、複数の読出し電圧に従う状態読出し結果をコントローラ１２００に出力する。状態読出し結果は、複数の読出し電圧の中の少なくとも読み出したメモリページの全てのメモリセルがオン−セル（ｏｎ−ｃｅｌｌ）になるようにする最小の読出し電圧を含む。

コントローラ１２００は、状態読出し結果を参照して、不揮発性メモリ装置１１００の消去状態領域を探し出す。状態読出し結果、読み出されたメモリページの全てのメモリセルをオン−セル（ｏｎ−ｃｅｌｌ）にする最小の読出し電圧が第３読出し電圧Ｖｒｅａｄ３であると仮定した場合、メモリページの消去状態領域は、消去状態Ｅ０、第１及び第２プログラム状態Ｐ１、Ｐ２の閾値電圧分布を含む。従って、読み出したページの消去状態領域は、第３消去状態領域ＥＳＲ２であると判断される。

コントローラ１２００は、探し出した消去状態領域に基づいて状態情報を生成して状態レジスター１２２０に格納する。

そして、コントローラ１２００は、探し出した消去状態領域に基づいて状態レジスター１２２０に格納された状態情報を更新する。

図１８に示した実施形態によると、メモリシステム１０００は、対応する状態情報が喪失されるか或いは利用できなくても、メモリセルページのための現在の消去状態領域を正確に探し出すことができる。

コントローラ１２００は、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、及びメモリインターフェイス（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような構成要素（図示せず）を更に含む。プロセシングユニットはコントローラ１２００の諸般動作を制御する。

ホストインターフェイスは、ホスト（Ｈｏｓｔ）とコントローラ１２００との間のデータ交換を遂行するためのプロトコルを含む。コントローラ１２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中の少なくとも１つを通じて外部（ホスト）と通信するように構成される。メモリインターフェイスは、不揮発性メモリ装置１１００とインターフェイシングする。メモリインターフェイスは、ＮＡＮＤインターフェイス又はＮＯＲインターフェイスを含む。

メモリシステム１０００は、コンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブルコンピューター、ウェブタブレット、タブレットコンピューター、無線電話機、モバイルフォン、スマートフォン、ｅ−ブック、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション装置、ブラックボックス、デジタルカメラ、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元受像機、デジタル音声録音機、デジタル音声再生器、デジタル映像録画器、デジタル映像再生器、デジタル動画録画器、デジタル動画再生器、データセンターを構成するストレージ、情報を無線環境で送受信できる装置、構内ネットワークを構成する多様な電子装置の中の１つ、コンピューターネットワークを構成する多様な電子装置の中の１つ、テレマティクスネットワークを構成する多様な電子装置の中の１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中の１つ等のような電子装置の多様な構成要素の中の１つで提供される。

不揮発性メモリ装置１１００又はメモリシステム１０００は、多様な形態のパッケージに実装（ｍｏｕｎｔ）される。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式でパッケージ化されて実装される。

図１９は、本発明の他の実施形態によるメモリシステムを示したブロック図である。図１９を参照すると、メモリシステム２０００は、不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は、複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは、複数のグループを形成する。複数の不揮発性メモリチップのグループの各々は、１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。複数の不揮発性メモリチップは、第１〜第ｋ番目チャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信する。

不揮発性メモリチップの各々は、本発明の実施形態による不揮発性メモリ装置１００又は３００と同一の構造を有し、同様に作動する。不揮発性メモリ装置２１００は、基板上に提供される複数のセルストリング（図示せず）を含み、複数のセルストリングの各々は基板と垂直な方向に積層された複数のセルトランジスター（図示せず）を含む。

図１９で、複数の不揮発性メモリチップが１つのチャンネルに連結される。しかし、メモリシステム２０００は、１つの不揮発性メモリチップが１つのチャンネルに連結されるように変形され得る。

コントローラ２２００が共通チャンネルを通じて複数の不揮発性メモリチップと通信する点を除き、コントローラ２２００及び不揮発性メモリ装置２１００に対する他の内容は図１８で説明したように同一である。

図２０は、本発明の一実施形態によるソリッドステートドライブ（ＳＳＤ）を示したブロック図である。図２０を参照すると、使用者装置３０００は、一般的にホスト３１００とＳＳＤ３２００を含む。ＳＳＤ３２００は、ＳＳＤコントローラ３２１０、バッファメモリ３２２０、及び不揮発性メモリ装置（ＮＶＭ）３２３０を含む。

ＳＳＤコントローラ３２１０は、ホスト３１００とＳＳＤ３２００との間の物理的な連結を提供する。ＳＳＤコントローラ３２１０は、ホスト３１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）に対応してＳＳＤ３２００とのインターフェイシングを提供する。ＳＳＤコントローラ３２１０は、ホスト３１００から提供される命令語をデコーディングする。デコーディングされた結果に従って、ＳＳＤコントローラ３２１０は、不揮発性メモリ装置３２３０にアクセスする。

ＳＳＤコントローラ３２１０は、ホスト３１００及び不揮発性メモリ装置３２３０に連結される。ホスト３１００からの要請に応答して、コントローラ３２１０は、不揮発性メモリ装置３２３０にアクセスするように構成される。ＳＳＤコントローラ３２１０は、不揮発性メモリ装置３２３０の読出し、プログラム、消去、消去状態領域の再定義、及びウェアレベルリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）動作を制御するように構成される。ＳＳＤコントローラ３２１０は、不揮発性メモリ装置３２３０とホスト３１００との間にインターフェイスを提供するように構成される。ＳＳＤコントローラ３２１０は、不揮発性メモリ装置３２３０を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。

ＳＳＤコントローラ３２１０は、不揮発性メモリ装置３２３０に制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供するように構成される。ＳＳＤコントローラ３２１０は、不揮発性メモリ装置３２３０の消去状態領域を参照して、不揮発性メモリ装置３２３０にプログラム、消去、読出し動作のためのコマンドＣＭＤ、制御信号ＣＴＲＬ、アドレスＡＤＤＲを提供する。

ＳＳＤコントローラ３２１０から提供される制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲに応答して、不揮発性メモリ装置３２３０は、読出し、プログラム、消去、消去状態領域の再定義、及びウェアレベルリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）動作を遂行するように構成される。

ＳＳＤコントローラ３２１０は、不揮発性メモリ装置３２３０の状態情報を格納する状態レジスター３２１２、及び状態情報を生成又は更新し、状態情報を参照して不揮発性メモリ装置３２３０の消去状態領域を再定義する状態管理者（ｍａｎａｇｅｒ）３２１１を含む。

不揮発性メモリ装置（ＮＶＭ）３２３０は、ＳＳＤコントローラ３２１０からのコマンドに従ってそれぞれ異なるレベルを有する複数の読出し電圧を利用してメモリセルアレイ（図示せず）に含まれる複数のメモリページを読み出す。不揮発性メモリ装置３２３０は、複数の読出し電圧に従う状態読出し結果をＳＳＤコントローラ３２１０に出力する。状態読出し結果は、複数の読出し電圧の中の少なくとも読み出したメモリページの全てメモリセルがオンセルになるようにする最小の読出し電圧を含む。

ＳＳＤコントローラ３２１０は、状態読出し結果を参照して、不揮発性メモリ装置３２３０の消去状態領域を探し出す。状態読出し結果、ページの全てのメモリセルをオンセルにする最小の読出し電圧が第３読出し電圧Ｖｒｅａｄ３であると仮定した場合、メモリページの消去状態領域は、消去状態Ｅ０、第１及び第２プログラム状態Ｐ１、Ｐ２の閾値電圧分布を含む。従って、読み出したメモリページの消去状態領域は、第３消去状態領域ＥＳＲ２であると判断される。

ＳＳＤコントローラ３２１０は、探し出した消去状態領域に基づいて状態情報を生成して状態レジスター３２１２に格納する。ＳＳＤコントローラ３２１０は、探し出した消去状態領域に基づいて状態レジスター３２１２に格納された状態情報を更新する。

ホスト３１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）としてＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等が含まれる。

ホスト３１００から提供された書込みデータ又は不揮発性メモリ装置３２３０から読み出されたデータは、バッファメモリ３２２０に一時的に格納される。ホスト３１００からの読出し要請が受信されると、不揮発性メモリ装置３２３０に存在するデータがキャッシュされている場合には、バッファメモリ３２２０は、キャッシュされたデータを直接ホスト３１００に提供するキャッシュ機能を支援する。一般的に、ホスト３１００のバスフォーマット（例えば、ＳＡＴＡ又はＳＡＳ）によるデータ伝送速度は、ＳＳＤ３２００のメモリチャンネルの伝送速度より著しく速い。ホスト３１００のインターフェイス速度が著しく高い場合、大容量のバッファメモリ３２２０を提供することによって速度差異により発生するパフォーマンス低下を最小化できる。

バッファメモリ３２２０は、大容量の補助記憶装置として使用されるＳＳＤ３２００で充分なバッファリングを提供するために、同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）として提供される。しかし、バッファメモリ３２２０はこれに限定されない。

不揮発性メモリ装置３２３０は、ＳＳＤ３２００の格納媒体として提供される。不揮発性メモリ装置３２３０は、大容量の格納能力を有するＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）として提供され得る。不揮発性メモリ装置３２３０は、複数のメモリ装置で構成され得る。この場合、各々のメモリ装置は、チャンネル単位にＳＳＤコントローラ３２１０に連結される。格納媒体として不揮発性メモリ装置３２３０がＮＡＮＤフラッシュメモリであることを例として説明したが、これに限定されない。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、ＮＯＲフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムも適用され得る。

図２１は、本発明の一実施形態によるメモリカード４０００を示したブロック図である。図２１を参照すると、メモリカード４０００は，不揮発性メモリ装置４１００、コントローラ４２００、及びコネクター４３００を含む。

不揮発性メモリ装置４１００は、本発明の実施形態による不揮発性メモリ装置１００又は３００と同一の構造を有し、同様に作動する。不揮発性メモリ装置４１００は、基板上に提供される複数のセルストリング（図示せず）を含み、複数のセルストリングの各々は基板と垂直な方向に積層された複数のセルトランジスター（図示せず）を含む。

コントローラ４２００は、不揮発性メモリ装置４１００に連結される。コントローラ４２００は、不揮発性メモリ装置４１００にアクセスするように構成される。コントローラ４２００は、不揮発性メモリ装置４１００の読出し、プログラム、消去、消去状態領域の再定義、及びウェアレベルリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）動作を制御するように構成される。コントローラ４２００は、不揮発性メモリ装置４１００にインターフェイスを提供するように構成される。

コントローラ４２００は、不揮発性メモリ装置４１００に制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供するように構成される。コントローラ４２００は、不揮発性メモリ装置４１００の消去状態領域を参照して、不揮発性メモリ装置４１００にプログラム、消去、読出し動作のためのコマンドＣＭＤ、制御信号ＣＴＲＬ、アドレスＡＤＤＲを提供する。

コントローラ４２００から提供される制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲに応答して、不揮発性メモリ装置４１００は、読出し、プログラム、消去、消去状態領域の再定義、及びウェアレベルリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）動作を遂行するように構成される。

コントローラ４２００は、不揮発性メモリ装置４１００の状態情報を格納する状態レジスター４２２０、及び状態情報を生成及び更新し、状態情報を参照して不揮発性メモリ装置４１００の消去状態領域を再定義する状態管理者（ｍａｎａｇｅｒ）４２１０を含む。

コントローラ４２００が不揮発性メモリ装置４１００の状態情報を生成又は更新する具体的な方法は上述したように実質的に同一である。

コネクター４３００は、メモリカード４０００とホスト（図示せず）を電気的に連結する。

メモリカード４０００は、ＰＣカード（ＰＣＭＣＩＡ：ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ(登録商標)カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成することができる。

図２２は、本発明の一実施形態によるコンピューティングシステムを示したブロック図である。図２２を参照すると、コンピューティングシステム５０００は、中央処理装置５１００、ＲＡＭ５２００、ユーザーインターフェイス５３００、モデム５４００、及びメモリシステム５６００を含む。

メモリシステム５６００は、システムバス５５００を通じて、中央処理装置（ＣＰＵ）５１００、ＲＡＭ５２００、ユーザーインターフェイス５３００、及びモデム５４００に電気的に連結される。ユーザーインターフェイス５３００を通じて提供されるか或いは中央処理装置５１００によって処理されたデータは、メモリシステム５６００に格納される。

メモリシステム５６００は、不揮発性メモリ装置５６１０及びコントローラ５６２０を含む。メモリシステム５６００は、本発明の実施形態によるメモリシステム１０００、２０００、ソリッドステートドライブ（ＳＳＤ）３２００、又はメモリカード４０００であり得る。

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１０、１００、３００、４００、１１００、２１００、３２３０、４１００、５６１０ 不揮発性メモリ装置
１１０、３１０、４１０ メモリセルアレイ
１１０ａ、３１０ａ メタ領域
１１０ｂ、３１０ｂ バッファ領域
１１０ｃ、３１０ｃ 主データ領域
１２０、３２０、４２０ 行デコーダー
１３０、３３０、４３０ ページバッファ
１４０、３４０、４４０ 制御ロジック
１４１、３４１ 状態レジスター
１５０、３５０ 電圧生成器
２１１ 第１プログラム電圧
２１２ 第１検証電圧
２２１ 第２プログラム電圧
２２２ 第２検証電圧
２３１ 第３プログラム電圧
２３２ 第３検証電圧
１０００、２０００、５６００ メモリシステム
１２００、２２００、４２００、５６２０ コントローラ
１２１０、２２１０、３２１１、４２１０、５６２１ 状態管理者
１２２０、２２２０、３２１２、４２２０、５６２２ 状態レジスター
３０００ 使用者装置
３１００ ホスト
３２００ ソリッドステートドライブ（ＳＳＤ）
３２２０ バッファメモリ
３２１０ ＳＳＤコントローラ
４０００ メモリカード
４３００ コネクター
５０００ コンピューティングシステム
５１００ 中央処理装置（ＣＰＵ）
５２００ ＲＡＭ
５３００ ユーザーインターフェイス
５４００ モデム
５５００ システムバス
ＢＬ、ＢＬ１〜ＢＬ３、ＢＬ１〜ＢＬｍ−１ ビットライン
ＢＬＫ、ＢＬＫ１〜ＢＬＫｚ メモリブロック
ＣＳＬ 共通ソースライン
ＧＳＴ 接地選択トランジスター
ＧＳＬ、ＧＳＬ１〜ＧＳＬ３ 接地選択ライン
ＭＣ０〜ＭＣｍ−１、ＭＣ１〜ＭＣ８ メモリセル
ＮＳ１１〜ＮＳ３３ ＮＡＮＤストリング
ＳＳＬ、ＳＳＬ１〜ＳＳＬ３ ストリング選択ライン
ＳＳＴ ストリング選択トランジスター
ＷＬ、ＷＬ１〜ＷＬ８、ＷＬ０〜ＷＬｎ−１ ワードライン

Claims (42)

1. 主領域及びバッファ領域を含む不揮発性メモリをプログラミングする方法であって、
   消去状態及びプログラム状態の中の１つに従って、単一ビットプログラミング動作を使用するバッファ領域の不揮発性メモリセルの第１データをプログラミングする段階と、
   前記不揮発性メモリセルに格納された前記第１データを無効化する段階と、
   前記消去状態を再定義する段階と、を有することを特徴とする不揮発性メモリ装置のプログラミング方法。
2. 前記消去状態を再定義する段階は、前記消去状態を指示する第１消去閾値電圧分布を、再定義された消去状態を指示する第２消去閾値電圧分布に拡張させる段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
3. 前記第２消去閾値電圧分布は、前記第１消去閾値電圧分布及び前記プログラム状態を指示するプログラム閾値電圧分布を含むことを特徴とする請求項２に記載の不揮発性メモリ装置のプログラミング方法。
4. 前記プログラム状態を指示する第１プログラム閾値電圧分布を、前記第１プログラム閾値電圧分布より高い前記再定義されたプログラム状態を指示する第２プログラム閾値電圧分布に変化させることによって、前記プログラム状態を再定義する段階を更に含むことを特徴とする請求項３に記載の不揮発性メモリ装置のプログラミング方法。
5. 前記不揮発性メモリセルの第１データをプログラミングした後、前記不揮発性メモリセルを物理的に消去する前に、前記再定義された消去状態及び前記再定義されたプログラム状態の中の１つに従って、単一ビットプログラミング動作を使用して前記不揮発性メモリセルに格納された第２データをプログラミングする段階を更に含むことを特徴とする請求項４に記載の不揮発性メモリ装置のプログラミング方法。
6. 読出し電圧を、前記第１消去閾値電圧分布及び前記第１プログラム閾値電圧分布の間の第１識別レベル（ａ ｆｉｒｓｔ ｌｅｖｅｌ ｄｉｓｃｒｉｍｉｎａｉｎｇ）から前記第２消去閾値電圧分布及び前記第２プログラム閾値電圧分布の間の第２識別レベルに、再定義する段階を更に含むことを特徴とする請求項４に記載の不揮発性メモリ装置のプログラミング方法。
7. プログラム電圧を、単一ビットプログラミング動作の間に、前記不揮発性メモリセルを前記第１プログラム閾値電圧分布にプログラムするのに使用される第１レベルから前記不揮発性メモリセルを前記第２プログラム閾値電圧分布にプログラムするのに使用される第２レベルに、再定義する段階を更に含むことを特徴とする請求項４に記載の不揮発性メモリ装置のプログラミング方法。
8. プログラム検証電圧を、前記第１消去閾値電圧分布及び前記第１プログラム閾値電圧分布の間で識別される第１レベルから前記第２消去閾値電圧分布及び前記第２プログラム閾値電圧分布の間で識別される第２レベルに、再定義する段階を更に含むことを特徴とする請求項４に記載の不揮発性メモリ装置のプログラミング方法。
9. 前記不揮発性メモリは、前記不揮発性メモリセルのための状態情報を格納するメタ領域を更に含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
10. 前記消去状態を再定義する段階は、前記メタ領域の前記不揮発性メモリセルのための前記状態情報を更新する段階を含むことを特徴とする請求項９に記載の不揮発性メモリ装置のプログラミング方法。
11. 前記不揮発性メモリセルに格納された前記第１データを無効化する段階は、
    前記第１データが前記主領域の他の不揮発性メモリセルに伝送される時、
    前記第１データが他の不揮発性メモリセルにコピーされる時、
    前記第１データが前記不揮発性メモリセルから前記バッファ領域の他の不揮発性メモリセルに併合される時、及び
    エラーが前記第１データで検出される時の中の少なくとも１つで発生することを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
12. 前記主領域及び前記バッファ領域は、不揮発性メモリセルの異なるメモリセルアレイによって各々提供されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
13. 第１〜第Ｍ消去状態グループの中の第Ｎ消去状態、及び第１〜第Ｍプログラム状態の中の第Ｎプログラム状態を使用して不揮発性メモリセル内の第１データをプログラミングする段階と、
    前記不揮発性メモリセルのために消去再定義イベントが発生したか否かを判断する段階と、
    第Ｎ消去状態を第Ｎ＋１消去状態に再定義する段階と、
    第Ｎプログラム状態を第Ｎ＋１プログラム状態に再定義する段階と、
    前記不揮発性メモリセルの第１データをプログラミングした後、前記不揮発性メモリセルを物理的に消去する前に、前記第Ｎ＋１消去状態及び前記第Ｎ＋１プログラム状態に従って前記不揮発性メモリセルの第２データをプログラミングする段階と、を有し、
    前記Ｎは１〜Ｍの間の整数であることを特徴とする不揮発性メモリ装置の動作方法。
14. 前記第Ｎ消去状態を第Ｎ＋１消去状態に再定義する段階及び前記第Ｎプログラム状態を第Ｎ＋１プログラム状態に再定義する段階は、前記消去再定義イベントが発生したか否かを判断した後に実行されることを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
15. 前記第１データをプログラミングする段階は、第１プログラムコマンドに従って実行され、
    前記第２データをプログラミングする段階は、前記第１プログラムコマンドの後に受信された第２プログラムコマンドに従って実行され、
    前記第Ｎ消去状態を前記第Ｎ＋１消去状態に再定義する段階及び前記第Ｎプログラム状態を前記第Ｎ＋１プログラム状態に再定義する段階は、前記第２プログラムコマンドが受信された後にのみ実行されることを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
16. 前記第Ｎ＋１消去状態を指示する第Ｎ＋１消去閾値電圧分布は、前記第Ｎ消去状態を指示する第Ｎ消去閾値電圧分布より広いことを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
17. 前記第Ｎ＋１消去閾値電圧分布は、前記第Ｎプログラム状態を指示する前記第Ｎ消去閾値電圧分布及び第Ｎプログラム閾値電圧分布を含むことを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
18. メモリセルの物理的消去無しに不揮発性メモリセルを連続的にプログラミングする段階を有し、
    前記メモリセルの各々の連続的なプログラミングは、前記メモリセルの消去状態を指示するために対応するように拡張された消去状態領域を使用することを特徴とする不揮発性メモリ装置の動作方法。
19. 各々の拡張された消去状態領域は、前記メモリセルの直前のプログラミングの間に、前記メモリセルのためのプログラム状態を指示するプログラム状態領域を含むことを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
20. 前記拡張された消去状態領域が最大の大きさに到達した時にのみ、前記メモリセルを物理的に消去する段階を更に含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
21. 前記メモリセルの各々の連続的なプログラミングで、前記メモリセルの消去状態拡張カウントを増加させる段階と、
    前記消去状態拡張カウントを基準値と比較して、前記拡張された消去状態領域が最大の大きさに到達したか否かを判断する段階と、を含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
22. 前記メモリセルを物理的に消去した後、前記消去状態拡張カウントをリセットする段階を更に含むことを特徴とする請求項２１に記載の不揮発性メモリ装置の動作方法。
23. 不揮発性メモリセルのアレイを含む第１メモリと、
    前記第１メモリの前記不揮発性メモリセルのための状態情報を格納する第２メモリと、を備え、
    前記状態情報は、第１消去状態領域を有する第１消去状態を定義し、
    第２消去状態は、前記第１消去状態情報とは異なる第２消去状態領域を有することを特徴とする不揮発性メモリ装置。
24. 前記第２メモリは、前記不揮発性メモリのための制御ロジック内の少なくとも１つの状態レジスター、及び前記第１メモリのメタデータ領域の中の少なくとも１つであることを特徴とする請求項２３に記載の不揮発性メモリ装置。
25. 前記第１メモリは、
    単一ビットデータを格納するように構成されて外部から提供されたデータを一時的に格納するように構成された不揮発性メモリセルのバッファ領域と、
    マルチビットデータを格納するように構成されて前記バッファ領域からのデータを受信して格納するように構成された不揮発性メモリセルの主領域と、を含むことを特徴とする請求項２４に記載の不揮発性メモリ装置。
26. 前記不揮発性メモリセルのアレイは、
    第１方向に拡張された複数のセルストリングと、
    第２方向に拡張された複数のワードラインと、
    第３方向に拡張されたビットラインと、を含む３次元（３Ｄ）メモリセルアレイであることを特徴とする請求項２３に記載の不揮発性メモリ装置。
27. 複数の物理的ページの各々の前記不揮発性メモリセルは、前記複数のワードラインの中の１つによって共通に制御され、前記３Ｄメモリセルアレイ内で同じ高さに共通に配置されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
28. 各々のセルストリングは、前記複数のビットラインの中の１つに連結されてストリング選択トランジスター（ＳＳＴ）及び接地選択トランジスター（ＧＳＴ）の間に直列連結された複数の不揮発性メモリセルを含み、
    前記複数の不揮発性メモリセルの各々は、前記複数のワードワードラインの中の１つによって各々制御され、
    各々のＳＳＴは、ストリング選択ラインによって制御され、
    各々のＧＳＴは、接地選択ラインによって制御されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
29. 前記不揮発性メモリセルの各々は、チャージトラップフラッシュ（ＣＴＦ）メモリセルであることを特徴とする請求項２６に記載の不揮発性メモリ装置。
30. 前記第１メモリは、前記メタ領域、バッファ領域、及び主領域を実行するために指定された部分を含む単一（ｕｎｉｔａｒｙ）メモリセルであることを特徴とする請求項２５に記載の不揮発性メモリ装置。
31. 第１プログラミング動作及び第２プログラミング動作の連続的な実行を制御する状態情報に反応する制御ロジックと、
    第１消去状態に従って選択された不揮発性メモリセルをプログラムする第１プログラミング電圧を提供する第１プログラミング動作の間、及び前記第１消去状態とは異なる第２消去状態に従って前記選択された不揮発性メモリセルをプログラムする前記第１プログラミング電圧より大きい第２プログラミング電圧を提供する第２プログラミング動作の間に、前記制御ロジックの制御下で作動する電圧生成器と、を備えることを特徴とする不揮発性メモリ装置。
32. 前記状態情報は、前記第１消去状態のための第１消去状態領域、及び前記第１消去状態領域より広くて前記第１消去状態領域を含む前記第２消去状態のための第２消去状態領域を定義することを特徴とする請求項３１に記載の不揮発性メモリ装置。
33. 前記電圧生成器は、
    前記第１プログラミング動作の間に第１検証電圧を提供し、
    前記第２プログラミング動作の間に前記第１検証電圧より高い第２検証電圧を提供することを特徴とする請求項３１に記載の不揮発性メモリ装置。
34. 前記電圧生成器は、
    前記第１プログラミング動作の実行の後且つ前記第２プログラミング動作の実行の前に、読出し動作の間に第１プログラム状態から前記第１消去状態を区別する第１読出し電圧を提供し、
    前記第２プログラミング動作の実行の後に、前記第１読出し電圧より高い第２読出し電圧を提供し、
    前記読出し動作の間に前記第２消去状態を前記第１プログラム状態より高い第２プログラム状態から区別することを特徴とする請求項３１に記載の不揮発性メモリ装置。
35. 前記第２消去状態は、前記第１プログラム状態を指示する第１プログラム状態領域を含むことを特徴とする請求項３４に記載の不揮発性メモリ装置。
36. 前記制御ロジックは、前記状態情報を格納する状態レジスターを含むことを特徴とする請求項３１に記載の不揮発性メモリ装置。
37. 前記不揮発性メモリセルは、メモリブロック内の複数のページに従って配置され、
    前記メモリブロックは、前記不揮発性メモリセルのための物理的消去ユニットとして提供され、
    前記制御ロジックは、前記メモリブロックのための物理的消去動作の頻度を最小化するプログラミング動作の実行を制御するために前記不揮発性メモリセルのための磨耗情報（ｗｅａｒ ｉｎｆｏｒｍａｔｉｏｎ）に追加的に反応することを特徴とする請求項３１に記載の不揮発性メモリ装置。
38. 不揮発性メモリ装置と、
    格納された状態情報に従って前記不揮発性メモリ装置の動作を制御するように構成されたコントローラと、を備え、
    前記状態情報は、前記不揮発性メモリ装置の各々の不揮発性メモリセルのために、第１消去状態領域を有する第１消去状態及び前記第１消去状態領域より広い第２消去状態領域を有する第２消去状態を定義し、
    前記コントローラは、前記第１消去状態を使用する選択された不揮発性メモリセルに指示される第１プログラミング動作の実行、及び前記第２消去状態を使用する前記不揮発性メモリセルに指示される第２プログラミング動作の実行を制御するように構成され、
    前記第２プログラミング動作は、前記第１プログラミング動作の後且つ前記選択された不揮発性メモリセルの物理的消去の前に、連続的に実行されることを特徴とするメモリシステム。
39. 前記不揮発性メモリ装置は、複数のチャンネルを通じて前記コントローラと共にデータ通信のために集合的に配置された複数の不揮発性メモリチップを含むことを特徴とする請求項３８に記載のメモリシステム。
40. 前記コントローラは、前記状態情報を格納する状態レジスターを含むことを特徴とする請求項３８に記載のメモリシステム。
41. 前記不揮発性メモリ装置及び前記コントローラは、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ：ＳＳＤ）を具現するように配置される（ｏｐｅｒａｔｉｖｅｌｙ ａｒｒａｎｇｅｄ）ことを特徴とする請求項３８に記載のメモリシステム。
42. 前記不揮発性メモリ装置及び前記コントローラは、メモリカードを具現するように配置されることを特徴とする請求項３８に記載のメモリシステム。

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