CN104835442A - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明属于显示技术领域，具体涉及一种移位寄存器、移位寄存器驱动方法和显示装置。该移位寄存器包括上拉模块、下拉模块和保持模块，其中：所述上拉模块，与所述保持模块和所述下拉模块连接，且所述上拉模块与所述下拉模块的电连接点形成输出信号端，用于根据第一时钟信号和开启电压信号输出栅极驱动信号；所述下拉模块，与所述保持模块连接，用于根据第二时钟信号输出栅极驱动信号；所述保持模块，用于为所述上拉模块和所述下拉模块提供固位电压。该移位寄存器以及相应的移位寄存器驱动方法，可以确保移位寄存器有稳定的输出信号，性能更加稳定。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
传统移位寄存器结构中，在输出端的下拉结构中，其中的下拉晶体管不可避免的存在一定的寄生电容，控制下拉晶体管的栅极信号会由于该晶体管自身的耦合电容影响，受到和该晶体管输出关联的时钟信号影响，例如时钟信号的跳变会引起下拉晶体管的栅极电位变化，使输出波形产生波动，从而使输出信号变差，影响移位寄存器的输出效果。
发明内容
本发明所要解决的技术问题是针对现有技术中存在的上述不足，提供一种移位寄存器、移位寄存器驱动方法和显示装置，该移位寄存器以及相应的移位寄存器驱动方法，可以确保移位寄存器有稳定的输出信号，性能更加稳定。
解决本发明技术问题所采用的技术方案是该移位寄存器，包括上拉模块、下拉模块和保持模块，其中：
所述上拉模块，与所述保持模块和所述下拉模块连接，且所述上拉模块与所述下拉模块的电连接点形成输出信号端，用于根据第一时钟信号和开启电压信号输出栅极驱动信号；
所述下拉模块，与所述保持模块连接，用于根据第二时钟信号输出栅极驱动信号；
所述保持模块，用于为所述上拉模块和所述下拉模块提供固位电压。
优选的是，所述下拉模块包括第一晶体管、第二晶体管和第一电容，其中：
所述第一晶体管，其栅极连接第一时钟信号，第一极连接开启电压信号，第二极与所述第二晶体管的栅极连接；
所述第二晶体管，其栅极还与所述第一电容的第一端连接，第一极与所述第一电容的第二端连接并与所述上拉模块连接形成输出信号端，第二极连接第二时钟信号。
优选的是，所述上拉模块包括第三晶体管和第四晶体管，其中：
所述第四晶体管，其栅极连接第一时钟信号，第一极连接低电平信号，第二极与所述第三晶体管的栅极连接；
所述第三晶体管，其第一极连接高电平信号，第二极与所述第二晶体管的第一极连接形成输出信号端。
优选的是，所述保持模块包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第二电容，其中：
所述第六晶体管，其栅极接收第一时钟信号、并与其第一极连接，第二极与所述第七晶体管的第二极连接；
所述第七晶体管，其栅极与输出信号端连接，第一极连接开启电压信号并与所述第二电容的第二端连接，第二极还与所述第二电容的第一端连接；
所述第五晶体管，其栅极连接第二时钟信号，第一极与所述第三晶体管的栅极和所述第八晶体管的栅极连接，第二极与所述第七晶体管的第二极连接；
所述第八晶体管，其第一极与所述第二晶体管的栅极连接，第二极与所述第二电容的第二端连接。
优选的是，所述第一晶体管至所述第八晶体管均为N型晶体管；
或者，所述第一晶体管至所述第八晶体管均为P型晶体管；
或者，所述第一晶体管至所述第八晶体管部分为P型晶体管，部分为N型晶体管。
一种栅极驱动电路，包括上述的移位寄存器。
一种显示装置，包括上述的栅极驱动电路。
一种移位寄存器驱动方法，包括初始化阶段、固位阶段、上拉输出阶段和下拉输出阶段，其中：
在初始化阶段，通过所述上拉模块和所述下拉模块对所述保持模块进行初始化；
在固位阶段，所述保持模块使所述上拉模块、所述下拉模块的连接点的电压固位稳定；
在上拉输出阶段，所述上拉模块根据第一时钟信号，输出栅极驱动信号；
在下拉输出阶段，所述下拉模块根据第二时钟信号，输出栅极驱动信号；
其中，所述栅极驱动信号为具有高电平或低电平转换的脉冲信号。
优选的是，所述初始化阶段包括第一初始化阶段和第二初始化阶段，其中：
在初始化阶段，第一时钟信号和开启电压信号有效，对第一电容和第二电容充电，所述下拉模块通过输出信号端输出信号，同时所述上拉模块加强输出信号端的输出信号；
在固位阶段，第二时钟信号有效，输出信号端的输出信号跳变，启动所述保持模块，保持输出信号端的信号稳定；
在上拉输出阶段，第一时钟信号有效，所述上拉模块根据第一时钟信号，输出栅极驱动信号；同时，第二电容保持第一时钟信号；
在下拉输出阶段，第二时钟信号有效，所述下拉模块根据第二时钟信号，输出栅极驱动信号；
重复上述上拉输出阶段和下拉输出阶段的动作。
优选的是，所述第一时钟信号和所述第二时钟信号为电压幅度相等、相位相差1/2时钟周期的脉冲信号；
所述开启电压信号为与所述第一时钟信号电压幅度相等的单个脉冲信号，且所述开启电压信号的单个脉冲与所述第一时钟信号的初始脉冲同步。
本发明的有益效果是：该移位寄存器结构以及相应的移位寄存器驱动方法，使下拉晶体管栅极电位节点不受相关联时钟信号的影响，能提升控制下拉晶体管栅极电位节点的稳定性，提高移位寄存器的输出稳定性，改善移位寄存器的输出效果；
相应的，采用了上述的移位寄存器的栅极驱动电路具有稳定的性能；
采用了上述的栅极驱动电路的显示装置具有稳定的性能，显示效果更佳。
附图说明
图1为本发明实施例1中移位寄存器的模块结构示意图；
图2为图1中移位寄存器的电路图；
图3为图2中移位寄存器的时序图；
图中：
1－上拉模块；2－下拉模块；3－保持模块。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明移位寄存器、移位寄存器驱动方法和显示装置作进一步详细描述。
实施例1：
本实施例提供一种移位寄存器，适用于输出逐级变化的波形系列，例如，输出栅极驱动信号。
如图1所示，其包括上拉模块1、下拉模块2和保持模块3，其中：
上拉模块1，与保持模块3和下拉模块2连接，且上拉模块1与下拉模块2的电连接点形成输出信号端Output，用于根据第一时钟信号CK和开启电压信号STV输出栅极驱动信号；
下拉模块2，与保持模块3连接，用于根据第二时钟信号CKB输出栅极驱动信号；
保持模块3，用于为上拉模块1和下拉模块2提供固位电压，该固位电压是指稳定在固定电平的电压。
如图2所示，本实施例中的移位寄存器为8T2C结构。
具体的，下拉模块2包括第一晶体管M1、第二晶体管M2和第一电容C1，其中：
第一晶体管M1，其栅极连接第一时钟信号CK，第一极连接开启电压信号STV，第二极与第二晶体管M2的栅极连接；
第二晶体管M2，其栅极还与第一电容C1的第一端连接，第一极与第一电容C1的第二端连接并与上拉模块1连接形成输出信号端Output，第二极连接第二时钟信号CKB。
上拉模块1包括第三晶体管M3和第四晶体管M4，其中：
第四晶体管M4，其栅极连接第一时钟信号CK，第一极连接低电平信号VGL，第二极与第三晶体管M3的栅极连接；
第三晶体管M3，其第一极连接高电平信号VGH，第二极与第二晶体管M2的第一极连接形成输出信号端Output。
保持模块3包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第二电容C2，其中：
第六晶体管M6，其栅极接收第一时钟信号CK、并与其第一极连接，第二极与第七晶体管M7的第二极连接；
第七晶体管M7，其栅极与输出信号端Output连接，第一极连接开启电压信号STV并与第二电容C2的第二端连接，第二极还与第二电容C2的第一端连接；
第五晶体管M5，其栅极连接第二时钟信号CKB，第一极与第三晶体管M3的栅极和第八晶体管M8的栅极连接，第二极与第七晶体管M7的第二极连接；
第八晶体管M8，其第一极与第二晶体管M2的栅极连接，第二极与第二电容C2的第二端连接；
第二电容C2的第二端还连接开启电压信号。
容易理解的是，第一晶体管M1至第八晶体管M8均为N型晶体管；或者，第一晶体管M1至第八晶体管M8均为P型晶体管；或者，第一晶体管M1至第八晶体管M8部分为P型晶体管，部分为N型晶体管，只要将晶体管的相应端正确连接即可。本实施例中的移位寄存器以采用PMOS薄膜晶体管为例进行说明。
该移位寄存器结构，使下拉晶体管(即图2中的第二晶体管M2)栅极电位节点不受相关联时钟信号的影响，能提升控制下拉晶体管栅极电位节点的稳定性，提高移位寄存器的输出稳定性，改善移位寄存器的输出效果。
实施例2：
相应的，本实施例提供一种对应着实施例1中的移位寄存器对应的移位寄存器驱动方法，该驱动方法包括初始化阶段、固位阶段、上拉输出阶段和下拉输出阶段，其中：
在初始化阶段，通过上拉模块和下拉模块对保持模块进行初始化；
在固位阶段，保持模块使上拉模块、下拉模块的电压固位稳定；
在上拉输出阶段，上拉模块根据第一时钟信号CK，输出栅极驱动信号；
在下拉输出阶段，下拉模块根据第二时钟信号CKB，输出栅极驱动信号；
其中，栅极驱动信号为具有高电平或低电平转换的脉冲信号。
优选的是，初始化阶段包括第一初始化阶段和第二初始化阶段，其中：
在初始化阶段，第一时钟信号CK和开启电压信号STV有效，对第一电容C1和第二电容C2充电，下拉模块通过输出信号端Output输出信号，同时上拉模块加强输出信号端Output的输出信号，稳定性更好；
在固位阶段，第二时钟信号CKB有效，输出信号端Output的输出信号跳变，启动保持模块，保持输出信号端Output的信号稳定；
在上拉输出阶段，第一时钟信号CK有效，上拉模块根据第一时钟信号CK，输出栅极驱动信号；同时，第二电容C2保持第一时钟信号CK；
在下拉输出阶段，第二时钟信号CKB有效，下拉模块根据第二时钟信号CKB，输出栅极驱动信号；
重复上述上拉输出阶段和下拉输出阶段的动作。
优选的是，第一时钟信号CK和第二时钟信号CKB为电压幅度相等、相位相差1/2时钟周期的脉冲信号；
开启电压信号STV为与第一时钟信号CK电压幅度相等的单个脉冲信号，且开启电压信号STV的单个脉冲与第一时钟信号CK的初始脉冲同步。
下面对照图3，以前四个时钟信号来介绍此移位寄存器的工作原理：
第一阶段即初始化阶段：STV信号(开启电压信号STV)和CK信号(即第一时钟信号CK)均为低电平开启信号，CKB信号(即第二时钟信号CKB)为高电平关闭信号。
当STV信号和CK信号为低电平时，第一晶体管M1、第六晶体管M6和第四晶体管M4开启。
第一晶体管M1开启时，STV信号的低电平通过第一晶体管M1输入到第二晶体管M2的栅极，同时对第一电容C1进行充电；此时第二晶体管M2由于栅极写入STV信号的低电平而开启，将CKB信号的高电平写入到移位寄存器的输出信号端Output上。
由于第四晶体管M4的开启，将VGL信号(即低电平信号VGL)写入到第三晶体管M3的栅极，使第三晶体管M3开启，将VGH信号(即高电平信号VGH)也输入到移位寄存器输出信号端Output，加强移位寄存器的输出。此时，第二晶体管M2和第三晶体管M3同时输出一个统一的电位信号，相对一个晶体管输出而言，输出能力加强，稳定性更好。
同时，由于第六晶体管M6也处于开启状态，将低电平CK信号写入到第二电容C2的一个电极端(第一端，对应图2中C2的左侧)，对第二电容C2进行充电。
第二个阶段即固位阶段：CKB信号为低电平开启信号，而STV信号和CK信号均为高电平关闭信号。
当CKB信号为低电平时，在第一阶段中写入到第一电容C1上的STV信号继续保持第二晶体管M2处于开启状态，将CKB信号的低电平写入到输出信号端Output上。这样，由输出信号端Output控制的第七晶体管M7开启，将VGH信号写入到第二电容C2的一个电极端(第二端，对应图2中C2的右侧)。
同时，CKB信号控制的第五晶体管M5开启，将VGH信号经第七晶体管M7分别写入到第三晶体管M3的栅极和第八晶体管M8的栅极，使第三晶体管M3和第八晶体管M8关闭，不影响移位寄存器输出信号端Output的输出信号和第二晶体管M2的栅极电位，保持输出信号端Output的信号稳定。
第三阶段即上拉输出阶段：CK信号为低电平开启信号，STV信号和CKB信号均为高电平关闭信号。
当CK信号为低电平时，第一晶体管M1、第六晶体管M6和第四晶体管M4开启。
第一晶体管M1开启时，STV信号的高电平写入到第二晶体管M2的栅极，同时对第一电容C1进行充电，此时第二晶体管M2处于关闭状态。
第四晶体管M4开启时，将VGL信号写入到第三晶体管M3的栅极，将第三晶体管M3再次开启；第三晶体管M3将VGH信号输入到移位寄存器输出信号端Output上，这样由输出信号端Output控制的第七晶体管M7关闭。
第六晶体管M6开启时，将CK信号的低电平写入到第二电容C2上，并且通过第二电容C2进行保持。
第四阶段即下拉输出阶段：CKB信号为低电平开启信号，STV信号和CK信号均为高电平关闭信号。
当CKB信号为低电平时，由其控制的第五晶体管M5开启，从而将存储在第二电容C2上的CK信号的低电平信号分别输入到第三晶体管M3的栅极和第八晶体管M8的栅极，使得第三晶体管M3和第八晶体管M8开启。第三晶体管M3的开启，持续将VGH信号输入到移位寄存器的输出信号端Output上；第八晶体管M8的开启，将STV信号的VGH信号写入到第二晶体管M2的栅极，确保第二晶体管M2的关闭。
以后的工作过程就是重复第三阶段和第四阶段的连续动作。
为了更直观地看出图2中各节点在不同时钟信号激励下的电压变换，图3除了示出输出信号端Output的输出波形，还示出了该移位寄存器各个主要节点(包括A、B、C三个节点，其中A点对应第三晶体管M3的栅极，C点对应第二晶体管M2的栅极、与第一电容C1相关，B点对应第五晶体管M5和第七晶体管M7的电连接点、与第二电容C2相关)的输出波形。通过图3各图形可见，各节点波形输出稳定，保证移位寄存器输出信号端Output受时钟信号的影响最低化；进而使得移位寄存器的输出信号端Output的信号输出较好，从而保证移位寄存器的正常输出效果，输出的栅极驱动信号稳定性强。
在移位寄存器的工作过程中，当完成一个低脉冲输出后，第二晶体管M2应当处于常关状态，此时需要C点有稳定的高电位，以便将第二晶体管M2关断。在现有技术的移位寄存器中，由于第二时钟信号CKB会通过第二晶体管M2自身的栅源耦合电容，来拉动C点变化。当第二时钟信号CKB由高电位变成低电位时，会将C点电位也拉低，使得第二晶体管M2的关断状态变差。本实施例中的移位寄存器通过将C点电压固定住，不让其随第二时钟信号CKB的变化而变化，从而避免了因晶体管自身的耦合电容而造成的影响。
综上，采用上述的移位寄存器以及相应的移位寄存器驱动方法，可以确保各个时段上，对输出特性会产生影响的第二晶体管M2的栅极和第三晶体管M3的栅极一直处于有稳定信号的出入的状态，以便确保移位寄存器有稳定的输出信号，性能更加稳定。
容易理解的是，实施例1中的移位寄存器及其实施例2中的移位寄存器驱动方法适用于使用移位寄存器的显示领域。
实施例3：
本实施例提供一种栅极驱动电路，该栅极驱动电路包括实施例1中的移位寄存器。
在形成栅极驱动电路时，通过将若干实施例1中的移位寄存器级联，即形成一个能输出逐级变化的波形系列，实现信号的逐级传递。具体的，将本级移位寄存器的输出信号端Output与上一级移位寄存器的复位端连接，并与下一级移位寄存器的输入端器连接即可。
该栅极驱动电路由于采用了上述的移位寄存器，因此具有稳定的性能。
实施例4：
本实施例提供一种显示装置，该显示装置包括实施例3中的栅极驱动电路，其驱动方式可参考实施例2中的移位寄存器驱动方法。
该显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
该显示装置由于采用了上述的栅极驱动电路，因此具有稳定的性能，显示效果更佳。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括上拉模块、下拉模块和保持模块，其中：
所述上拉模块，与所述保持模块和所述下拉模块连接，且所述上拉模块与所述下拉模块的电连接点形成输出信号端，用于根据第一时钟信号和开启电压信号输出栅极驱动信号；
所述下拉模块，与所述保持模块连接，用于根据第二时钟信号输出栅极驱动信号；
所述保持模块，用于为所述上拉模块和所述下拉模块提供固位电压。
2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括第一晶体管、第二晶体管和第一电容，其中：
所述第一晶体管，其栅极连接第一时钟信号，第一极连接开启电压信号，第二极与所述第二晶体管的栅极连接；
所述第二晶体管，其栅极还与所述第一电容的第一端连接，第一极与所述第一电容的第二端连接并与所述上拉模块连接形成输出信号端，第二极连接第二时钟信号。
3.根据权利要求2所述的移位寄存器，其特征在于，所述上拉模块包括第三晶体管和第四晶体管，其中：
所述第四晶体管，其栅极连接第一时钟信号，第一极连接低电平信号，第二极与所述第三晶体管的栅极连接；
所述第三晶体管，其第一极连接高电平信号，第二极与所述第二晶体管的第一极连接形成输出信号端。
4.根据权利要求3所述的移位寄存器，其特征在于，所述保持模块包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第二电容，其中：
所述第六晶体管，其栅极接收第一时钟信号、并与其第一极连接，第二极与所述第七晶体管的第二极连接；
所述第七晶体管，其栅极与输出信号端连接，第一极连接开启电压信号并与所述第二电容的第二端连接，第二极还与所述第二电容的第一端连接；
所述第五晶体管，其栅极连接第二时钟信号，第一极与所述第三晶体管的栅极和所述第八晶体管的栅极连接，第二极与所述第七晶体管的第二极连接；
所述第八晶体管，其第一极与所述第二晶体管的栅极连接，第二极与所述第二电容的第二端连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第一晶体管至所述第八晶体管均为N型晶体管；
或者，所述第一晶体管至所述第八晶体管均为P型晶体管；
或者，所述第一晶体管至所述第八晶体管部分为P型晶体管，部分为N型晶体管。
6.一种栅极驱动电路，其特征在于，包括权利要求1-5任一项所述的移位寄存器。
7.一种显示装置，其特征在于，包括权利要求6所述的栅极驱动电路。
8.一种根据权利要求1-5任一项所述的移位寄存器驱动方法，其特征在于，包括初始化阶段、固位阶段、上拉输出阶段和下拉输出阶段，其中：
在初始化阶段，通过所述上拉模块和所述下拉模块对所述保持模块进行初始化；
在固位阶段，所述保持模块使所述上拉模块、所述下拉模块的连接点的电压固位稳定；
在上拉输出阶段，所述上拉模块根据第一时钟信号，输出栅极驱动信号；
在下拉输出阶段，所述下拉模块根据第二时钟信号，输出栅极驱动信号；
其中，所述栅极驱动信号为具有高电平或低电平转换的脉冲信号。
9.根据权利要求2-5任一项所述的移位寄存器驱动方法，其特征在于，所述初始化阶段包括第一初始化阶段和第二初始化阶段，其中：
在初始化阶段，第一时钟信号和开启电压信号有效，对第一电容和第二电容充电，所述下拉模块通过输出信号端输出信号，同时所述上拉模块加强输出信号端的输出信号；
在固位阶段，第二时钟信号有效，输出信号端的输出信号跳变，启动所述保持模块，保持输出信号端的信号稳定；
在上拉输出阶段，第一时钟信号有效，所述上拉模块根据第一时钟信号，输出栅极驱动信号；同时，第二电容保持第一时钟信号；
在下拉输出阶段，第二时钟信号有效，所述下拉模块根据第二时钟信号，输出栅极驱动信号；
重复上述上拉输出阶段和下拉输出阶段的动作。
10.根据权利要求9所述的移位寄存器驱动方法，其特征在于，所述第一时钟信号和所述第二时钟信号为电压幅度相等、相位相差1/2时钟周期的脉冲信号；
所述开启电压信号为与所述第一时钟信号电压幅度相等的单个脉冲信号，且所述开启电压信号的单个脉冲与所述第一时钟信号的初始脉冲同步。
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