CN106653089B - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

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Abstract

本公开提供了一种移位寄存器单元、栅极驱动电路及显示装置。该移位寄存器单元由第一至第七晶体管以及第一和第二电容组成。本公开相比于现有技术减少了2个晶体管，因此可以使移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的布线面积减小，为实现更高分辨率和更窄边框的显示装置提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。

Description

移位寄存器单元、栅极驱动电路及显示装置
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元、应用该移位寄存器单元的栅极驱动电路及应用该栅极驱动电路的显示装置。
背景技术
相比传统技术中的液晶显示面板，OLED(Organic Light Emitting Diode，有机发光二极管)显示面板具有反应速度更快、色纯度和亮度更优、对比度更高、视角更广等特点，因此逐渐得到了显示技术开发商日益广泛的关注。然而，现有技术中的OLED显示面板仍存在有待改进之处。例如：
OLED显示面板主要通过像素矩阵实现显示，通常而言，各行像素均连接至对应的扫描栅线。在OLED显示面板工作过程中，通过栅极驱动电路将输入的信号经过移位寄存器单元的转换，转换成开启/关断控制信号后，顺次施加到OLED显示面板的各扫描栅线，对各行像素进行选通。例如，图1中所示为现有技术中一种常用的移位寄存器单元电路结构，该移位寄存器单元由9个晶体管(第一晶体管M1至第九晶体管M9)和2个电容元件(第一电容C1和第二电容C2)组成。
随着平板显示技术的发展，高分辨率以及窄边框产品得到了越来越多的关注，然而现有技术中移位寄存器单元中数量众多的晶体管会占据很大的布线面积，不利于增加有效显示面积以及窄边框设计；此外，更多的晶体管加大了移位寄存器单元的制备工艺难度，增加了制备成本。
发明内容
针对现有技术中的部分或者全部问题，本公开提供一种结构更加简单的移位寄存器单元、应用该移位寄存器单元的栅极驱动电路及应用该栅极驱动电路的显示装置，从而减小栅极驱动电路的布线面积。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的第一方面，一种移位寄存器单元，由第一至第七晶体管以及第一和第二电容组成；其中：
所述第一晶体管栅极与第一时钟信号端连接，源极与输入端连接，漏极与所述第二晶体管源极连接；
所述第二晶体管栅极与所述第一时钟信号端连接，漏极与第一节点连接；
所述第三晶体管栅极与所述第一时钟信号端连接，源极与第一电压端连接，漏极与第二节点连接；
所述第四晶体管栅极与所述第五晶体管漏极连接，源极与所述第一电压端连接，漏极与所述第二节点连接；
所述第五晶体管栅极与所述第一电压端连接，漏极与所述第一节点连接；
所述第六晶体管栅极与所述第二节点连接，源极与所述第二电压端连接，漏极与输出端连接；
所述第七晶体管栅极与所述第一节点连接，源极与第二时钟信号端连接，漏极与所述输出端连接；
所述第一电容第一端与第二电压端连接，第二端与所述第二节点连接；以及，
所述第二电容第一端与所述第一节点连接，第二端与所述输出端连接。
在本公开的一种示例实施方式中，所有晶体管均为P沟道型晶体管；所述第一电压端为电源低电平端，所述第二电压端为电源高电平端。
在本公开的一种示例实施方式中，所有晶体管均为N沟道型晶体管；所述第一电压端为电源高电平端，所述第二电压端为电源低电平端。
在本公开的一种示例实施方式中，所述第二电容的电容值大于0.05pF。
根据本公开的第二方面，一种栅极驱动电路，包括根据上述的任意一种移位寄存器单元。
在本公开的一种示例实施方式中，所述栅极驱动电路包括多个所述移位寄存器单元；除最后一级所述移位寄存器单元外，其余每一级所述移位寄存器单元的输出端均连接下一级所述移位寄存器单元的输入端，而第一级所述移位寄存器单元的输入端接入起始信号。
根据本公开的第三方面，一种显示装置，包括上述的任意一种栅极驱动电路。
本公开的示例实施方式中，利用7个晶体管和2个电容组成移位寄存单元，相比于现有技术减少了2个晶体管，因此可以使移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的布线面积减小，为实现更高分辨率和更窄边框的显示装置提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1是现有技术中移位寄存器单元的电路结构示意图；
图2是本发明示例实施方式中移位寄存器单元的电路结构示意图；
图3是图2中移位寄存器单元的驱动时序及信号波形示意图；
图4是图2中移位寄存器单元与现有技术中移位寄存器单元输出信号波形的比较结果；
图5是本发明示例实施方式中栅极驱动电路的一种实现结构示意图。
附图标记说明：
M1至M9：第一至第九晶体管
C1：第一电容
C2：第二电容
CKV1：第一时钟信号
CKV2：第二时钟信号
VEE：第一电压端
VDD：第二电压端
VIN：输入端
VOUT：输出端
N1：第一节点
N2：第二节点
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多示例实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的示例实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的各方面。
如图2中所示，本示例实施方式中首先提供了一种移位寄存器单元。该由第一至第七晶体管以及第一和第二电容组成；其中第一至第七晶体管均为P沟道型晶体管。该移位寄存器单元的具体电路结构如下：
第一晶体管M1栅极与第一时钟信号端连接，源极与输入端VIN连接，漏极与第二晶体管M2源极连接；第二晶体管M2栅极与第一时钟信号端连接，漏极与第一节点N1连接；在第一时钟信号CKV1为低电平时，第一晶体管M1以及第二晶体管M2导通，输入端VIN的输入信号输出至第一节点N1。
第三晶体管M3栅极与第一时钟信号端连接，源极与第一电压端VEE连接，漏极与第二节点N2连接；在第一时钟信号CKV1为低电平时，第三晶体管M3导通，第一电压端VEE的电压信号输出至第二节点N2，本示例实施方式中第一电压端VEE的电压信号为低电平信号。
第四晶体管M4栅极与第五晶体管M5漏极连接，源极与第一时钟信号CKV1连接，漏极与第二节点N2连接；第五晶体管M5栅极与第一电压端VEE连接，源极与第一节点N1连接；第一节点N1的电压信号通过第五晶体管M5施加于第四晶体管M4栅极，控制第四晶体管M4的通断；在第一节点N1的电压信号为低电平时，第一时钟信号CKV1通过第四晶体管M4输出至第二节点N2。
第六晶体管M6栅极与第二节点N2连接，源极与第二电压端VDD连接，漏极与输出端VOUT连接；本示例实施方式中第二电压端VDD的电压信号为高电平信号。在第二节点N2的电压信号为低电平时，第二电压端VDD的电压信号输出至输出端VOUT，从而使得输出端VOUT输出的信号为高电平。
第七晶体管M7栅极与第一节点N1连接，源极与第二时钟信号端连接，漏极与输出端VOUT连接；在第一节点N1的电压信号为低电平且第二时钟信号CKV2为低电平时，第七晶体管M7导通，第二时钟信号CKV2通过第七晶体管M7输入至输出端VOUT，从而使得输出端VOUT输出的信号为低电平。
第一电容C1第一端与第二电压端VDD连接，第二端与第二节点N2连接；第二电容C2第一端与第一节点N1连接，第二端与输出端VOUT连接。
在去除了现有技术中的两个晶体管(即图1中的第八晶体管M8和第九晶体管M9)之后，本示例实施方式中还对第二电容C2的电容值做了调整。例如，现有技术中，第二电容C2的电容值为0.01pF，而本示例实施方式中第二电容C2的电容值大于0.05pF，比如，第二电容C2的电容值可以为0.1pF等等。
下面结合图3中的驱动时序图对本示例实施方式中的移位寄存器单元的工作原理加以更详细的说明；例如，其可以包括以下阶段：
充电阶段t1，输入端VIN的输入信号以及第一时钟信号CKV1为低电平，第二时钟信号CKV2为高电平，第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5导通。输入信号通过第一晶体管M1以及第二晶体管M2输入至第一节点N1，对第二电容C2进行充电，同时使第四晶体管M4以及第七晶体管M7导通，第一电压端VEE的电压信号通过第三晶体管M3输入至第二节点N2，第一时钟信号CKV1通过第四晶体管M4输入至第二节点N2，第六晶体管M6导通。第二时钟信号CKV2通过第七晶体管M7输入至输出端VOUT，第二电压端VDD信号通过第六晶体管M6输入至输出端VOUT，输出端VOUT输出高电平信号。
输出阶段t2，输入端VIN的输入信号以及第一时钟信号CKV1为高电平，第二时钟信号CKV2为低电平，第一晶体管M1、第二晶体管M2、第三晶体管M3关断。在第二电容C2存储的低电平电压信号作用下，第一节点N1仍为低电平，第四晶体管M4、第五晶体管M5以及第七晶体管M7保持导通。第一时钟信号CKV1通过第四晶体管M4输出至第二节点N2，使第二节点N2电位升高，第六晶体管M6关断。第二时钟信号CKV2通过第七晶体管M7输入至输出端VOUT，输出端VOUT输出低电平信号。
复位阶段t3，输入端VIN的输入信号以及第二时钟信号CKV2为高电平，第一时钟信号CKV1为低电平，第一晶体管M1、第二晶体管M2、第三晶体管M3导通、第五晶体管M5导通。输入信号通过第一晶体管M1以及第二晶体管M2输入至第一节点N1，对第二电容C2进行放电，同时使第四晶体管M4以及第七晶体管M7关断。第一电压端VEE的电压信号通过第三晶体管M3输入至第二节点N2，第六晶体管M6导通。第二电压端VDD信号通过第六晶体管M6输入至输出端VOUT，输出端VOUT输出高电平信号。
进一步的，发明人还对本公开的技术效果进行了实验验证。如图4中所示，为本示例实施方式中的移位寄存器单元与现有技术中移位寄存器单元输出信号波形的比较结果。可以看出，本示例实施方式中的移位寄存器单元虽然去除了两个晶体管，但是可以和现有技术中移位寄存器单元输出相同的输出信号，即并未过多的影响移位寄存器单元的性能。
本示例实施方式中移位寄存器单元以及栅极驱动电路的另外优势就是采用单一沟道类型的晶体管即全为P沟道型晶体管，从而进一步降低了制备工艺的复杂程度和生产成本；当然，本领域所属技术人员很容易得出本发明所提供的移位寄存器单元可以轻易改成全为P沟道型晶体管(例如，所有晶体管均为N沟道型晶体管；上述第一电压端VEE为电源高电平端，上述第二电压端VDD为电源低电平端)，并不局限于本示例实施方式中的所提供的实现方式，在此不再赘述。
综上所述，本公开的示例实施方式所提供的移位寄存器单元中，利用7个晶体管和2个电容组成移位寄存单元，相比于现有技术减少了2个晶体管，但是移位寄存器单元的输出信号并未因此受到影响。因此本公开可以使移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的布线面积减小，为实现更高分辨率和更窄边框的显示装置提供了技术支持；同时，由于简化了移位寄存器单元及由移位寄存器单元组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。
本示例实施方式还提供了一种栅极驱动电路，该栅极驱动电路包括根据上述的任意一种移位寄存器单元。由于使用的移位寄存器单元具有更少的晶体管，因此该栅极驱动电路所需的布线面积更小。具体而言，本示例实施方式中的栅极驱动电路可以如图5中所示，其包括多个移位寄存器单元；除最后一级移位寄存器单元外，其余每一级移位寄存器单元的输入端均连接下一级移位寄存器单元的输出端，除最后一级移位寄存器单元外，其余每一级移位寄存器单元的输出端均连接下一级移位寄存器单元的输入端，第一级移位寄存器单元的输入端接入起始信号STV。
进一步的，本示例实施方式还提供了一种显示装置，包括上述的任意一种栅极驱动电路。由于使用的栅极驱动电路具有更小的布线面积，因此该显示装置的有效显示面积可以得以增加，有利于提升显示装置的分辨率；同时，该显示装置的边框可以做的更窄。
本公开已由上述相关示例实施方式加以描述，然而上述示例实施方式仅为实施本公开的范例。必需指出的是，已揭露的示例实施方式并未限制本公开的范围。相反地，在不脱离本公开的精神和范围内所作的更动与润饰，均属本公开的专利保护范围。

Claims (7)

1.一种移位寄存器单元，其特征在于，由第一至第七晶体管以及第一和第二电容组成；其中：
所述第一晶体管栅极与第一时钟信号端连接，源极与输入端连接，漏极与所述第二晶体管源极连接；
所述第二晶体管栅极与所述第一时钟信号端连接，漏极直接与第一节点连接；
所述第三晶体管栅极与所述第一时钟信号端连接，源极与第一电压端连接，漏极与第二节点连接；
所述第四晶体管栅极与所述第五晶体管漏极连接，源极与第一时钟信号端连接，漏极与所述第二节点连接；
所述第五晶体管栅极与所述第一电压端连接，源极与所述第一节点连接，漏极与所述第四晶体管的栅极连接；
所述第六晶体管栅极与所述第二节点连接，源极与第二电压端连接，漏极与输出端连接；
所述第七晶体管栅极与所述第一节点连接，源极与第二时钟信号端连接，漏极与所述输出端连接；
所述第一电容第一端与第二电压端连接，第二端与所述第二节点连接；以及
所述第二电容第一端与所述第一节点连接，第二端与所述输出端连接。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所有晶体管均为P沟道型晶体管；所述第一电压端为电源低电平端，所述第二电压端为电源高电平端。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所有晶体管均为N沟道型晶体管；所述第一电压端为电源高电平端，所述第二电压端为电源低电平端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二电容的电容值大于0.05pF。
5.一种栅极驱动电路，其特征在于，包括根据权利要求1-4任意一项所述的移位寄存器单元。
6.根据权利要求5所述的栅极驱动电路，其特征在于，包括多个所述移位寄存器单元；除最后一级所述移位寄存器单元外，其余每一级所述移位寄存器单元的输出端均连接下一级所述移位寄存器单元的输入端，而第一级移位寄存器单元的输入端接入起始信号。
7.一种显示装置，其特征在于，包括根据权利要求5或6所述的栅极驱动电路。
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