CN104795328A - 一种沟槽型vdmos制造方法和一种沟槽型vdmos - Google Patents
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Abstract
本发明提供一种沟槽型VDMOS制造方法和一种沟槽型VDMOS，包括：在第一导电类型衬底上，形成包括低电阻区的第一导电类型外延层，所述低电阻区位于所述第一导电类型外延层内部，与所述第一导电类型衬底平行；在所述第一导电类型外延层形成栅极，所述栅极底部位于所述低电阻区底部；在所述第一导电类型外延层形成第二导电类型体区和第一导电类型源区，所述第二导电类型与第一导电类型相反，所述第二导电类型体区底部位于所述低电阻区顶部；在所述第一导电类型外延层表面形成介质层和源极金属层，在所述第一导电类型衬底背面形成漏极金属层。本发明优化了器件结构，使得通过器件的电流均匀分布，改善了因大电流局部过热容易发生的烧毁现象。
Description
技术领域
本发明涉及半导体制造工艺领域，尤其涉及一种沟槽型VDMOS制造方法和一种沟槽型VDMOS。
背景技术
垂直双扩散金属-氧化物半导体场效应晶体管（VDMOS）兼有双极晶体管和普通金属-氧化物半导体场效应晶体管（MOS）器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件。VDMOS主要应用于电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。
在沟槽型VDMOS器件中，由于沟槽的作用，当器件开启时，栅极电压令沟槽中的多晶硅带正压，在沟槽周边吸引了大量的电子，使得沟槽附近的区域电阻率较低，通过器件的电流集中靠近在沟槽边缘流动。如图1所示，沟槽与沟槽之间没有电流通过，沟槽周边则为电流集中区。
根据以上描述可以看出，通过VDMOS器件的电流非常不均匀，有的区域电流很集中，有的区域则没有电流流过。对于电流集中的区域，容易因为局部过热发生烧毁现象，不利于大电流的通过。
发明内容
（一）要解决的技术问题
本发明提供一种沟槽型VDMOS制造方法和一种沟槽型VDMOS，以解决现有技术中当大电流通过时容易由于局部过热而发生烧毁现象的技术问题。
（二）技术方案
为解决上述技术问题，本发明提供一种沟槽型VDMOS制造方法，包括：
在第一导电类型衬底上，形成包括低电阻区的第一导电类型外延层，所述低电阻区位于所述第一导电类型外延层内部，与所述第一导电类型衬底平行；
在所述第一导电类型外延层形成栅极，所述栅极底部位于所述低电阻区底部；
在所述第一导电类型外延层形成第二导电类型体区和第一导电类型源区，所述第二导电类型与第一导电类型相反，所述第二导电类型体区底部位于所述低电阻区顶部；
在所述第一导电类型外延层表面形成介质层和源极金属层，在所述第一导电类型衬底背面形成漏极金属层。
进一步地，
所述第一导电类型为N型，所述第二导电类型为P型。
进一步地，
所述第一导电类型为P型，所述第二导电类型为N型。
进一步地，所述形成包括低电阻区的第一导电类型外延层包括：在生长外延层时，在纵向区域调整掺杂浓度，形成包括低电阻区的第一导电类型外延层，所述掺杂浓度根据器件参数决定。
进一步地，所述低电阻区的厚度为：0.1um～1.0um。
另一方面，本发明还提供一种沟槽型VDMOS，包括：
第一导电类型衬底；
第一导电类型外延层，覆盖于所述第一导电类型衬底上，所述第一导电类型外延层内部包括低电阻区，所述低电阻区与所述第一导电类型衬底平行；
栅极，位于所述第一导电类型外延层内，底部位于所述低电阻区底部；
第二导电类型体区，所述第二导电类型与第一导电类型相反，位于所述第一导电类型外延层内，底部位于所述低电阻区顶部；
第一导电类型源区，位于所述第一导电类型外延层内；
介质层，位于所述第一导电类型外延层表面；
源极金属层，覆盖于所述第一导电类型外延层表面；
漏极金属层，位于在所述第一导电类型衬底背面。
进一步地，
所述第一导电类型为N型，所述第二导电类型为P型。
进一步地，
所述第一导电类型为P型，所述第二导电类型为N型。
进一步地，
所述低电阻区为：掺杂浓度比所述第一导电类型外延层高的区域，所述掺杂浓度根据器件参数决定。
进一步地，
所述低电阻区的厚度为：0.1um～1.0um。
（三）有益效果
可见，在本发明提出的一种沟槽型VDMOS制造方法和一种沟槽型VDMOS中，对第一导电类型外延层的结构和掺杂区域进行了改进，优化了器件结构。通过在栅极底部和第二导电类型体区底部之间形成了一层低电阻区，使得通过器件的电流不会完全集中在沟槽周边区域，而是能够更加均匀分布，从而改善了因大电流局部过热容易发生的烧毁现象，具有更强的实用性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的沟槽型VDMOS结构和电流流向示意图；
图2是本发明实施例沟槽型VDMOS制造方法的基本流程示意图；
图3是本发明实施例沟槽型VDMOS衬底和外延层中各区域电阻率变化示意图；
图4是本发明实施例沟槽型VDMOS实际结构中衬底和外延层各区域电阻率变化示意图；
图5是本发明实施例沟槽型VDMOS电流流向示意图；
图6是本发明实施例沟槽型VDMOS在低电阻区较薄时的电流流向示意图；
图7是本发明实施例沟槽型VDMOS在低电阻区较厚时的电流流向示意图；
图8是本发明实施例沟槽型VDMOS低电阻区的位置示意图；
图9是本发明一个优选实施例沟槽型VDMOS制造方法的流程示意图；
图10是本发明实施例沟槽型VDMOS基本结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例首先提出一种沟槽型VDMOS制造方法，参见图2所示，包括：
步骤201：在第一导电类型衬底上，形成包括低电阻区的第一导电类型外延层，所述低电阻区位于所述第一导电类型外延层内部，与所述第一导电类型衬底平行。
步骤202：在所述第一导电类型外延层形成栅极，所述栅极底部位于所述低电阻区底部。
步骤203：在所述第一导电类型外延层形成第二导电类型体区和第一导电类型源区，所述第二导电类型与第一导电类型相反，所述第二导电类型体区底部位于所述低电阻区顶部。
步骤204：在所述第一导电类型外延层表面形成介质层和源极金属层，在所述第一导电类型衬底背面形成漏极金属层。
可见，在本发明实施例提出的一种沟槽型VDMOS制造方法中，对第一导电类型外延层的结构和掺杂区域进行了改进，优化了器件结构。通过在栅极底部和第二导电类型体区底部之间形成了一层低电阻区，使得通过器件的电流不会完全集中在沟槽周边区域，而是能够更加均匀分布，从而改善了因大电流局部过热容易发生的烧毁现象，具有更强的实用性。
在本发明的一个实施例中，优选地，第一导电类型可以为N型，相应地，第二导电类型可以为P型。
在本发明的另一个实施例中，优选地，第一导电类型可以为P型，相应地，第二导电类型可以为N型。
在本发明的一个实施例中，为了尽量在不增加工艺难度和制造成本的情况下形成第一导电类型外延层和低电阻区，优选地，在生长外延层时，可以采用在纵向区域调整掺杂浓度的方法，以形成第一导电类型外延层和低电阻区，如图3所示。其中，在第一导电类型外延层的初始生长阶段，掺杂浓度较低，电阻率较大；然后，在所需形成栅极的底部位置开始，可以根据器件参数调整生长时的掺杂浓度，形成局部低电阻率的区域；最后，在需要形成第二导电类型体区的底部，恢复最初的掺杂浓度继续生长外延层。包含低电阻区的沟槽型VDMOS器件的最终结构如图4所示。
在本发明实施例的实际应用中，需要控制低电阻区的厚度，以达到改善电流均匀性的目的。由于低电阻区的存在，能够使得电流从第二导电类型体区流出后，不再仅仅靠近沟槽边缘流动，而是可以有一部分首先通过低电阻区横向流动，随后再继续向漏极流动，如图5中箭头示意的电流流动方向所示。当这层低电阻区太薄时，电流仍然会直接流向漏极，无法达到上述作用效果，如图6。由于器件的第一导电类型外延层和第二导电类型体区接触面需要承受高压，而耐高压的要求是接触面两侧的电阻率要高，所以这层低电阻区也不能太厚，否则会影响器件的耐压性，如图7所示。优选地，低电阻区的厚度Dx可以为：0.1um～1.0um，并且等于沟槽深度Dt减去第二导电类型体区的深度Dp：Dx＝Dt-Dp，如图8。
下面以具体制造一种沟槽型VDMOS的方法为例，来详细说明本发明实施例的实现过程，如图9所示：
步骤901：在N型衬底上，形成包括低电阻区的N型外延层。
在本发明实施例中，采用了N型衬底、N型外延，P型体区的结构，所以，在本步骤中，在N型的半导体硅衬底上，外延生长N型的外延层。并且，在生长外延层时，可以采用在纵向区域调整掺杂浓度的方法，以形成N型外延层和低电阻区，低电阻区在N型外延层的内部，与N型衬底半导体硅平行。低电阻区生长时的掺杂浓度较N型外延层高，厚度Dx是1.0um，等于本发明实施例器件中的沟槽深度Dt减去P型体区的深度Dp：Dx＝Dt-Dp。低电阻区底部位于栅极沟槽底部，顶部位于P型体区的底部。
步骤902：在N型外延层形成栅极，栅极底部位于低电阻区底部。
在本发明实施例中的沟槽型VDMOS制造方法中，栅极材料采用的是多晶硅，栅极底部的位置即为低电阻区的底部。
步骤903：在N型外延层形成P型体区和N+源区。
在本步骤中，采用离子注入的方法在N型外延层分别形成P型体区和N+源区。
步骤904：在N型外延层形成介质层和源极金属层，在N型衬底背面形成漏极金属层。
在本发明实施例中，源极金属层覆盖于N型外延层上方，为铝金属层；漏极金属层覆盖于N型半导体硅衬底背面，为钛镍银复合层。
至此，则完成了本发明实施例中沟槽型VDMOS制造方法的全部过程。
另外，需要说明的是，上述基于图9的所有流程描述是本发明沟槽型VDMOS制造方法的一种优选的实现过程，在本发明沟槽型VDMOS制造方法的实际实现中，可以根据需要在图2所示流程的基础上进行任意变形，可以是选择图9中的任意步骤来实现，各步骤的先后顺序也可以根据需要调整等。
本发明的一个实施例中还提供了一种沟槽型VDMOS，如图10所示，包括：
第一导电类型衬底1；
第一导电类型外延层2，覆盖于所述第一导电类型衬底上，所述第一导电类型外延层内部包括低电阻区3，所述低电阻区3与所述第一导电类型衬底1平行；
栅极4，位于所述第一导电类型外延层2内，底部位于所述低电阻区3底部；
第二导电类型体区5，所述第二导电类型与第一导电类型相反，位于所述第一导电类型外延层2内，底部位于所述低电阻区3顶部；
第一导电类型源区6，位于所述第一导电类型外延层2内；
介质层7，位于所述第一导电类型外延层2表面；
源极金属层8，覆盖于所述第一导电类型外延层2表面；
漏极金属层9，位于在所述第一导电类型衬底1背面。
在本发明的一个实施例中，优选地，第一导电类型可以为N型，相应地，第二导电类型可以为P型。
在本发明的另一个实施例中，优选地，第一导电类型可以为P型，相应地，第二导电类型可以为N型。
在本发明的一个实施例中，为了尽量在不增加工艺难度和制造成本的情况下形成第一导电类型外延层和低电阻区，优选地，低电阻区3可以为：掺杂浓度比第一导电类型外延层2高的区域，掺杂浓度根据器件参数决定。
在本发明实施例的实际应用中，需要控制低电阻区的厚度，以达到改善电流均匀性的目的。由于低电阻区的存在，能够使得电流从第二导电类型体区流出后，不再仅仅靠近沟槽边缘流动，而是可以有一部分首先通过低电阻区横向流动，随后再继续向漏极流动。当这层低电阻区太薄时，电流仍然会直接流向漏极，无法达到上述作用效果。由于器件的第一导电类型外延层和第二导电类型体区接触面需要承受高压，而耐高压的要求是接触面两侧的电阻率要高，所以这层低电阻区也不能太厚，否则会影响器件的耐压性。优选地，低电阻区的厚度Dx可以为：0.1um～1.0um，并且等于沟槽深度Dt减去第二导电类型体区的深度Dp：Dx＝Dt-Dp。
需要说明的是，上述图10所示的沟槽型VDMOS的各个实施例的结构可以进行任意组合使用。
可见，本发明实施例具有如下有益效果：
在本发明实施例提出的一种沟槽型VDMOS制造方法和一种沟槽型VDMOS中，对第一导电类型外延层的结构和掺杂区域进行了改进，优化了器件结构。通过在栅极底部和第二导电类型体区底部之间形成了一层低电阻区，使得通过器件的电流不会完全集中在沟槽周边区域，而是能够更加均匀分布，从而改善了因大电流局部过热容易发生的烧毁现象，具有更强的实用性。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种沟槽型VDMOS制造方法，其特征在于，包括：
在第一导电类型衬底上，形成包括低电阻区的第一导电类型外延层，所述低电阻区位于所述第一导电类型外延层内部，与所述第一导电类型衬底平行；
在所述第一导电类型外延层形成栅极，所述栅极底部位于所述低电阻区底部；
在所述第一导电类型外延层形成第二导电类型体区和第一导电类型源区，所述第二导电类型与第一导电类型相反，所述第二导电类型体区底部位于所述低电阻区顶部；
在所述第一导电类型外延层表面形成介质层和源极金属层，在所述第一导电类型衬底背面形成漏极金属层。
2.根据权利要求1所述的沟槽型VDMOS制造方法，其特征在于：
所述第一导电类型为N型，所述第二导电类型为P型。
3.根据权利要求1所述的沟槽型VDMOS制造方法，其特征在于：
所述第一导电类型为P型，所述第二导电类型为N型。
4.根据权利要求1所述的沟槽型VDMOS制造方法，其特征在于，所述形成包括低电阻区的第一导电类型外延层包括：在生长外延层时，在纵向区域调整掺杂浓度，形成包括低电阻区的第一导电类型外延层，所述掺杂浓度根据器件参数决定。
5.根据权利要求1至4中任一项所述的沟槽型VDMOS制造方法，其特征在于：所述低电阻区的厚度为：0.1um～1.0um。
6.一种沟槽型VDMOS，其特征在于，包括：
第一导电类型衬底；
第一导电类型外延层，覆盖于所述第一导电类型衬底上，所述第一导电类型外延层内部包括低电阻区，所述低电阻区与所述第一导电类型衬底平行；
栅极，位于所述第一导电类型外延层内，底部位于所述低电阻区底部；
第二导电类型体区，所述第二导电类型与第一导电类型相反，位于所述第一导电类型外延层内，底部位于所述低电阻区顶部；
第一导电类型源区，位于所述第一导电类型外延层内；
介质层，位于所述第一导电类型外延层表面；
源极金属层，覆盖于所述第一导电类型外延层表面；
漏极金属层，位于在所述第一导电类型衬底背面。
7.根据权利要求6所述的沟槽型VDMOS，其特征在于：
所述第一导电类型为N型，所述第二导电类型为P型。
8.根据权利要求6所述的沟槽型VDMOS，其特征在于：
所述第一导电类型为P型，所述第二导电类型为N型。
9.根据权利要求6所述的沟槽型VDMOS，其特征在于：
所述低电阻区为：掺杂浓度比所述第一导电类型外延层高的区域，所述掺杂浓度根据器件参数决定。
10.根据权利要求6至9中任一项所述的沟槽型VDMOS，其特征在于：
所述低电阻区的厚度为：0.1um～1.0um。
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