CN104701367A - 稳流管及制造方法 - Google Patents

稳流管及制造方法 Download PDF

Info

Publication number
CN104701367A
CN104701367A CN201310655018.0A CN201310655018A CN104701367A CN 104701367 A CN104701367 A CN 104701367A CN 201310655018 A CN201310655018 A CN 201310655018A CN 104701367 A CN104701367 A CN 104701367A
Authority
CN
China
Prior art keywords
type region
type
district
barretter
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310655018.0A
Other languages
English (en)
Inventor
刘冬华
段文婷
钱文生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201310655018.0A priority Critical patent/CN104701367A/zh
Publication of CN104701367A publication Critical patent/CN104701367A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种稳流管,包括:形成于P+硅衬底正面表面的P型外延层;在P型外延层中形成有两个第一N型区,两个第一N型区之间的P型外延层组成纵向导通沟道,在纵向导通沟道底部区域的P型外延层中形成有第三N型区,在器件工作时,第三N型区能增加对纵向导通沟道底部区域的P型外延层的耗尽能力,从而能降低器件的夹断电压,本发明还能够通过增加纵向导电通道的宽度增加导通电流,通过第三N型区对器件的夹断电压的调节,本发明能够在导通电流的增加条件下,使夹断电压保持不变或降低,从而提高器件的可靠性。本发明还公开了一种稳流管的制造方法。

Description

稳流管及制造方法
技术领域
本发明涉及半导体集成电路制造领域,特别是涉及一种稳流管。本发明还涉及一种稳流管的制造方法。
背景技术
稳流管作为分立器件,由于可提高电路稳定性及保护电路而被广泛采用。如图1所示,是现有稳流管的结构图;现有稳流管包括:
P型重掺杂的硅衬底101。在硅衬底101的正面表面形成有P型外延层102,P型外延层102的厚度越大,稳流管的纵向耐压越大。
两个形成于P型外延层102表面的N型区103,两个N型区103之间的所述P型外延层102组成所述稳流管的纵向导电通道,两个所述第一N型区103之间的间距越大,所述稳流管的纵向导电通道越宽,稳流管的导通电流越大。
在两个N型区103中分别形成有一个N+区104,各N+区104用于实现对应的N型区103的电极引出。
P+区105,形成于两个N型区103之间的所述P型外延层102表面的部分区域中。由P+区105组成纵向导电通道的源区,由硅衬底101组成所述纵向导电通道的漏区。
在各N+区104、P+区105的顶部分别形成有金属接触孔106并都通过对应的金属接触孔106连接到由正面金属层107组成的源极;硅衬底101的背面形成有由背面金属层组成的漏极。
稳流管工作时,源极接地,漏极连接大于等于夹断电压的偏置电压,两个N型区103同时对纵向导电通道底部区域的P型外延层102进行完全耗尽,这样稳压管能提供一个稳定的导通电流。
由图1可知,现有技术中是通过调节P型外延层102的厚度实现较高纵向耐压;而若要实现较大的导通电流,则通常需要增大纵向导电通道的宽度,也即需要增加两个N型区103之间的间距,当N型区103之间的间距增加时,稳压管在工作时漏极需要加更高的偏置电压使纵向导电通道底部区域的P型外延层102进行完全耗尽,也即夹断电压会增加,而夹断电压的增加会使可靠性下降,电路被烧坏的可能性增加。也即现有结构在导通电流和夹断电压之间存在一个矛盾,当需要增加导通电流时,夹断电压也势必会增加,无法同时实现大的导通电流和小的夹断电压。
发明内容
本发明所要解决的技术问题是提供一种稳流管,能在夹断电压不变或减小的条件下增加器件的导通电流,实现大电流输出。为此,本发明还提供一种稳流管的制造方法。
为解决上述技术问题,本发明提供的稳流管包括:
P型重掺杂的硅衬底。
P型外延层,形成于所述硅衬底的正面表面,所述P型外延层的厚度越大,稳流管的纵向耐压越大。
两个形成于所述P型外延层表面的第一N型区,两个所述第一N型区相隔一定距离,由位于两个所述第一N型区之间的所述P型外延层组成所述稳流管的纵向导电通道,两个所述第一N型区之间的间距越大,所述稳流管的纵向导电通道越宽,所述稳流管的导通电流越大;两个所述第一N型区的底部都分别和所述硅衬底相隔一定距离。
第一P+区,形成于两个所述第一N型区之间的所述P型外延层表面的部分区域中;由所述第一P+区组成所述纵向导电通道的源区,由所述硅衬底组成所述纵向导电通道的漏区。
在两个所述第一N型区中分别形成有一个第二N+区,各所述第二N+区用于实现对应的所述第一N型区的引出,各所述第二N+区、所述第一P+区的顶部分别形成有金属接触孔并都通过对应的所述金属接触孔连接到由正面金属层组成的源极;所述硅衬底的背面形成有由背面金属层组成的漏极。
第三N型区,形成于两个所述第一N型区之间的所述P型外延层的底部区域,所述第三N型区和所述硅衬底相隔一段距离,所述第三N型区和两个所述第一N型区也分别相隔一段距离。
所述稳流管工作时,所述源极接地,所述漏极连接大于等于夹断电压的偏置电压,两个所述第一N型区和所述第三N型区同时对所述纵向导电通道底部区域的所述P型外延层进行完全耗尽,通过所述第三N型区调节所述夹断电压,所述第三N型区的区域越大,所述夹断电压越小。
为解决上述技术问题,本发明提供的稳流管的制造方法包括如下步骤:
步骤一、在P型重掺杂的硅衬底的正面表面形成P型外延层,所述P型外延层的厚度越大,稳流管的纵向耐压越大。
步骤二、采用正面N型离子注入工艺在所述P型外延层表面形成两个第一N型区,两个所述第一N型区相隔一定距离,由位于两个所述第一N型区之间的所述P型外延层组成所述稳流管的纵向导电通道,两个所述第一N型区之间的间距越大,所述稳流管的纵向导电通道越宽,所述稳流管的导通电流越大;两个所述第一N型区的底部都分别和所述硅衬底相隔一定距离。
步骤三、采用正面N型离子注入工艺在两个所述第一N型区之间的所述P型外延层的底部区域形成第三N型区,所述第三N型区和所述硅衬底相隔一段距离,所述第三N型区和两个所述第一N型区也分别相隔一段距离。
步骤四、采样正面N+离子注入工艺在两个所述第一N型区中分别形成一个第二N+区,各所述第二N+区用于实现对应的所述第一N型区的引出。
步骤五、采样正面P+离子注入工艺在两个所述第一N型区之间的所述P型外延层表面的部分区域中形成第一P+区;由所述第一P+区组成所述纵向导电通道的源区,由所述硅衬底组成所述纵向导电通道的漏区。
步骤六、在各所述第二N+区和所述第一P+区的顶部分别形成金属接触孔,形成正面金属层并对所述正面金属层进行光刻刻蚀形成源极图形,各所述第二N+区和所述第一P+区都通过对应的所述金属接触孔连接到源极。
步骤七、在所述硅衬底的背面形成背面金属层并由所述背面金属层组成的漏极,所述稳流管工作时,所述源极接地,所述漏极连接大于等于夹断电压的偏置电压,两个所述第一N型区和所述第三N型区同时对所述纵向导电通道底部区域的所述P型外延层进行完全耗尽,通过所述第三N型区调节所述夹断电压,所述第三N型区的区域越大,所述夹断电压越小。
本发明通过在纵向导电通道底部区域的P型外延层中设置第三N型区,能够在稳流管工作时增加对纵向导电通道底部区域的P型外延层的耗尽能力,从而能降低器件的夹断电压,本发明还能够通过增加纵向导电通道的宽度增加导通电流,通过第三N型区对器件的夹断电压的调节,本发明能够在导通电流的增加条件下,使夹断电压保持不变或降低,从而提高器件的可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有稳流管的结构图;
图2是本发明实施例稳流管的结构图;
图3是本发明实施例稳流管和现有稳流管的夹断电压比较曲线;
图4A-图4E是本发明实施例方法的各步骤中的器件结构图。
具体实施方式
如图2所示,是本发明实施例稳流管的结构图;本发明实施例稳流管包括:
P型重掺杂的硅衬底1。
P型外延层2,形成于所述硅衬底1的正面表面,所述P型外延层2的厚度越大,稳流管的纵向耐压越大。
两个形成于所述P型外延层2表面的第一N型区3,两个所述第一N型区3相隔一定距离,由位于两个所述第一N型区3之间的所述P型外延层2组成所述稳流管的纵向导电通道,两个所述第一N型区3之间的间距越大,所述稳流管的纵向导电通道越宽,所述稳流管的导通电流越大;两个所述第一N型区3的底部都分别和所述硅衬底1相隔一定距离。
第一P+区6,形成于两个所述第一N型区3之间的所述P型外延层2表面的部分区域中;由所述第一P+区6组成所述纵向导电通道的源区,由所述硅衬底1组成所述纵向导电通道的漏区。
在两个所述第一N型区3中分别形成有一个第二N+区5,各所述第二N+区5用于实现对应的所述第一N型区3的引出,各所述第二N+区5、所述第一P+区6的顶部分别形成有金属接触孔7并都通过对应的所述金属接触孔7连接到由正面金属层8组成的源极;所述硅衬底1的背面形成有由背面金属层组成的漏极。
第三N型区4,形成于两个所述第一N型区3之间的所述P型外延层2的底部区域,所述第三N型区4和所述硅衬底1相隔一段距离,所述第三N型区4和两个所述第一N型区3也分别相隔一段距离。
所述稳流管工作时,所述源极接地,所述漏极连接大于等于夹断电压的偏置电压,两个所述第一N型区3和所述第三N型区4同时对所述纵向导电通道底部区域的所述P型外延层2进行完全耗尽,通过所述第三N型区4调节所述夹断电压,所述第三N型区4的区域越大,所述夹断电压越小。
如图3所示,是本发明实施例稳流管和现有稳流管的夹断电压比较曲线;图3中假设本发明实施例稳流管的纵向导电通道的宽度和现有稳流管的宽度相同,横坐标为偏置电压Vp,纵坐标为漏电流Id,本发明实施例器件的夹断电压为V1、现有器件的的夹断电压为V2,V1小于V2,可见本发明实施例器件的夹断电压变小,在大于夹断电压时稳流管工作在稳定的导通电流状态,由图3可知,本发明实施例器件和现有器件的导通电流相同,所以本发明实施例器件能够在保持导通电流不变的条件下降低器件的夹断电压;同样,本发明实施例器件通过对纵向导电通道的宽度的改变,能够实现在导通电流增加的同时,使夹断电压降低或保持不变。
如图4A至图4E所示,是本发明实施例方法的各步骤中的器件结构图。本发明实施例稳流管的制造方法包括如下步骤:
步骤一、如图4A所示,在P型重掺杂的硅衬底1的正面表面形成P型外延层2,所述P型外延层2的厚度越大,稳流管的纵向耐压越大。
步骤二、如图4B所示,采用正面N型离子注入工艺在所述P型外延层2表面形成两个第一N型区3,两个所述第一N型区3相隔一定距离,由位于两个所述第一N型区3之间的所述P型外延层2组成所述稳流管的纵向导电通道,两个所述第一N型区3之间的间距越大,所述稳流管的纵向导电通道越宽,所述稳流管的导通电流越大;两个所述第一N型区3的底部都分别和所述硅衬底1相隔一定距离。
步骤三、如图4C所示,采用正面N型离子注入工艺在两个所述第一N型区3之间的所述P型外延层2的底部区域形成第三N型区4,所述第三N型区4和所述硅衬底1相隔一段距离,所述第三N型区4和两个所述第一N型区3也分别相隔一段距离。
步骤四、如图4D所示,采样正面N+离子注入工艺在两个所述第一N型区3中分别形成一个第二N+区5,各所述第二N+区5用于实现对应的所述第一N型区3的引出。
步骤五、如图4E所示,采样正面P+离子注入工艺在两个所述第一N型区3之间的所述P型外延层2表面的部分区域中形成第一P+区6;由所述第一P+区6组成所述纵向导电通道的源区,由所述硅衬底1组成所述纵向导电通道的漏区。
步骤六、如图2所示,在各所述第二N+区5和所述第一P+区6的顶部分别形成金属接触孔7,形成正面金属层8并对所述正面金属层8进行光刻刻蚀形成源极图形,各所述第二N+区5和所述第一P+区6都通过对应的所述金属接触孔7连接到源极。
步骤七、如图2所示,在所述硅衬底1的背面形成背面金属层并由所述背面金属层组成的漏极,所述稳流管工作时,所述源极接地,所述漏极连接大于等于夹断电压的偏置电压,两个所述第一N型区3和所述第三N型区4同时对所述纵向导电通道底部区域的所述P型外延层2进行完全耗尽,通过所述第三N型区4调节所述夹断电压,所述第三N型区4的区域越大,所述夹断电压越小。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (2)

1.一种稳流管,其特征在于,包括:
P型重掺杂的硅衬底;
P型外延层,形成于所述硅衬底的正面表面,所述P型外延层的厚度越大,稳流管的纵向耐压越大;
两个形成于所述P型外延层表面的第一N型区,两个所述第一N型区相隔一定距离,由位于两个所述第一N型区之间的所述P型外延层组成所述稳流管的纵向导电通道,两个所述第一N型区之间的间距越大,所述稳流管的纵向导电通道越宽,所述稳流管的导通电流越大;两个所述第一N型区的底部都分别和所述硅衬底相隔一定距离;
第一P+区,形成于两个所述第一N型区之间的所述P型外延层表面的部分区域中;由所述第一P+区组成所述纵向导电通道的源区,由所述硅衬底组成所述纵向导电通道的漏区;
在两个所述第一N型区中分别形成有一个第二N+区,各所述第二N+区用于实现对应的所述第一N型区的引出,各所述第二N+区、所述第一P+区的顶部分别形成有金属接触孔并都通过对应的所述金属接触孔连接到由正面金属层组成的源极;所述硅衬底的背面形成有由背面金属层组成的漏极;
第三N型区,形成于两个所述第一N型区之间的所述P型外延层的底部区域,所述第三N型区和所述硅衬底相隔一段距离,所述第三N型区和两个所述第一N型区也分别相隔一段距离;
所述稳流管工作时,所述源极接地,所述漏极连接大于等于夹断电压的偏置电压,两个所述第一N型区和所述第三N型区同时对所述纵向导电通道底部区域的所述P型外延层进行完全耗尽,通过所述第三N型区调节所述夹断电压,所述第三N型区的区域越大,所述夹断电压越小。
2.一种稳流管的制造方法,其特征在于,包括如下步骤:
步骤一、在P型重掺杂的硅衬底的正面表面形成P型外延层,所述P型外延层的厚度越大,稳流管的纵向耐压越大;
步骤二、采用正面N型离子注入工艺在所述P型外延层表面形成两个第一N型区,两个所述第一N型区相隔一定距离,由位于两个所述第一N型区之间的所述P型外延层组成所述稳流管的纵向导电通道,两个所述第一N型区之间的间距越大,所述稳流管的纵向导电通道越宽,所述稳流管的导通电流越大;两个所述第一N型区的底部都分别和所述硅衬底相隔一定距离;
步骤三、采用正面N型离子注入工艺在两个所述第一N型区之间的所述P型外延层的底部区域形成第三N型区,所述第三N型区和所述硅衬底相隔一段距离,所述第三N型区和两个所述第一N型区也分别相隔一段距离;
步骤四、采样正面N+离子注入工艺在两个所述第一N型区中分别形成一个第二N+区,各所述第二N+区用于实现对应的所述第一N型区的引出;
步骤五、采样正面P+离子注入工艺在两个所述第一N型区之间的所述P型外延层表面的部分区域中形成第一P+区;由所述第一P+区组成所述纵向导电通道的源区,由所述硅衬底组成所述纵向导电通道的漏区;
步骤六、在各所述第二N+区和所述第一P+区的顶部分别形成金属接触孔,形成正面金属层并对所述正面金属层进行光刻刻蚀形成源极图形,各所述第二N+区和所述第一P+区都通过对应的所述金属接触孔连接到源极;
步骤七、在所述硅衬底的背面形成背面金属层并由所述背面金属层组成的漏极,所述稳流管工作时,所述源极接地,所述漏极连接大于等于夹断电压的偏置电压,两个所述第一N型区和所述第三N型区同时对所述纵向导电通道底部区域的所述P型外延层进行完全耗尽,通过所述第三N型区调节所述夹断电压,所述第三N型区的区域越大,所述夹断电压越小。
CN201310655018.0A 2013-12-06 2013-12-06 稳流管及制造方法 Pending CN104701367A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310655018.0A CN104701367A (zh) 2013-12-06 2013-12-06 稳流管及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310655018.0A CN104701367A (zh) 2013-12-06 2013-12-06 稳流管及制造方法

Publications (1)

Publication Number Publication Date
CN104701367A true CN104701367A (zh) 2015-06-10

Family

ID=53348298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310655018.0A Pending CN104701367A (zh) 2013-12-06 2013-12-06 稳流管及制造方法

Country Status (1)

Country Link
CN (1) CN104701367A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101366124A (zh) * 2005-12-27 2009-02-11 美商科斯德半导体股份有限公司 超快恢复二极管
CN102437187A (zh) * 2010-09-29 2012-05-02 万国半导体股份有限公司 带有mosfet和低正向电压的等效二极管增强型jfet的半导体器件及其制备方法
CN102916049A (zh) * 2012-10-30 2013-02-06 成都芯源***有限公司 包括结型场效应晶体管的半导体器件及其制造方法
JP2013120784A (ja) * 2011-12-06 2013-06-17 Toyota Motor Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101366124A (zh) * 2005-12-27 2009-02-11 美商科斯德半导体股份有限公司 超快恢复二极管
CN102437187A (zh) * 2010-09-29 2012-05-02 万国半导体股份有限公司 带有mosfet和低正向电压的等效二极管增强型jfet的半导体器件及其制备方法
JP2013120784A (ja) * 2011-12-06 2013-06-17 Toyota Motor Corp 半導体装置
CN102916049A (zh) * 2012-10-30 2013-02-06 成都芯源***有限公司 包括结型场效应晶体管的半导体器件及其制造方法

Similar Documents

Publication Publication Date Title
KR101795828B1 (ko) 초접합 반도체 소자 및 제조 방법
CN103050541B (zh) 一种射频ldmos器件及其制造方法
JP5833277B1 (ja) 半導体装置
US9570630B2 (en) Schottky diode structure
CN104779303A (zh) 一种垂直型恒流二极管及其制造方法
CN105810680B (zh) Jfet及其制造方法
CN108122975A (zh) 超结器件
CN104518034A (zh) Jfet器件及其制造方法
CN105679820A (zh) Jfet及其制造方法
CN104638023A (zh) 一种垂直型恒流二极管及其制造方法
CN103633089B (zh) 多晶硅电阻及其制造方法
CN105655402A (zh) 低压超结mosfet终端结构及其制造方法
KR100877674B1 (ko) Ldmos 소자
CN103094319B (zh) 双通道高压结型场效应管降低夹断电压的结构及制造方法
CN103996715A (zh) 一种横向双扩散金属氧化物半导体场效应管
KR102406116B1 (ko) 반도체 소자 및 그 제조 방법
US20190198682A1 (en) Semiconductor device and manufacturing method thereof
CN102983161A (zh) 非埋层的双深n型阱高压隔离n型ldmos及制造方法
CN105206682A (zh) 一种垂直型恒流二极管及其制造方法
US20220165880A1 (en) High voltage device and manufacturing method thereof
CN106409827A (zh) 一种整流器件及其制备方法
CN101719721B (zh) 低压电源
KR20090061307A (ko) 실리콘 에피층을 이용한 cmos 기반의 평판형 애벌란시포토다이오드 및 그 제조 방법
CN104701367A (zh) 稳流管及制造方法
CN208240684U (zh) 一种半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150610

RJ01 Rejection of invention patent application after publication