CN104576717A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。可以提高短路能力同时抑制整体电流能力下降的半导体器件。在该半导体器件中，在半导体衬底的主表面上在一个方向上布置成行的多个IGBT(绝缘栅双极性晶体管)包括在该一个方向上位于最端部的IGBT和相比于位于最端部的IGBT位于更中间的IGBT。位于最端部的IGBT的电流能力高于位于中间的IGBT的电流能力。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的2013年10月17日提交的日本专利申请No.2013-216464的公开的全文以引用方式并入本文中。
技术领域
本发明涉及半导体器件。
背景技术
横向IGBT(绝缘栅双极性晶体管)是已知的并且横向IGBT的一个示例在日本未经审查的专利申请公开No.Hei5(1993)-29614中公开。
发明内容
在诸如横向IGBT的高击穿电压元件中，通过用回环方式以规则间隔对称地布置元件，确保元件特性的稳定性，以防止由不均匀操作引起的电流集中。在这种类型的高击穿电压元件中，为了提高元件的短路能力，必须降低元件的整体电流能力。换句话讲，短路能力的提高与电流能力的提高对立。
通过本说明书的以下具体实施方式和附图，将更充分地清楚本发明的以上和其它目的和新颖性特征。
根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括：具有多个绝缘栅晶体管部件的元件，所述多个绝缘栅晶体管部件在半导体衬底的主表面上在一个方向上布置成行，其中，所述元件包括在一个方向上位于最端部的元件和比位于最端部的元件更位于中间的元件。位于最端部的元件的电流能力高于位于中间的元件的电流能力。
在根据本发明的以上方面的半导体器件中，位于最端部的元件的电流能力高于位于中间的元件的电流能力，这样提高了短路能力同时抑制了整体电流能力的下降。
附图说明
图1是示出应用于PDP(等离子体显示面板)扫描驱动器的根据本发明的第一实施例的半导体器件的电路图；
图2A是应用根据第一实施例的半导体器件的PDP扫描驱动器的整个芯片的平面布局的示意图并且图2B是图2A中示出的芯片的各位的平面布局的示意图；
图3是示出图1、图2A和图2B中示出的高压侧IGBT和低压侧IGBT的平面图；
图4是示出作为图1、图2A和图2B中示出的IGBT的位于中间的元件和位于最末端的元件的平面图；
图5是沿着图4中的V-V线截取的示意性截面图；
图6是沿着图4中的VI-VI线截取的示意性截面图；
图7A是图5中的部分P1的放大视图并且图7B是图5中的部分P2的放大视图；
图8是示出图7A和图7B中沿着X-X'线截取的掺杂分布的曲线图；
图9示出由于使用图5中示出的结构进行仿真得到的温度分布；
图10是示出以放大形式示出的图5中的部分P3中的寄生双极性晶体管的说明性视图；
图11是位于中间的IGBT的发射极附近的短路能力的曲线图；
图12A示出与图5中的部分P1对应的比较例的部分并且图12B示出与图5中的部分P2对应的比较例的部分；
图13是示出本发明的实施例和比较例中的短路能力比和饱和电流比之间的关系的曲线图；
图14是根据本发明的第二实施例的半导体器件中的位于中间的元件和位于最末端的元件的截面图；
图15是示出图14中沿着X-X'线截取的掺杂分布的曲线图；
图16是根据本发明的第三实施例的半导体器件中的位于中间的元件和位于最末端的元件的截面图；
图17是示出图16中沿着Y-Y'线截取的掺杂分布的曲线图；
图18是示出在不同基极掺杂条件下的短路能力和饱和电流之间的关系的曲线图；
图19是根据本发明的第四实施例的半导体器件中的位于中间的元件和位于最末端的元件的平面图；
图20是示出图19中沿着XX-XX线截取的示意性截面图；
图21是根据本发明的第五实施例的半导体器件中的位于中间的元件和位于最末端的元件的平面图；
图22是示出图21中沿着XXII-XXII线截取的示意性截面图；
图23是根据本发明的第六实施例的半导体器件中的位于中间的元件和位于最末端的元件的平面图；
图24是示出图23中沿着XXIV-XXIV线截取的示意性截面图；
图25是根据本发明的第七实施例的半导体器件中的位于中间的元件和位于最末端的元件的平面图；
图26是示出图25中沿着XXVI-XXVI线截取的示意性截面图；
图27是根据本发明的第八实施例的半导体器件中的位于中间的元件和位于最末端的元件的平面图；
图28是示出图27中沿着XXVIII-XXVIII线截取的示意性截面图；
图29是根据本发明的第九实施例的半导体器件中的位于中间的元件和位于最末端的元件的平面图；
图30是示出图29中沿着XXX-XXX线截取的示意性截面图。
具体实施方式
接下来，将参照附图描述本发明的优选实施例。
第一实施例
首先，将描述根据第一实施例的半导体器件的结构。
参照图1，PDP扫描驱动器电路包括输出电路OC、电平位移器LS、逻辑电路LC和保护电路PC。输出电路OC包括使用两个(低压侧和高压侧)IGBT作为主开关元件的图腾柱电路(totem pole circuit)。图腾柱电路耦接在被供应第一驱动电压(VH)的端子和被供应第二驱动电压(GND)的端子之间并且被设计成将来自输出端子的直流输出Vout供应到负载。在低压侧IGBT和高压侧IGBT中的每个中，二极管被反向耦接在发射极和集电极之间。
逻辑电路LC耦接到输出电路OC的低压侧IGBT的栅电极。另外，逻辑电路LC通过电平位移器LS和保护电路PC耦接到高压侧IGBT的栅电极。
参照图2A，在以上PDP扫描驱动器的半导体芯片中，与位的数量(位计数)相同数量的输出级如图所见以夹着保护电路PC和逻辑电路LC的方式设置在右侧和左侧。另外，I/O(输入/输出)电路如图所见以夹着输出级和逻辑电路IC的方式设置在顶侧和底侧。
参照图2B，各输出级包括电平位移器、高压侧IGBT、低压侧IGBT、二极管和针对各位的输出焊盘。
参照图3，高压侧IGBT是例如击穿电压定向元件并且低压侧IGBT是电流定向元件。高压侧IGBT被设计成在漂移区具有较低的掺杂浓度或者具有比低压侧IGBT更长的集电极-发射极距离，以提供高击穿电压。低压侧IGBT被设计成比高压侧IGBT具有更大的沟道宽度或更低的沟道电阻，以提供高电流驱动能力。
参照图4至图6，半导体器件包括具有多个绝缘栅晶体管部件的IGBT，这些绝缘栅晶体管部件在半导体衬底SUB的主表面上在一个方向上布置成行。两个IGBT(ED、ED)位于该一个方向上的最末端。两个IGBT(IGBTCD)比最末端的这些IGBT(IGBTED)更位于中间或者更靠近中心。位于最末端的IGBT(IGBTED)和位于中间的IGBT(IGBTCD)相对于位于中间的两个IGBT(IGBTCD)的相邻虚拟中线线性对称。最末端的IGBTED的电流能力大于位于中间的IGBTCD的电流能力。
各IGBT主要包括n-漂移区DRI、n型区NR、p+集电极区(第一导电类型集电极区)CR、p型基极区(第一导电类型基极区)BR、BCR、n+发射极区(第一导电类型源极区)ER、栅极绝缘膜GI和栅电极GE。
n-漂移区DRI形成在半导体衬底SUB中。n型区NR形成在半导体衬底SUB内部，与n-漂移区DRI接触。p+集电极区CR在半导体衬底SUB中形成在半导体衬底SUB的主表面中，使得与n型区NR形成PN结。
p型基极区BR、BCR形成在半导体衬底SUB的主表面中，在半导体衬底SUB中与p+集电极区CR分开，以与n-漂移区DRI形成PN结。p型基极区BR、BCR包括p型区BR，与位于半导体衬底SUB的主表面中的n-漂移区DRI和p+基极接触区BCR形成PN结。p+基极接触区BCR的p型掺杂浓度高于p型区BR。n+发射极区ER在p型基极区BR、BCR内部形成在半导体衬底SUB的主表面中，使得与p型基极区BR、BCR形成PN结。
元件分离结构ES形成在半导体衬底SUB的主表面中的p+集电极区CR和p型基极区BR、BCR之间。这个元件分离结构ES可以是通过LOCOS(硅的局部氧化)或STI(浅沟槽隔离)制成的氧化硅膜。
栅电极GE通过栅极绝缘膜GI至少形成在n+发射极区ER和n-漂移区DRI之间的p型区BR上。栅电极GE的端部位于元件分离结构ES上，以便与n-漂移区DRI相对，而元件分离结构ES在它们之间。
层间绝缘膜II以覆盖IGBT的方式形成在IGBT所处的半导体衬底SUB的主表面上。在层间绝缘膜II中制成接触孔CH1和CH2。接触孔CH1从层间绝缘膜II的顶表面向下延伸，达到p+集电极区CR。接触孔CH2从层间绝缘膜II的顶表面向下延伸，达到n+发射极区ER和p+基极接触区BCR。
导电材料的栓塞层(plug layer)(集电极导电层)PR1以填充接触孔CH1内部的方式形成。另外，导电材料的栓塞层(发射极导电层)PR2以填充接触孔CH2内部的方式形成。金属布线(未示出)形成在层间绝缘膜II上，与栓塞层PR1和PR2接触。
如图4中所示，接触孔CH1和CH2都具有线接触(隙缝接触(slitcontact))结构。线接触结构是指从平面图看具有大致矩形形状(包括带有略微圆形拐角的矩形)的结构，在该结构中，大致矩形的接触孔的一边的长度不小于另一边长度的两倍。
由于接触孔CH1达到p+集电极区CR，因此掩埋在接触孔CH1中的栓塞层PR1耦接到p+集电极区CR。
在各IGBT中，n+发射极区ER和p+基极接触区BCR沿着栅极宽度方向(图4中的上下方向)交替地布置。发射极侧接触孔CH2形成为达到n+发射极区ER和p+基极接触区BCR。因此，掩埋在接触孔CH2中的栓塞层PR2耦接到n+发射极区ER和p+基极接触区BCR。
位于中间的两个IGBT(IGBTCD)共用栓塞层PR2。另外，位于中间的两个IGBT(IGBTCD)共用如图5中所示的n+发射极区ER和如图6中所示的p+基极接触区BCR。位置比这两个IGBT(IGBTCD)更靠外的两个IGBT(IGBTED)中的每个共用与IGBTCD相邻的p+集电极区CR和栓塞层PR2。
参照图7A和图7B，如图7A中所示位于中间的IGBTCD的沟道长度CL比如图7B中所示位于最末端的IGBTED的沟槽长度CL长。
参照图7A、图7B和图8，IGBTCD(位于中间)和IGBTED(位于最末端)中的每个的沟道长度CL是在以上一个方向上位于栅电极GE下方的p型基极区BR的长度。图8中示出的X-X'区中的掺杂分布代表从n-漂移区DRI通过p型基极区BR到n+发射极区ER的区域中的掺杂浓度的变化。IGBTCD(位于中间)和IGBTED(位于最末端)中的每个的沟道长度CL对应于如图8中所示的高p型掺杂浓度的范围。该曲线图表明，IGBTCD(位于中间)的高p型掺杂浓度的范围比IGBTED(位于最末端)的高p型掺杂浓度的范围长。
接下来，将描述发明人已经研究的短路能力和电流能力之间的关系。首先，发明人使用如图5中所示构造的半导体器件进行仿真。在该仿真中，n+发射极区ER具有1×1021量级的掺杂浓度，p+集电极区CR具有1×1021量级的掺杂浓度，p型区BR具有1×1018量级的掺杂浓度，n型区NR具有1×1015量级的掺杂浓度，n-漂移区DRI具有1×1015量级的掺杂浓度。
参照图9，位于中间的IGBTCD的发射极附近的温度高。位于中间的IGBT(IGBTCD)的发射极附近的温度高于位于最末端的各IGBT(IGBTED)的发射极附近的温度。原因是，位于中间的两个IGBT(IGBTCD)具有各自的电流路径，因此位于中间的IGBT(IGBTCD)的自发热量增大。
参照图10，IGBTCD(位于中间)的发射极附近的温度高，因此，由于它的热，导致由n+发射极区ER、p型区BR和n-漂移区DRI形成的寄生NRN(寄生双极性晶体管)导通。
参照图11，当寄生双极性晶体管导通时，有过电流流动。当过电流持续流动时，温度快速上升，从而造成元件击穿。这里，从过电流开始流动直到元件击穿的时间被定义为短路能力。因此，本发明的发明人已经发现，IGBTCD(位于中间)对短路能力有显著影响。
接下来，参照图12A、图12B和图13，本发明的发明人将根据这个实施例的实例A和B与比较例C至G就短路能力和饱和电流方面进行比较。实例A和B具有图7A和图7B中示出的结构。具体地讲，在实例A中，IGBTCD(位于中间)的沟道长度更长0.2μm，IGBTED(位于最末端)的沟道长度更短0.1μm。在实例B中，IGBTCD(位于中间)的沟道长度更长0.2μm，IGBTED(位于最末端)的沟道长度更短0.2μm。在比较例C至G中，IGBTED(位于最末端)和IGBTCD(位于中间)具有相同的沟道长度CL，如图12A和图12B中所示。
在仿真中，发明人测量比较例和根据这个实施例的实例A和B的短路能力和饱和电流并且研究实例A和B的短路能力和饱和电流与比较例的短路能力和饱和电流之比。在实例A中，短路能力比在比较例中高大致16％，饱和电流实际上没有下降。在实例B中，饱和电流比比较例中高大致1％并且短路能力高大致15％。根据这个仿真结果，本发明的发明人已经得到以下发现：当位于最末端的元件的电流能力高于位于中间的元件的电流能力时，短路能力提高，而元件的整体电流能力没有下降。
接下来，将描述这个实施例的效果。
如以上提到的，在这个实施例中，IGBTED(位于最末端)的电流能力高于IGBTCD(位于中间)的电流能力。因此，IGBTCD(位于中间)的自发热得以抑制，因此温度升高得以抑制。这样抑制了当寄生双极性晶体管导通时会出现的过电流。通过抑制过电流，防止元件由于快速温度升高而击穿。因此，短路能力可以提高，而元件的整体电流能力没有下降。
此外，在这个实施例中，IGBTCD(位于中间)的沟道长度CL比位于最末端的IGBT的沟道长度CL长。因此，IGBTCD(位于中间)的电流可以小于IGBTED(位于最末端)的电流。换句话讲，位于最末端的IGBT的电流能力可以大于位于中间的IGBT的电流能力。
第二实施例
参照图14和图15，第二实施例与第一实施例的不同之处在于位于中间的元件的沟道长度CL和p型基极区BR、BCR的掺杂浓度。具体地讲，在第二实施例中，IGBTCD(位于中间)的沟道长度CL与IGBTED(位于最末端)的沟道长度CL相同。此外，如图15中所示，IGBTCD(位于中间)的p型区BR的掺杂浓度高于IGBTED(位于最末端)的p型基极区BR、BCR的掺杂浓度。
第二实施例的其它元件几乎与第一实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
如以上提到的，在第二实施例中，IGBTCD(位于中间)的p型区BR的掺杂浓度高于IGBTED(位于最末端)的p型基极区BR、BCR的掺杂浓度。因此，IGBTCD(位于中间)的电流可以小于IGBTED(位于最末端)的电流。换句话讲，最末端的IGBT的电流能力可以大于位于中间的IGBT的电流能力。
参照图10，p型基极区BR、BCR的电阻Rwell可以较低。因此，寄生双极性晶体管的操作可以减少。因此，可以抑制当寄生双极性晶体管导通时会出现的过电流。
第三实施例
参照图16和图17，第三实施例与第一实施例的不同之处在于位于中间的元件的沟道长度CL和p型基极区BR、BCR的掺杂浓度。具体地讲，在第三实施例中，IGBTCD(位于中间)的沟道长度与IGBTED(位于最末端)的沟道长度CL相同。
此外，如图17中所示，相比于位于最末端的IGBT的p型基极区BR、BCR，IGBTCD(位于中间)的p型基极区BR、BCR从主表面延伸到更深的位置。图17中的Y-Y'区中的掺杂分布代表从n+发射极区ER通过p型基极区BR到n-漂移区DRI的区域的掺杂浓度的变化。IGBTCD(位于中间)的基极区深度BD和LGBTED(位于最末端)的基极区深度BD均代表从主表面到如图8中所示的高p型掺杂浓度区的端部的长度。IGBTCD(位于中间)的基极区深度BD大于LGBTED(位于最末端)的基极区深度BD。
第三实施例的其它元件几乎与第一实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
参照图18，发明人研究在不同基极掺杂条件下的短路能力和饱和电流之间的关系。在测试中使用相同的剂量。在较高的基极掺杂条件下，短路能力较高。发明人已经发现，由于在较高的基极掺杂条件下基极区深度较深，因此当基极区深度较深时，短路能力较高。
如以上提到的，在这个实施例中，相比于位于最末端的IGBT的p型基极区BR、BCR，IGBTCD(位于中间)的p型基极区BR、BCR从主表面向下延伸到更深的位置。因此，参照图10，p型基极区BR、BCR的电阻Rwell减小。因此，抑制了寄生双极性晶体管的操作。这样抑制了当寄生双极性晶体管导通时会出现的过电流。
第四实施例
参照图19和图20，第四实施例与第一实施例的不同之处在于位于中间的元件的沟道长度CL和n-漂移区DRI。具体地讲，在第四实施例中，IGBTCD(位于中间)的沟道长度CL与IGBTED(位于最末端)的沟道长度CL相同。
此外，位于中间的IGBT的n-漂移区DRI比位于最末端的IGBT的n-漂移区DRI长。
第四实施例的其它元件几乎与第一实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
如以上提到的，在这个实施例中，位于中间的IGBT的n-漂移区DRI比位于最末端的IGBT的n-漂移区DRI长。因此，IGBTCD(位于中间)的电流可以小于LGBTED(位于最末端)的电流。换句话讲，位于最末端的IGBT的电流能力可以高于位于中间的IGBT的电流能力。
此外，IGBTCD(位于中间)的热能力可以大于LGBTED(位于最末端)的热能力。
第五实施例
参照图21和图22，第五实施例与第一实施例的不同之处在于位于中间的元件的沟道长度CL和栅电极之间的距离。具体地讲，在第五实施例中，IGBTCD(位于中间)的沟道长度CL与IGBTED(位于最末端)的沟道长度CL相同。
位于中间的元件CD具有在一个方向上彼此对称设置的第一绝缘栅晶体管部件TP1和第二绝缘栅晶体管部件TP2。第一绝缘栅晶体管部件TP1和第二绝缘栅晶体管部件TP2包括分别形成在主表面中形成的p型基极区BR、BCR上的第一栅电极GE1和第二栅电极GE2。位于最端部的IGBT具有形成在主表面上的第三栅电极GE3。在以上一个方向上的第一栅电极GE1和第二栅电极GE2之间的距离大于第三栅电极GE3和与之相对的元件分离结构ES之间的距离的两倍。
第五实施例的其它元件几乎与第一实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
如以上提到的，在第五实施例中，在以上一个方向上的第一栅电极GE1和第二栅电极GE2之间的距离大于第三栅电极GE3和与之相对的元件分离结构ES之间的距离的两倍。因此，IGBTCD(位于中间)的p型基极区BR、BCR的宽度可以大于IGBTED(位于最末端)的p型基极区BR、BCR的宽度。因此，IGBTCD(位于中间)的热能力可以大于IGBTED(位于最末端)的热能力。
第六实施例
参照图23和图24，第六实施例与第一实施例至第五实施例的不同之处在于它涉及高击穿电压NMOS(N沟道金属氧化物半导体)。具体地讲，这个实施例的主要不同之处在于n+漏极区DN和n+源极区SE。高击穿电压NMOS元件均包括形成在半导体衬底SUB中的n+漏极区(第一导电类型漏极区)DN、与n+漏极区DN分开形成在主表面中的p型基极区(第二导电类型基极区)PW、p型基极区PW中的主表面中形成的n+源极区(第一导电类型源极区)SE。
同样在这个实施例中，位于最端部的元件ED的电流能力大于位于中间的元件CD的电流能力。
具体地讲，位于中间的元件CD的沟道长度CL可以比位于最端部的元件的沟道长度CL长。另外，位于中间的元件CD的p型基极区PW的掺杂浓度可以比位于最端部的元件ED的p型基极区PW的掺杂浓度高。另外，相比于位于最末端的元件的p型基极区PW，位于中间的元件的p型基极区PW从主表面向下延伸到更深的位置。另外，位于中间的元件的n-漂移区DRI可以比位于最末端的元件ED的n-漂移区DRI长。另外，在以上一个方向上，第一栅电极GE1和第二栅电极GE2之间的距离可以大于第三栅电极GE3和与之相对的元件分离结构ES之间的距离的两倍。
第六实施例的其它元件几乎与第一实施例至第五实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
第六实施例还带来与第一实施例至第五实施例相同的有益效果。
第七实施例
参照图25和图26，第七实施例与第六实施例的不同之处在于，它涉及高击穿电压PMOS(P沟道金属氧化物半导体)。具体地讲，这个实施例的主要不同之处在于形成了p型沟道。
第七实施例的其它元件几乎与第六实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
第七实施例还带来与第六实施例相同的有益效果。
第八实施例
参照图27和图28，第八实施例与第一实施例至第五实施例的不同之处在于，它涉及垂直IGBT。具体地讲，这个实施例的主要不同之处在于，p+集电极区CR形成在与主表面相对的表面中并且n型区NR形成在p+集电极区CR上。
第八实施例的其它元件几乎与第一实施例至第五实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
第八实施例还带来与第一实施例至第五实施例相同的有益效果。
第九实施例
参照图29和图30，第九实施例与第六实施例的不同之处在于，它涉及垂直高击穿电压NMOS。具体地讲，这个实施例的主要不同之处在于，n+漏极区DN形成在与主表面相对的表面中并且n型区NR形成在n+漏极区DN上。
第九实施例的其它元件几乎与第六实施例的其它元件相同。用相同的参考符号指明相同的元件并且不重复对其的描述。
第九实施例还带来与第六实施例相同的有益效果。
可以酌情将以上实施例进行任何组合。
到目前为止参照其优选实施例具体说明了本发明的发明人做出的发明。然而，本发明不限于此并且显而易见的是可以在不脱离其精神和范围的情况下以各种方式修改这些细节。

Claims (9)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有主表面；以及
具有多个绝缘栅晶体管部件的元件，所述多个绝缘栅晶体管部件在所述主表面上在一个方向上布置成行，
其中，具有所述绝缘栅晶体管部件的所述元件包括位于最端部的元件和在所述一个方向上比所述位于最端部的元件更位于中间的元件，并且
其中，所述位于最端部的元件的电流能力高于所述位于中间的元件的电流能力。
2.根据权利要求1所述的半导体器件，其中，所述位于中间的元件的沟道长度比所述位于最端部的元件的沟道长度长。
3.根据权利要求1所述的半导体器件，所述绝缘栅晶体管部件每个都包括：
第一导电类型集电极区，所述第一导电类型集电极区形成在所述半导体衬底中；
第一导电类型基极区，所述第一导电类型基极区与所述集电极区分开地形成在所述主表面中；以及
第二导电类型发射极区，所述第二导电类型发射极区形成在所述基极区中的所述主表面中，
其中，所述位于中间的元件的所述基极区的掺杂浓度高于所述位于最端部的元件的所述基极区的掺杂浓度。
4.根据权利要求1所述的半导体器件，所述绝缘栅晶体管部件每个都包括：
第一导电类型漏极区，所述第一导电类型漏极区形成在所述半导体衬底中；
第二导电类型基极区，所述第二导电类型基极区与所述漏极区分开地形成在所述主表面中；以及
第一导电类型源极区，所述第一导电类型源极区形成在所述基极区中的所述主表面中，
其中，所述位于中间的元件的所述基极区的掺杂浓度高于所述位于最端部的元件的所述基极区的掺杂浓度。
5.根据权利要求1所述的半导体器件，所述绝缘栅晶体管部件每个都包括：
第一导电类型集电极区，所述第一导电类型集电极区形成在所述半导体衬底中；
第一导电类型基极区，所述第一导电类型基极区与所述集电极区分开地形成在所述主表面中；以及
第二导电类型发射极区，所述第二导电类型发射极区形成在所述基极区中的所述主表面中，
其中，所述位于中间的元件的所述基极区，比所述位于最端部的元件的所述基极区，从所述主表面向下延伸到更深的位置。
6.根据权利要求1所述的半导体器件，所述绝缘栅晶体管部件每个都包括：
第一导电类型漏极区，所述第一导电类型漏极区形成在所述半导体衬底中；
第二导电类型基极区，所述第二导电类型基极区与所述漏极区分开地形成在所述主表面中；以及
第一导电类型源极区，所述第一导电类型源极区形成在所述基极区中的所述主表面中，
其中，所述位于中间的元件的所述基极区，比所述位于最端部的元件的所述基极区，从所述主表面向下延伸到更深的位置。
7.根据权利要求1所述的半导体器件，所述绝缘栅晶体管部件每个都包括：
第一导电类型集电极区，所述第一导电类型集电极区形成在所述半导体衬底中；
第一导电类型基极区，所述第一导电类型基极区与所述集电极区分开地形成在所述主表面中；以及
第二导电类型发射极区，所述第二导电类型发射极区形成在所述基极区中的所述主表面中，
其中，所述位于中间的元件的漂移区比所述位于最端部的元件的漂移区长。
8.根据权利要求1所述的半导体器件，所述绝缘栅晶体管部件每个都包括：
第一导电类型漏极区，所述第一导电类型漏极区形成在所述半导体衬底中；
第二导电类型基极区，所述第二导电类型基极区与所述漏极区分开地形成在所述主表面中；以及
第一导电类型源极区，所述第一导电类型源极区形成在所述基极区中的所述主表面中，
其中，所述位于中间的元件的漂移区比所述位于最端部的元件的漂移区长。
9.根据权利要求1所述的半导体器件，进一步包括元件分离结构，
其中，所述位于中间的元件包括在所述一个方向上彼此对称布置的第一绝缘栅晶体管部件和第二绝缘栅晶体管部件，
其中，所述第一绝缘栅晶体管部件和所述第二绝缘栅晶体管部件每个都包括形成在所述主表面中形成的基极区上的第一栅电极和第二栅电极，
其中，所述位于最端部的元件包括形成在所述主表面上的第三栅电极，并且
其中，在所述一个方向上，所述第一栅电极和所述第二栅电极之间的距离大于所述第三栅电极和与所述第三栅电极相对的所述元件分离结构之间的距离的两倍。
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