CN104575437B - 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，移位寄存器包括：输入模块、输出模块和复位模块和放电模块；由于放电模块可以在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前，控制第二节点的电位为第一电位，并且在第二节点的电位为第一电位时将参考信号提供给第一节点和信号输出端；从而可以保证该移位寄存器在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前的时间段内，对第一节点和信号输出端进行有效的放电，进而保证了移位寄存器输出的准确性。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。

背景技术

在薄膜晶体管显示器中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动电路可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计。

现有的GOA电路，如图1a所示，由多个移位寄存器组成，各个移位寄存器用于向与该移位寄存器的信号输出端相连的栅线提供栅极扫描信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号，向与其相邻的下一个移位寄存器的信号输入端输入触发信号。如图1b所示，为现有的一个移位寄存器的结构示意图，使用4个薄膜晶体管M1-M4和一个电容C1可以实现最基本的移位寄存器功能，具体工作原理如下：在触发信号Input端输入高电位信号时，第一薄膜晶体管M1导通对上拉节点即PU节点充电，此时第三薄膜晶体管M3导通；当时钟信号CLK端输入高电位信号时，导通的第三薄膜晶体管M3使信号输出端Output输出时钟信号CLK端提供的高电位信号，同时由于电容C1的自举作用将PU节点进一步拉高；之后，复位信号Reset端输入高电位信号时，第二薄膜晶体管M2和第四薄膜晶体管M4导通，对PU节点和信号输出端Output放电。

众所周知，在GOA电路中，同一时刻，仅有当级移位寄存器的信号输出端输出高电位信号，其它级移位寄存器的信号输出端均需要输出低电位信号。但是在现有的移位寄存器中，例如图1b所示的移位寄存器，仅在复位信号Reset端输入高电位信号时才对PU节点和信号输出端Output放电，而复位信号Reset端输入高电位信号的延续时间仅是下一级移位寄存器的信号输出端Output输出高电位信号的时间，那么在当级移位寄存器的信号输出端Output需要输出低电位信号的其它时间内，由于M3的漏极接时钟信号CLK端，因此M3的漏极和栅极之间存在电容，从而使M3的栅极的电位会受到交流时钟信号的影响，长时间的工作导致M3栅极的电位持续升高，使M3处于导通状态，那么只要当时钟信号CLK为高电位信号的时候，移位寄存器的信号输出端Output就会输出高电位信号，从而导致移位寄存器发生错误输出。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用于解决现有的移位寄存器存在的容易发生输出错误的问题。

因此，本发明实施例提供了一种移位寄存器，包括：输入模块、输出模块和复位模块和放电模块；其中，

所述输入模块，用于响应于触发信号，在所述触发信号的控制下，控制所述第一节点的电位为第一电位，第二节点的电位为第二电位，并对所述输出模块进行充电；所述第一节点位于连接所述输入模块、所述输出模块、所述复位模块以及所述放电模块的导线上；所述第二节点位于连接所述复位模块和所述放电模块的导线上；

所述输出模块，用于在所述第一节点的电位为第一电位时，将时钟信号提供给信号输出端；

所述复位模块，用于响应于复位信号，在所述复位信号的控制下，控制所述第一节点的电位为第二电位，所述第二节点的电位为第一电位，并对所述放电模块进行充电，以及将参考信号提供给信号输出端；

放电模块，用于在所述复位信号的电位为第一电位之后至所述触发信号的电位为第一电位之前，控制所述第二节点的电位为第一电位，并且在所述第二节点的电位为第一电位时将参考信号提供给所述第一节点和所述信号输出端；

所述触发信号的有效脉冲信号为高电位信号，所述第一电位为高电位，所述第二电位为低电位，所述参考信号为低电位直流信号；所述触发信号的有效脉冲信号为低电位信号，所述第一电位为低电位，所述第二电位为高电位，所述参考信号为高电位直流信号。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述输入模块，具体包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管，其栅极与源极均用于接收所述触发信号，漏极与所述第一节点相连；

所述第二开关晶体管，其栅极用于接收所述触发信号，源极用于接收所述参考信号，漏极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述输出模块，具体包括：第三开关晶体管和第一电容；其中，

所述第三开关晶体管，其栅极与所述第一节点相连，源极用于接收所述时钟信号，漏极与所述信号输出端相连；

所述第一电容连接于所述第三开关晶体管的栅极与漏极之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述复位模块，具体包括：第四开关晶体管、第五开关晶体管和第六开关晶体管；其中，

所述第四开关晶体管，其栅极用于接收所述复位信号，源极用于接收所述参考信号，其漏极与所述第一节点相连；

所述第五开关晶体管，其栅极用于接收所述复位信号，源极用于接收所述参考信号，其漏极与所述信号输出端相连；

所述第六开关晶体管，其栅极和源极均用于接收所述复位信号，其漏极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

所述放电模块，具体包括：第七开关晶体管、第八开关晶体管和第二电容；其中，

所述第七开关晶体管，其栅极与所述第二节点相连，源极用于接收所述参考信号，漏极与所述信号输出端相连；

所述第八开关晶体管，其栅极与所述第二节点相连，源极用于接收所述参考信号，漏极与所述第一节点相连；

所述第二电容连接于所述第七开关晶体管的栅极与源极之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，

当所述触发信号的有效脉冲信号为高电位信号，所有开关晶体管均为N型晶体管；

当所述触发信号的有效脉冲信号为低电位信号，所有开关晶体管均为P型晶体管。

相应地，本发明实施例还提供了一种上述任一种移位寄存器的驱动方法，包括：

在输入阶段，所述输出模块响应于触发信号，在所述触发信号的控制下，控制所述第一节点的电位为第一电位，第二节点的电位为第二电位，并对所述输出模块进行充电；所述输出模块将时钟信号提供给信号输出端；

在输出阶段，所述输出模块保持所述第一节点的电位为第一电位，并将所述时钟信号提供给信号输出端；

在复位阶段，所述复位模块响应于复位信号，在所述复位信号的控制下，控制所述第一节点的电位为第二电位，所述第二节点的电位为第一电位，并对所述放电模块进行充电，以及将参考信号提供给信号输出端；所述放电模块将参考信号提供给所述第一节点和所述信号输出端；

在放电阶段，所述放电模块控制第二节点的电位为第一电位，并将参考信号提供给所述第一节点和所述信号输出端。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，

除第一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的上一级移位寄存器输入复位信号；

除最后一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的下一级移位寄存器输入触发信号；

所述第一级移位寄存器所接收的触发信号由帧起始信号端输入；

所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端输出的栅极驱动信号。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。

本发明实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路及显示装置，移位寄存器包括：输入模块、输出模块和复位模块和放电模块；由于放电模块可以在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前，控制第二节点的电位为第一电位，并且在第二节点的电位为第一电位时将参考信号提供给第一节点和信号输出端；从而可以保证该移位寄存器在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前的时间段内，对第一节点和信号输出端进行有效的放电，进而保证了移位寄存器输出的准确性。

附图说明

图1a为现有的GOA电路的结构示意图；

图1b为现有的移位寄存器的结构示意图；

图2为本发明实施例提供的移位寄存器的结构示意图；

图3a为本发明实施例提供的移位寄存器的具体结构示意图之一；

图3b为本发明实施例提供的移位寄存器的具体结构示意图之二；

图4a为图3a所示的移位寄存器的电路时序示意图；

图4b为图3b所示的移位寄存器的电路时序示意图；

图5为本发明实施例提供的移位寄存器的驱动方法的流程示意图；

图6为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图2所示，包括：输入模块1、输出模块2和复位模块3和放电模块4；其中，

输入模块1，用于响应于触发信号Input，在触发信号Input的控制下，控制第一节点PU的电位为第一电位，第二节点PD的电位为第二电位，并对输出模块2进行充电；第一节点PU位于连接输入模块1、输出模块2、复位模块3以及放电模块4的导线上；第二节点PD位于连接复位模块3和放电模块4的导线上；

输出模块2，用于在第一节点PU的电位为第一电位时，将时钟信号CLK提供给信号输出端；

复位模块3，用于响应于复位信号Reset，在复位信号Reset的控制下，控制第一节点PU的电位为第二电位，第二节点PD的电位为第一电位，并对放电模块4进行充电，以及将参考信号Vref提供给信号输出端Output；

放电模块4，用于在复位信号Reset的电位为第一电位之后至触发信号Input的电位为第一电位之前，控制第二节点PD的电位为第一电位，并且在第二节点PD的电位为第一电位时将参考信号Vref提供给第一节点PU和信号输出端Output；

触发信号Input的有效脉冲信号为高电位信号，第一电位为高电位，第二电位为低电位，参考信号Vref为低电位直流信号；触发信号Input的有效脉冲信号为低电位信号，第一电位为低电位，第二电位为高电位，参考信号Vref为高电位直流信号。

本发明实施例提供的上述移位寄存器，包括：输入模块、输出模块和复位模块和放电模块；由于放电模块可以在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前，控制第二节点的电位为第一电位，并且在第二节点的电位为第一电位时将参考信号提供给第一节点和信号输出端；从而可以保证该移位寄存器在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前的时间段内，对第一节点和信号输出端进行有效的放电，进而保证了移位寄存器输出的准确性。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

具体地，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，输入模块1，具体可以包括：第一开关晶体管M1和第二开关晶体管M2；其中，

第一开关晶体管M1，其栅极与源极均用于接收触发信号Input，漏极与第一节点PU相连；

第二开关晶体管M2，其栅极用于接收触发信号Input，源极用于接收参考信号Vref，漏极与第二节点PD相连。

在本发明实施例提供的上述移位寄存器中，第一开关晶体管和第二开关晶体管可以为N型晶体管，也可以为P型晶体管。如图3a所示，当第一开关晶体管M1和第二开关晶体管M2为N型晶体管时，触发信号Input为高电位信号时，第一开关晶体管M1和第二开关晶体管M2导通，触发信号Input为低电位信号时，第一开关晶体管M1和第二开关晶体管M2截止。反之，如图3b所示，当第一开关晶体管M1和第二开关晶体管M2为P型晶体管时，触发信号Input为低电位信号时，第一开关晶体管M1和第二开关晶体管M2导通，触发信号Input为高电位信号时，第一开关晶体管M1和第二开关晶体管M2截止。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，输出模块2，具体可以包括：第三开关晶体管M3和第一电容C1；其中，

第三开关晶体管M3，其栅极与第一节点PU相连，源极用于接收时钟信号CLK，漏极与信号输出端Output相连；

第一电容C1连接于第三开关晶体管M3的栅极与漏极之间。

具体地，在本发明实施例提供的上述移位寄存器中，第三开关晶体管M3可以为N型晶体管，也可以为P型晶体管。如图3a所示，当第三开关晶体管M3为N型晶体管时，第一节点PU的电位为高电位时，第三开关晶体管M3导通，第一节点PU的电位为低电位时，第三开关晶体管M3截止。该输出模块的工作原理为，当输入模块1对第一电容C1充电时，第一节点PU的电位为高电位，第三开关晶体管M3导通，此时，低电位的时钟信号CLK通过导通的第三开关晶体管M3提供给信号输出端Output，之后，当时钟信号CLK由低电位变为高电位时，第一电容C1与第三开关晶体管M3栅极相连的一端的电位也由低电位变为高电位，根据第一电容C1的自举作用，第一电容C1与第一节点PU相连的一端被进一步拉高，从而使第三开关晶体管M3的栅极的电位保持高电位，以使第三开关晶体管M3能够稳定的将高电位的时钟信号CLK提供给信号输出端Output。

反之，如图3b所示，当第三开关晶体管M3为P型晶体管时，第一节点PU的电位为低电位时，第三开关晶体管M3导通，第一节点PU的电位为高电位时，第三开关晶体管M3截止。该输出模块的工作原理为，当输入模块1对第一电容C1充电时，第一节点PU的电位为低电位，第三开关晶体管M3导通，此时，高电位的时钟信号CLK通过导通的第三开关晶体管M3提供给信号输出端Output，之后，当时钟信号CLK由高电位变为低电位时，第一电容C1与第三开关晶体管M3栅极相连的一端的电位也由高电位变为低电位，根据第一电容C1的自举作用，第一电容C1与第一节点PU相连的一端被进一步拉低，从而使第三开关晶体管M3的栅极的电位保持低电位，以使第三开关晶体管M3能够稳定的将低电位的时钟信号CLK提供给信号输出端Output。

以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，复位模块3，具体可以包括：第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6；其中，

第四开关晶体管M4，其栅极用于接收复位信号Reset，源极用于接收参考信号Vref，其漏极与第一节点PU相连；

第五开关晶体管M5，其栅极用于接收复位信号Reset，源极用于接收参考信号Vref，其漏极与信号输出端相连Output；

第六开关晶体管M6，其栅极和源极均用于接收复位信号Reset，其漏极与第二节点相连PD。

在本发明实施例提供的上述移位寄存器中，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为N型晶体管，也可以为P型晶体管。如图3a所示，当第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6为N型晶体管时，复位信号Reset为高电位信号时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6导通，复位信号Reset为低电位信号时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6截止。反之，如图3b所示，当第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6为P型晶体管时，复位信号Reset为低电位信号时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6导通，复位信号Reset为高电位信号时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6截止。

以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，放电模块4，具体可以包括：第七开关晶体管M7、第八开关晶体管M8和第二电容C2；其中，

第七开关晶体管M7，其栅极与第二节点PD相连，源极用于接收参考信号Vref，漏极与信号输出端Output相连；

第八开关晶体管M8，其栅极与第二节点PD相连，源极用于接收参考信号Vref，漏极与第一节点PU相连；

第二电容C2连接于第七开关晶体管M7的栅极与源极之间。

具体地，在本发明实施例提供的上述移位寄存器中，第七开关晶体管M7和第八开关晶体管M8可以为N型晶体管，也可以为P型晶体管。如图3a所示，当第七开关晶体管M7和第八开关晶体管M8为N型晶体管时，第二节点PD的电位为高电位时，第七开关晶体管M7和第八开关晶体管M8导通，第二节点PD的电位为低电位时，第七开关晶体管M7和第八开关晶体管M8截止。该放电模块的工作原理为，当复位模块3对第二电容C2充电时，第二节点PD的电位为高电位，第七开关晶体管M7和第八开关晶体管M8导通，此时，低电位的参考信号Vref通过分别导通的第七开关晶体管M7提供给信号输出端Output，通过导通的第八开关晶体管M8提供给第一节PU，之后直至触发信号Input的电位变为高电位，第二电容C2与参考信号Vref相连的一端的电位始终保持低电位，根据第二电容C2的自举作用，第二电容C2与第二节点PD相连的一端同样始终保持充电时的高电位，从而使第七开关晶体管M7和第八开关晶体管M8的栅极的电位保持高电位，从而将低电位的参考信号Vref通过导通的第七开关晶体管M7提供给信号输出端Output，通过导通的第八开关晶体管M8提供给第一节PU，以保持对信号输出端Output的第一节PU的持续放电。

反之，如图3b所示，当第七开关晶体管M7和第八开关晶体管M8为P型晶体管时，第二节点PD的电位为低电位时，第七开关晶体管M7和第八开关晶体管M8导通，第二节点PD的电位为高电位时，第七开关晶体管M7和第八开关晶体管M8截止。该放电模块的工作原理为，当复位模块3对第二电容C2充电时，第二节点PD的电位为低电位，第七开关晶体管M7和第八开关晶体管M8导通，此时，高电位的参考信号Vref通过分别导通的第七开关晶体管M7提供给信号输出端Output，通过导通的第八开关晶体管M8提供给第一节PU，之后直至触发信号Input的电位变为低电位，第二电容C2与参考信号Vref相连的一端的电位始终保持高电位，根据第二电容C2的自举作用，第二电容C2与第二节点PD相连的一端同样始终保持充电时的低电位，从而使第七开关晶体管M7和第八开关晶体管M8的栅极的电位保持低电位，从而将高电位的参考信号Vref通过导通的第七开关晶体管M7提供给信号输出端Output，通过导通的第八开关晶体管M8提供给第一节PU，以保持对信号输出端Output的第一节PU的持续放电。

以上仅是举例说明移位寄存器中放电模块的具体结构，在具体实施时，放电模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，当触发信号的有效脉冲信号为高电位信号，所有开关晶体管均采用N型晶体管；当触发信号的有效脉冲信号为低电位信号，所有开关晶体管均采用P型晶体管。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面结合图3a和图3b所示的移位寄存器为例对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。

实例一：

以图3a所示的移位寄存器为例，移位寄存器中的所有开关晶体管均为N型晶体管，对应的输入输出时序入如图4a所示。具体地，选取如图4a所示的输入输出时序图中的T1～T4四个阶段。

在T1阶段，Input＝1，CLK＝0，Reset＝0。由于Reset＝0，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于截止状态；由于Input＝1，因此第一开关晶体管M1和第二开关晶体管M2导通，高电位的触发信号Input通过导通的第一开关晶体管M1传输到第一节点PU，因此第一节点PU的电位为高电位，第一电容C1开始充电，高电位的第一节点PU控制第三开关晶体管M3处于导通状态，低电位的时钟信号CLK通过导通的第三开关晶体管提供给信号输出端Output；同时，低电位的参考信号Vref通过导通的第二开关晶体管M2传输到第二节点PD，第二节点PD的电位为低电位，因此第七开关晶体管M7和第八开关晶体管M8处于截止状态；因此信号输出端Output输出低电位信号。

在T2阶段，Input＝0，CLK＝1，Reset＝0。由于Reset＝0，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于截止状态；由于Input＝0，因此第一开关晶体管M1和第二开关晶体管M2处于截止状态；由于CLK＝1，因此第一电容C1与第三开关晶体管M3栅极相连的一端的电位由低电位变为高电位，根据第一电容C1的自举作用，第一电容C1与第一节点PU相连的一端被进一步拉高，从而使第三开关晶体管M3的栅极的电位保持高电位，第三开关晶体管M3稳定的将高电位的时钟信号CLK提供给信号输出端Output；因此信号输出端Output输出高电位信号。

在T3阶段，Input＝0，CLK＝0，Reset＝1。由于Input＝0，因此第一开关晶体管M1和第二开关晶体管M2处于截止状态；由于Reset＝1，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于导通状态，导通的第四开关晶体管M4将低电位的参考信号Vref提供给第一节点PU，因此第一节点PU的电位为低电位，第三开关晶体管M3处于截止状态，第一电容C1进行放电，导通的第六开关晶体管M6将高电位的复位信号Reset提供给第二节点PD，因此第二节点PD的电位为高电位，第二电容C2开始充电，由于第二节点的PD的电位为高电位，因此第七开关晶体管M7和第八开关晶体管M8处于导通状态，导通的第七开关晶体管M7将低电位的参考信号Vref提供给信号输出端Output，导通的第八开关晶体管M8将低电位的参考信号Vref提供给第一节PU，因此，第一节点PU的电位为低电位，信号输出端Output输出低电位信号。

在T4阶段，Input＝0，Reset＝0，CLK＝0或CLK＝1。由于Input＝0，因此第一开关晶体管M1和第二开关晶体管M2处于截止状态；由于Reset＝0，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于截止状态；由于第二电容C2与参考信号Vref相连的一端的电位始终保持低电位，根据第二电容C2的自举作用，第二电容C2与第二节点PD相连的一端始终保持充电时的高电位，从而使第七开关晶体管M7和第八开关晶体管M8处于导通状态，导通的第七开关晶体管M7将低电位的参考信号Vref提供给信号输出端Output，导通的第八开关晶体管M8将低电位的参考信号Vref提供给第一节PU，因此第一节点PU的电位为低电位，第三开关晶体管M3处于截止状态，因此，不管时钟信号CLK为高电位还是低电位，时钟信号CLK始终不会传输给信号输出端Output，信号输出端Output只是输出低电位的参考信号Vref；因此信号输出端Output输出低电位信号。

本发明实施例提供的上述移位寄存器，通过第七开关晶体管M7、第八开关晶体管M8和第二电容C2的作用，使移位寄存器在放电阶段始终保持第一节点PU和信号输出端的电位为低电位，从而保证的输出信号的准确性。

实例二：

以图3b所示的移位寄存器为例，移位寄存器中的所有开关晶体管均为P型晶体管，对应的输入输出时序入如图4b所示。具体地，选取如图4b所示的输入输出时序图中的T1～T4四个阶段。

在T1阶段，Input＝0，CLK＝1，Reset＝1。由于Reset＝1，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于截止状态；由于Input＝0，因此第一开关晶体管M1和第二开关晶体管M2导通，低电位的触发信号Input通过导通的第一开关晶体管M1传输到第一节点PU，因此第一节点PU的电位为低电位，第一电容C1开始充电，低电位的第一节点PU控制第三开关晶体管M3处于导通状态，高电位的时钟信号CLK通过导通的第三开关晶体管提供给信号输出端Output；同时，高电位的参考信号Vref通过导通的第二开关晶体管M2传输到第二节点PD，第二节点PD的电位为高电位，因此第七开关晶体管M7和第八开关晶体管M8处于截止状态；因此信号输出端Output输出高电位信号。

在T2阶段，Input＝1，CLK＝0，Reset＝1。由于Reset＝1，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于截止状态；由于Input＝1，因此第一开关晶体管M1和第二开关晶体管M2处于截止状态；由于CLK＝0，因此第一电容C1与第三开关晶体管M3栅极相连的一端的电位由高电位变为低电位，根据第一电容C1的自举作用，第一电容C1与第一节点PU相连的一端被进一步拉低，从而使第三开关晶体管M3的栅极的电位保持低电位，第三开关晶体管M3稳定的将低电位的时钟信号CLK提供给信号输出端Output；因此信号输出端Output输出低电位信号。

在T3阶段，Input＝1，CLK＝1，Reset＝0。由于Input＝1，因此第一开关晶体管M1和第二开关晶体管M2处于截止状态；由于Reset＝0，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于导通状态，导通的第四开关晶体管M4将高电位的参考信号Vref提供给第一节点PU，因此第一节点PU的电位为高电位，第三开关晶体管M3处于截止状态，第一电容C1进行放电，导通的第六开关晶体管M6将低电位的复位信号Reset提供给第二节点PD，因此第二节点PD的电位为低电位，第二电容C2开始充电，由于第二节点的PD的电位为低电位，因此第七开关晶体管M7和第八开关晶体管M8处于导通状态，导通的第七开关晶体管M7将高电位的参考信号Vref提供给信号输出端Output，导通的第八开关晶体管M8将高电位的参考信号Vref提供给第一节PU，因此，第一节点PU的电位为高电位，信号输出端Output输出高电位信号。

在T4阶段，Input＝1，Reset＝1，CLK＝0或CLK＝1。由于Input＝1，因此第一开关晶体管M1和第二开关晶体管M2处于截止状态；由于Reset＝1，因此第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6处于截止状态；由于第二电容C2与参考信号Vref相连的一端的电位始终保持高电位，根据第二电容C2的自举作用，第二电容C2与第二节点PD相连的一端始终保持充电时的低电位，从而使第七开关晶体管M7和第八开关晶体管M8处于导通状态，导通的第七开关晶体管M7将高电位的参考信号Vref提供给信号输出端Output，导通的第八开关晶体管M8将高电位的参考信号Vref提供给第一节PU，因此第一节点PU的电位为高电位，第三开关晶体管M3处于截止状态，因此，不管时钟信号CLK为高电位还是低电位，时钟信号CLK始终不会传输给信号输出端Output，信号输出端Output只是输出高电位的参考信号Vref；因此信号输出端Output输出高电位信号。

本发明实施例提供的上述移位寄存器，通过第七开关晶体管M7、第八开关晶体管M8和第二电容C2的作用，使移位寄存器在放电阶段始终保持第一节点PU和信号输出端的电位为高电位，从而保证的输出信号的准确性。

基于同一发明构思，本发明实施例还提供了上述任一种移位寄存器的驱动方法，如图5所示，具体可以包括以下步骤：

S501、在输入阶段，输出模块响应于触发信号，在触发信号的控制下，控制第一节点的电位为第一电位，第二节点的电位为第二电位，并对输出模块进行充电；输出模块将时钟信号提供给信号输出端；

S502、在输出阶段，输出模块保持第一节点的电位为第一电位，并将时钟信号提供给信号输出端；

S503、在复位阶段，复位模块响应于复位信号，在复位信号的控制下，控制第一节点的电位为第二电位，第二节点的电位为第一电位，并对放电模块进行充电，以及将参考信号提供给信号输出端；放电模块将参考信号提供给第一节点和信号输出端；

S504、在放电阶段，放电模块控制第二节点的电位为第一电位，并将参考信号提供给第一节点和信号输出端。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个本发明实例提供的上述任一种移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，

除第一级移位寄存器SR(1)之外，其余每一级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别向与其相邻的上一级移位寄存器SR(n-1)输入复位信号Reset；

除最后一级移位寄存器SR(N)之外，其余每一级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别向与其相邻的下一级移位寄存器SR(n+1)输入触发信号Input；

第一级移位寄存器SR(1)的触发信号Input由帧起始信号STV端输入；

栅极驱动电路顺序地输出各级移位寄存器SR(N)的信号输出端Output_n输出的栅极驱动信号。

进一步地，在本发明实施例提供的上述栅极驱动电路中，时钟信号CLK和参考信号Vref输入各级移位寄存器中。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。

本发明实施例提供的一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，移位寄存器包括：输入模块、输出模块和复位模块和放电模块；由于放电模块可以在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前，控制第二节点的电位为第一电位，并且在第二节点的电位为第一电位时将参考信号提供给第一节点和信号输出端；从而可以保证该移位寄存器在复位信号的电位为第一电位之后至触发信号的电位为第一电位之前的时间段内，对第一节点和信号输出端进行有效的放电，进而保证了移位寄存器输出的准确性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块、复位模块和放电模块；其中，

所述输入模块，用于响应于触发信号，在所述触发信号的控制下，控制第一节点的电位为第一电位，第二节点的电位为第二电位，并对所述输出模块进行充电；所述第一节点位于连接所述输入模块、所述输出模块、所述复位模块以及所述放电模块的导线上；所述第二节点位于连接所述复位模块和所述放电模块的导线上；

所述输出模块，用于在所述第一节点的电位为第一电位时，将时钟信号提供给信号输出端；

所述复位模块，用于响应于复位信号，在所述复位信号的控制下，控制所述第一节点的电位为第二电位，所述第二节点的电位为第一电位，并对所述放电模块进行充电，以及将参考信号提供给信号输出端；

放电模块，用于在所述复位信号的电位为第一电位之后至所述触发信号的电位为第一电位之前，控制所述第二节点的电位为第一电位，并且在所述第二节点的电位为第一电位时将参考信号提供给所述第一节点和所述信号输出端；

当所述触发信号的有效脉冲信号为高电位信号，所述第一电位为高电位，所述第二电位为低电位，所述参考信号为低电位直流信号；当所述触发信号的有效脉冲信号为低电位信号，所述第一电位为低电位，所述第二电位为高电位，所述参考信号为高电位直流信号。

2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块，具体包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管，其栅极与源极均用于接收所述触发信号，漏极与所述第一节点相连；

所述第二开关晶体管，其栅极用于接收所述触发信号，源极用于接收所述参考信号，漏极与所述第二节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述输出模块，具体包括：第三开关晶体管和第一电容；其中，

所述第三开关晶体管，其栅极与所述第一节点相连，源极用于接收所述时钟信号，漏极与所述信号输出端相连；

所述第一电容连接于所述第三开关晶体管的栅极与漏极之间。

4.如权利要求1所述的移位寄存器，其特征在于，所述复位模块，具体包括：第四开关晶体管、第五开关晶体管和第六开关晶体管；其中，

所述第四开关晶体管，其栅极用于接收所述复位信号，源极用于接收所述参考信号，其漏极与所述第一节点相连；

所述第五开关晶体管，其栅极用于接收所述复位信号，源极用于接收所述参考信号，其漏极与所述信号输出端相连；

所述第六开关晶体管，其栅极和源极均用于接收所述复位信号，其漏极与所述第二节点相连。

5.如权利要求1所述的移位寄存器，其特征在于，所述放电模块，具体包括：第七开关晶体管、第八开关晶体管和第二电容；其中，

所述第七开关晶体管，其栅极与所述第二节点相连，源极用于接收所述参考信号，漏极与所述信号输出端相连；

所述第八开关晶体管，其栅极与所述第二节点相连，源极用于接收所述参考信号，漏极与所述第一节点相连；

所述第二电容连接于所述第七开关晶体管的栅极与源极之间。

6.如权利要求1-5任一项所述的移位寄存器，其特征在于，当所述触发信号的有效脉冲信号为高电位信号，所有开关晶体管均为N型晶体管；

当所述触发信号的有效脉冲信号为低电位信号，所有开关晶体管均为P型晶体管。

7.一种如权利要求1-6任一项所述的移位寄存器的驱动方法，其特征在于，包括：

在输入阶段，所述输出模块响应于触发信号，在所述触发信号的控制下，控制所述第一节点的电位为第一电位，第二节点的电位为第二电位，并对所述输出模块进行充电；所述输出模块将时钟信号提供给信号输出端；

在输出阶段，所述输出模块保持所述第一节点的电位为第一电位，并将所述时钟信号提供给信号输出端；

在复位阶段，所述复位模块响应于复位信号，在所述复位信号的控制下，控制所述第一节点的电位为第二电位，所述第二节点的电位为第一电位，并对所述放电模块进行充电，以及将参考信号提供给信号输出端；所述放电模块将参考信号提供给所述第一节点和所述信号输出端；

在放电阶段，所述放电模块控制第二节点的电位为第一电位，并将参考信号提供给所述第一节点和所述信号输出端。

8.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-6任一项所述的移位寄存器；其中，

除第一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的上一级移位寄存器输入复位信号；

除最后一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的下一级移位寄存器输入触发信号；

所述第一级移位寄存器所接收的触发信号由帧起始信号端输入；

所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端输出的栅极驱动信号。

9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。