CN104506195A - 一种分辨率可配置逐次逼近型模数转换器 - Google Patents

Abstract

本发明公开了一种分辨率可配置逐次逼近型模数转换器，包括电容型数模转换器、比较器、分辨率可配置逐次逼近控制逻辑电路和时钟电路。与逐次逼近型模数转换器的现有分辨率可配置技术方案相比，本发明不需要在电容型数模转换器中***开关来配置其位数，直接在逐次逼近控制逻辑算法上对模数转换器的分辨率进行配置；因为避免了电容阵列中可配置的开关，本发明在版图的布局布线上方便简单，大大减小了电容上极板、下极板等关键节点之间引入的寄生电容和寄生电阻；与现有技术方案在性能上相比，本发明使得逐次逼近型模数转换器在各个分辨率模式下输出信号频谱的噪底都降到正常水平，谐波得到消除，模数转换器的动态特性和静态特性都得到了显著的提高。

Description

一种分辨率可配置逐次逼近型模数转换器

技术领域

本发明涉及模拟-数字转换器领域，具体涉及到一种分辨率可配置逐次逼近型模数转换器。

背景技术

随着集成电路技术的不断进步，数字电路处理信号的能力越来越强。然而在现实世界，集成电路参与处理的信号大部分是模拟信号，比如天线接收到的无线信号，需要经过低噪声放大器、混频器、滤波器等后，还需要经过模数转换器(ADC，analog-to-digital converter)才能交给数字电路处理。光信号、声音信号、温度信号、压力信号经过传感器后产生的模拟电压信号，同样也需要经过ADC转换才能交给数字电路处理。ADC作为连接模拟信号到数字信号的桥梁，作用不言而喻。不同的产品应用对ADC的分辨率要求是不一样的，因此分辨率可配置的ADC显得越来越重要。

图1是现有分辨率可配置逐次逼近型模数转换器(Successive ApproximationRegister Analog-to-Digital Converter,SAR ADC)技术方案中分辨率可配置的电容型数模转换器(Digital-to-Analog Converter,DAC)的结构图。现有分辨率可配置SAR ADC通过在电容DAC阵列中***开关来配置DAC位数，并和相应的逐次逼近控制逻辑电路一起达到分辨率可配置的目的。8-比特、9-比特、10-比特、11-比特、12-比特SAR ADC中***开关SW[15]、SW[14]、SW[13]、SW[12]、SW[11]分别为00001、00011、00111、01111、11111，开关SW[25]、SW[24]、SW[23]、SW[22]、SW[21]信号值和开关SW[15]、SW[14]、SW[13]、SW[12]、SW[11]信号值完全一样。图2是现有分辨率可配置SAR ADC技术方案中逐次逼近控制逻辑电路的状态机跳转图，逐次逼近控制逻辑电路的状态转换如下：0000：保持状态，电容DAC阵列的正端高位段电容阵列112和负端低位段电容阵列121的下极板接共模电压；比较器第一次比较。0001：根据上一状态比较器的结果判决C₁₁₂₇和C₁₂₂₇接正负参考电压情况，并输出模数转换器的MSB(最高有效位，Most Significant Bit)位D[11]；比较器第二次比较。0010：根据上一状态比较器结果判决C₁₁₂₆和C₁₂₂₆接正负参考电压情况，并输出模数转换器的MSB-1位D[10]；比较器第三次比较。0011：根据上一状态比较器结果判决C₁₁₂₅和C₁₂₂₅接正负参考电压情况，并输出模数转换器的MSB-2位D[9]；比较器第四次比较。0100：根据上一状态比较器结果判决C₁₁₂₄和C₁₂₂₄接正负参考电压情况，并输出模数转换器的MSB-3位D[8]；比较器第五次比较。0101：根据上一状态比较器结果判决C₁₁₂₃和C₁₂₂₃接正负参考电压情况，并输出模数转换器的MSB-4位D[7]；比较器第六次比较。0110：根据上一状态比较器结果判决C₁₁₂₂和C₁₂₂₂接正负参考电压情况，并输出模数转换器的MSB-5位D[6]；比较器第七次比较。根据SAR ADC的不同分辨率来跳转到不同的状态。12-比特、11-比特、10比特、9比特、8比特的下一个状态分别为0111、1000、1001、1010、1011。0111：根据上一状态比较器结果判决C₁₁₁₅和C₁₂₁₅接正负参考电压情况，并输出模数转换器的MSB-6位D[5]。1000：根据上一状态比较器结果判决C₁₁₁₄和C₁₂₁₄接正负参考电压情况，并输出模数转换器的MSB-7位D[4]。1001：根据上一状态比较器结果判决C₁₁₁₃和C₁₂₁₃接正负参考电压情况，并输出模数转换器的MSB-8位D[3]。1010：根据上一状态比较器结果判决C₁₁₁₂和C₁₂₁₂接正负参考电压情况，并输出模数转换器的MSB-9位D[2]。1011：根据上一状态比较器结果判决C₁₁₁₁和C₁₂₁₁接正负参考电压情况，并输出模数转换器的MSB-10位D[1]。1100：根据上一状态比较器结果输出ADC的MSB-11位D[0]，进入下次采样阶段，下一状态为0000。

然而***的模拟开关在实际电路中并不是理想的，存在导通电阻和寄生电容。在高精度SAR ADC中，现有分辨率可配置方案会严重影响到模数转换器的性能。

发明内容

本发明的目的在于提出一种分辨率可配置SAR ADC，本发明能够解决现有分辨率可配置方案中SAR ADC的性能低的问题。

为达此目的，本发明采用以下技术方案：

一种分辨率可配置逐次逼近型模数转换器，包括电容型数模转换器、比较器、分辨率可配置逐次逼近控制逻辑电路和时钟电路，

所述电容型数模转换器的输出端与所述比较器的输入端连接，所述比较器的输出端与所述分辨率可配置逐次逼近控制逻辑电路的输入端连接，所述时钟电路分别与所述比较器和所述分辨率可配置逐次逼近控制逻辑电路连接；

所述电容型数模转换器用于采样输入模拟信号并保持，并根据所述分辨率可配置逐次逼近控制逻辑电路输出的不同开关数字信号，来建立所述比较器所需的模拟电压值；

所述比较器用于对所述电容型数模转换器的输出电压进行比较，并在所述分辨率可配置逐次逼近控制逻辑电路和所述时钟电路产生的锁存信号的控制下，输出数字信号，所述比较器在每次转换中进行比较的次数等于分辨率可配置逐次逼近型模数转换器配置的分辨率的值；

所述分辨率可配置逐次逼近控制逻辑电路用于在采样和保持阶段，产生控制所述比较器进行失调校准的失调校准控制信号以及所述电容型数模转换器所需的采样信号；在转换阶段，产生所述开关数字信号以及和所述时钟电路产生所述锁存信号，所述分辨率可配置逐次逼近控制逻辑电路的状态机根据接收到的分辨率控制信号的值选择相应的跳转，并依次产生分辨率可配置逐次逼近型模数转换器相应位数的输出数字信号。

进一步地，所述电容型数模转换器为(N-1)位差分分段结构，其中，N为分辨率可配置逐次逼近型模数转换器所能配置的最大分辨率，所述电容型数模转换器包括高位段电容阵列和低位段电容阵列，所述高位段电容阵列和所述低位段电容阵列的电容大小分别按照二进制权重设计，所述高位段电容阵列和所述低位段电容阵列通过单位电容大小的跨接电容连接在一起，所述电容型数模转换器中所有电容下极板都通过控制开关和正参考电压、负参考电压以及共模电压连接在一起，所述高位段电容阵列下极板通过采样开关对输入模拟信号进行采样。

本发明所述的分辨率可配置SAR ADC在版图布局布线方便简单，大大减小了电容上极板、下极板等关键节点之间引入的寄生电容，SAR ADC在各个不同分辨率模式下都能达到最佳的动态特性和静态特性。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。

图1是现有分辨率可配置SAR ADC技术方案中分辨率可配置的电容型DAC的结构图。

图2是现有分辨率可配置SAR ADC技术方案中逐次逼近控制逻辑电路的状态机跳转图。

图3是本发明实施例提供的分辨率可配置SAR ADC的结构图。

其中，V_CM、V_RP、V_RN、V_IP、V_IN、ADC_CLK、LATCH_GEN、LATCH、KOS、ADC_RES[2:0]、ADC_SAMP和SW[11:0]分别为共模电压、正参考电压、负参考电压、正输入模拟信号、负输入模拟信号、ADC时钟信号、锁存产生信号、比较器锁存信号、失调校准控制信号、分辨率控制信号、ADC采样信号和电容阵列下极板开关控制信号。

图4是本发明实施例提供的分辨率可配置SAR ADC中分辨率可配置逐次逼近控制逻辑电路的状态机跳转图。

图5是现有分辨率可配置方案中的SAR ADC在12-比特模式下输出信号的频谱图。

图6是本发明实施例提供的分辨率可配置SAR ADC在12-比特模式下输出信号的频谱图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。

图3是本发明实施例提供的分辨率可配置SAR ADC的结构图。如图3所示，该分辨率可配置SAR ADC包括：

电容型DAC301、比较器302、分辨率可配置逐次逼近控制逻辑电路303和时钟电路304。

电容型DAC301的输出端与比较器302的输入端连接，比较器302的输出端与分辨率可配置逐次逼近控制逻辑电路303的输入端连接，时钟电路304分别与比较器302和分辨率可配置逐次逼近控制逻辑电路303连接。

电容型DAC301用于采样输入模拟信号并保持，并根据分辨率可配置逐次逼近控制逻辑电路303输出的不同开关数字信号，来建立比较器302所需的模拟电压值。

电容型DAC301是差分结构，包括正端电容阵列310和负端电容阵列320。其中，

正端电容阵列310和负端电容阵列320均为11位分段结构电容阵列。正端电容阵列310包括正端低位段电容阵列311和正端高位段电容阵列312，负端电容阵列包括负端低位段电容阵列321和负端高位段电容阵列322。其中，正端低位段电容阵列311和负端低位段电容阵列321均为5位电容阵列，分别为：C₁₁₁、C₁₁₂、C₁₁₃、C₁₁₄、C₁₁₅以及C₂₁₁、C₂₁₂、C₂₁₃、C₂₁₄、C₂₁₅，电容大小分别按照二进制权重C、2C、4C、8C和16C来确定；正端高位段电容阵列312和负端高位段电容阵列322为6位电容阵列，分别为：C₁₂₁、C₁₂₂、C₁₂₃、C₁₂₄、C₁₂₅、C₁₂₆、C₁₂₇以及C₂₂₁、C₂₂₂、C₂₂₃、C₂₂₄、C₂₂₅、C₂₂₆、C₂₂₇，电容大小分别按照二进制权重C、C、2C、4C、8C、16C和32C来确定。正端电容阵列310和负端电容阵列320的所有电容下极板都通过开关分别与正参考电压、负参考电压以及共模电压连接，另外，正端高位段电容阵列312和负端高位段电容阵列322通过采样开关分别与正输入模拟信号V_IP和负输入模拟信号V_IN连接。正端低位段电容阵列和正端高位段电容阵列以及负端低位段电容阵列和负端高位段电容阵列分别通过单位电容大小C的跨接电容C_a1、C_a2连接在一起。

电容型DAC301中所有开关的控制信号均由分辨率可配置逐次逼近控制逻辑电路303产生。

比较器302用于对电容型DAC301的输出电压进行比较，并在分辨率可配置逐次逼近控制逻辑电路303和时钟电路304产生的锁存信号的控制下，输出数字信号，比较器302在每次转换中进行比较的次数等于分辨率可配置SARADC配置的分辨率的值。

分辨率可配置逐次逼近控制逻辑电路303用于在采样和保持阶段，产生控制比较器302进行失调校准的失调校准控制信号以及电容型DAC所需的采样信号；在转换阶段，产生控制电容型DAC中的所有开关的开关数字信号以及和时钟电路304产生控制比较器302的锁存信号，分辨率可配置逐次逼近控制逻辑电路303的状态机根据接收到的分辨率控制信号的值选择相应的跳转，并依次产生分辨率可配置SAR ADC相应位数的输出数字信号，从而达到分辨率可配置的目的。

相比于现有分辨率可配置方案中的SAR ADC，本发明实施例提供的分辨率可配置SAR ADC的优点在于电容型DAC中不需要***开关，可以直接从逐次逼近逻辑算法上实现对SAR ADC分辨率的配置。

具体地，图4是本发明实施例提供的分辨率可配置SAR ADC中分辨率可配置逐次逼近控制逻辑电路的状态机跳转图，各个状态下，该分辨率可配置SARADC的操作如下：

采样阶段：分辨率为8-比特、9-比特、10-比特、11-比特、12-比特对应的采样阶段状态分别为：1000、1001、1010、1011和1100。正端高位段电容阵列312和负端高位段电容阵列322中电容的下极板分别接V_IP、V_IN；正端低位段电容阵列311和负端低位段电容阵列321中电容的下极板接V_CM；电容型DAC301的输出端接V_CM，并且比较器302进行失调校准操作。

采样阶段中各个节点电压建立完全后，正端电容阵列310和负端电容阵列320输出端的电荷分别如下式：

Q₃₁₀＝V_CM×64C-V_IP*64C    (1)

Q₃₂₀＝V_CM×64C-V_IN*64C

其中，Q₃₁₀和Q₃₂₀分别为正端电容阵列310和负端电容阵列320输出端的电荷。

保持阶段：0000，电容型DAC301的输出端与V_CM断开，比较器302完成失调校准操作；正端高位段电容阵列312和负端高位段电容阵列322的电容下极板分别和V_IP、V_IN断开，并接V_CM；比较器302进行第一次比较。

正端电容阵列310和负端电容阵列320输出端的电压分别如下式：

$\begin{array}{c}{V}_{310}=V_{\mathrm{CM}}+\frac{64C}{C_{\mathrm{tot}}}(V_{\mathrm{CM}}-V_{\mathrm{IP}})\\ V_{320}=V_{\mathrm{CM}}+\frac{64C}{C_{\mathrm{tot}}}(V_{\mathrm{CM}}-V_{\mathrm{IN}})\end{array}---\left(2\right)$

其中，V₃₁₀和V₃₁₀分别为正端电容阵列310和负端电容阵列320输出端的电压， $C_{\mathrm{tot}}=64C+\frac{31C}{32}.$

第一次量化阶段：0001，根据上一状态比较器302的结果判决C₁₂₇和C₂₂₇接正负参考电压情况，并决定SAR ADC的MSB(最高有效位，Most SignificantBit)位D[11]；比较器302第二次比较。

第二次量化阶段：0010，根据上一状态比较器302的结果判决C₁₂₆和C₂₂₆接正负参考电压情况，并决定SAR ADC的MSB-1位D[10]；比较器302第三次比较。

第三次量化阶段：0011，根据上一状态比较器302的结果判决C₁₂₅和C₂₂₅接正负参考电压情况，并决定SAR ADC的MSB-2位D[9]；比较器302第四次比较。

第四次量化阶段：0100，根据上一状态比较器302的结果判决C₁₂₄和C₂₂₄接正负参考电压情况，并决定SAR ADC的MSB-3位D[8]；比较器302第五次比较。

第五次量化阶段：0101，根据上一状态比较器302的结果判决C₁₂₃和C₂₂₃接正负参考电压情况，并决定SAR ADC的MSB-4位D[7]；比较器302第六次比较。

第六次量化阶段：0110，根据上一状态比较器302的结果判决C₁₂₂和C₂₂₂接正负参考电压情况，并决定SAR ADC的MSB-5位D[6]；比较器302第七次比较。

第七次量化阶段：0111，根据上一状态比较器302的结果判决C₁₁₅和C₂₁₅接正负参考电压情况，并决定SAR ADC的MSB-6位D[5]；比较器302第八次比较。

第八次量化阶段：1000，根据上一状态比较器302的结果决定SAR ADC的MSB-7位D[4]。如果SAR ADC为8-比特模式，输出为D[11:4]，进行下次采样，下一状态为0000；否则，判决SAR ADC中C₁₁₄和C₂₁₄接正负参考电压情况，比较器302第九次比较。

第九次量化阶段：1001，根据上一状态比较器302的结果决定SAR ADC的MSB-8位D[3]。如果SAR ADC为9-比特模式，输出为D[11:3]，进行下次采样，下一状态为0000；否则，判决SAR ADC中C₁₁₃和C₂₁₃接正负参考电压情况，比较器302第十次比较。

第十次量化阶段：1010，根据上一状态比较器302的结果决定SAR ADC的MSB-9位D[2]。如果SAR ADC为10-比特模式，输出为D[11:2]，进行下次采样，下一状态为0000；否则，判决SAR ADC中C₁₁₂和C₂₁₂接正负参考电压情况，比较器302第十一次比较。

第十一次量化阶段：1011，根据上一状态比较器302的结果决定SAR ADC的MSB-10位D[1]。如果SAR ADC为11-比特模式，输出为D[11:1]，进行下次采样，下一状态为0000；否则，判决SAR ADC中C₁₁₁和C₂₁₁接正负参考电压情况，比较器302第十二次比较。

第十二次量化阶段：1100，根据上一状态比较器302的结果决定SAR ADC的MSB-11位D[0]，进行下次采样，下一状态为0000。

对于每位的判决，如果比较器302的结果为1，那么SAR ADC输出数字信号的相应位为0，正端电容阵列310中相应电容的下极板接V_RN，负端电容阵列320中相应电容的下极板接V_RP；同理，如果比较器302的结果为0，那么SAR ADC输出数字信号的相应位为1，正端电容阵列310中相应电容的下极板接V_RP，负端电容阵列320中相应电容的下极板接V_RN。

该分辨率可配置SAR ADC每完成一次转换，正端电容阵列310和负端电容阵列320输出端的电压及其差如下式：

$\begin{array}{c}{V_{310}}^{/}=V_{\mathrm{CM}}+\frac{64C}{C_{\mathrm{tot}}}[2^{-11}{V}_{\mathrm{CM}}-V_{\mathrm{IP}}+\underset{i=1}{\overset{11}{\mathrm{\&Sigma;}}}\frac{(D<i>V_{\mathrm{RP}}+!D<i>V_{\mathrm{RN}})}{2^{12-i}}]\\ {V_{320}}^{/}=V_{\mathrm{CM}}+\frac{64C}{C_{\mathrm{tot}}}[2^{-11}{V}_{\mathrm{CM}}-V_{\mathrm{IN}}+\underset{i=1}{\overset{11}{\mathrm{\&Sigma;}}}\frac{(!D<i>V_{\mathrm{RP}}+D<i>V_{\mathrm{RN}})}{2^{12-i}}]\\ {V_{310}}^{/}-{V_{3120}}^{/}=-\frac{64C}{C_{\mathrm{tot}}}[(V_{\mathrm{IP}}-\underset{i=1}{\overset{11}{\mathrm{\&Sigma;}}}\frac{D<i>}{2^{12-i}}{V}_R)-(V_{\mathrm{IN}}-\underset{i=1}{\overset{11}{\mathrm{\&Sigma;}}}\frac{!D<i>}{2^{12-i}}{V}_R)]\end{array}---\left(3\right)$

其中，V₃₁₀ ^/和V₃₂₀ ^/分别为正端电容阵列310与负端电容阵列320的输出端在每次转换结束时的电压；D<i>以及！D<i>(i＝11)分别代表为正输入模拟信号V_IP和负输入模拟信号V_IN的12-比特量化的数字信号，！表示逻辑非；V_R为V_RP与V_RN的差。

图5是现有分辨率可配置方案中的SAR ADC在12-比特模式下输出信号的频谱图。图6是本发明实施例提供的分辨率可配置SAR ADC在12-比特模式下输出信号的频谱图。图5和图6的横坐标和纵坐标分别为输入信号频率/采样率和功率，其中功率的单位是dB。从图5可以看出：频谱有明显的谐波，整个噪底比正常情况下高不少，有效位只有10.67-比特，无杂散动态范围只有76.49-dB，这是由于***电容型DAC中开关的导通电阻以及寄生电容造成的。现有技术方案中SAR ADC在12-比特模式下性能大大降低，其它模式下性能也有所降低。从图6可以看出：与现有技术方案中SAR ADC输出信号的频谱相比，本发明实施例提供的分辨率可配置SAR ADC输出信号频谱中噪底降低到正常水平，谐波也消除了。本发明实施例提供的分辨率可配置SAR ADC在12-比特分辨率下的有效位为12-比特，与传统方案相比提高了1.33-比特，无杂散动态范围为86.89-dB，与传统方案相比提高了10.4-dB。在其它分辨率模式下，模数转换器的性能均得到了明显的提高，完全消除了传统方案中在电容阵列中***开关带来的负面影响。

表1：现有分辨率可配置技术方案中的SAR ADC和本发明实施例提供的分辨率可配置SAR ADC，在8-比特至12-比特模式下前仿真得出的动态特性参数对比表。

表1

由表1可知：在现有技术方案中，SAR ADC的分辨率配置的越高，电容型DAC中***的模拟开关对SAR ADC性能的影响越大，在配置成12-比特模式下，SAR ADC的有效位只有10.67-比特。相比于现有技术方案，本发明实施例提供的分辨率可配置SAR ADC在各个分辨率下都能达到非常好的效果。

需要说明的是，本发明所提供的实施例只是一个具体的实施例，并不用于限制本发明，本发明实施例提供的分辨率可配置SAR ADC技术适用于全差分结构、伪差分结构以及单端结构的分辨率可配置SAR ADC。同样适用于分辨率配置成小于电容阵列位数的任意比特的分辨率可配置SAR ADC。

本发明实施例提供的分辨率可配置SAR ADC仅仅通过将分辨率可配置算法加入到逐次逼近控制逻辑电路中，跟现有分辨率可配置SAR ADC的设计方案相比，避免了分辨率可配置电容DAC阵列的设计，也就是说去掉了电容阵列中需要进行分辨率可配置的开关。跟现有技术方案相比，本发明使得版图布局布线方便简单，电容DAC阵列中没有***任何开关，所以电容上、下极板等关键节点之间引入的寄生电容大大减小。在SAR ADC的性能方面，跟现有技术方案相比，本发明使得SAR ADC在各个分辨率模式下输出信号频谱的噪底降低到正常水平，谐波得到消除，动态特性和静态特性均得到了明显的提高。

上述仅为本发明的较佳实施例及所运用的技术原理。本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行的各种明显变化、重新调整及替代均不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由权利要求的范围决定。

Claims (2)

1.一种分辨率可配置逐次逼近型模数转换器，其特征在于，包括电容型数模转换器、比较器、分辨率可配置逐次逼近控制逻辑电路和时钟电路，

所述电容型数模转换器的输出端与所述比较器的输入端连接，所述比较器的输出端与所述分辨率可配置逐次逼近控制逻辑电路的输入端连接，所述时钟电路分别与所述比较器和所述分辨率可配置逐次逼近控制逻辑电路连接；

所述电容型数模转换器用于采样输入模拟信号并保持，并根据所述分辨率可配置逐次逼近控制逻辑电路输出的不同开关数字信号，来建立所述比较器所需的模拟电压值；

所述比较器用于对所述电容型数模转换器的输出电压进行比较，并在所述分辨率可配置逐次逼近控制逻辑电路和所述时钟电路产生的锁存信号的控制下，输出数字信号，所述比较器在每次转换中进行比较的次数等于分辨率可配置逐次逼近型模数转换器配置的分辨率的值；

所述分辨率可配置逐次逼近控制逻辑电路用于在采样和保持阶段，产生控制所述比较器进行失调校准的失调校准控制信号以及所述电容型数模转换器所需的采样信号；在转换阶段，产生所述开关数字信号以及和所述时钟电路产生所述锁存信号，所述分辨率可配置逐次逼近控制逻辑电路的状态机根据接收到的分辨率控制信号的值选择相应的跳转，并依次产生分辨率可配置逐次逼近型模数转换器相应位数的输出数字信号。

2.根据权利要求1所述的分辨率可配置逐次逼近型模数转换器，其特征在于，所述电容型数模转换器为(N-1)位差分分段结构，其中，N为分辨率可配置逐次逼近型模数转换器所能配置的最大分辨率，所述电容型数模转换器包括高位段电容阵列和低位段电容阵列，所述高位段电容阵列和所述低位段电容阵列的电容大小分别按照二进制权重设计，所述高位段电容阵列和所述低位段电容阵列通过单位电容大小的跨接电容连接在一起，所述电容型数模转换器中所有电容下极板都通过控制开关和正参考电压、负参考电压以及共模电压连接在一起，所述高位段电容阵列下极板通过采样开关对输入模拟信号进行采样。