CN106301377A - 逐次逼近型模拟至数字转换器 - Google Patents

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Abstract

一种逐次逼近型模拟至数字转换器，包含：一第一电容器组，连接至一节点a；一第二电容器组，连接至一节点b；一桥接电容器，连接于该节点a与该节点b之间；一比较器，具有一第一端连接至该节点a，一第二端接收该中间电平，一输出端产生一比较信号；一逐次逼近寄存器逻辑电路，接收该比较信号，用以产生一开关信号并产生一数字数据信号；一开关组，连接至该第一电容器组与该第二电容器组，并根据该开关信号的控制，选择性地将一低参考电平、一高参考电平、一输入电平与一中间电平提供至该第一电容器组与该第二电容器组。该开关组更包括一取样开关受控于该开关信号，且该取样开关具有一第一端接收该中间电平，具有一第二端连接至该节点a。

Description

逐次逼近型模拟至数字转换器
技术领域
本发明是有关于一种模拟至数字转换器，且特别是有关于一种逐次逼近型模拟至数字转换器(successive approximation analog-to-digitalconverter，SAR ADC)。
背景技术
众所周知，模拟至数字转换器(ADC)可以将模拟的电压(或电流)的振幅转换成为数字的数值。再者，ADC有许多的结构运用于各种用途。举例来说，快速模拟至数字转换器(flash ADC)、管线式模拟至数字转换器(pipeline ADC)以及逐次逼近型模拟至数字转换器(SAR ADC)。
基本上，快速模拟至数字转换器(flash ADC)的速度最快，但是其结构复杂且成本较高。而逐次逼近型模拟至数字转换器(SAR ADC)的速度较慢，但是结构相对简单，设计成本较低。
发明内容
本发明为一种逐次逼近型模拟至数字转换器，包含：一第一电容器组，具有j个电容器，每一该j个电容器的一第一端连接至一节点a；一第二电容器组，具有(i+1)个电容器，每一该(i+1)个电容器的一第一端连接至一节点b；一桥接电容器，连接于该节点a与该节点b之间；一开关组，具有(i+1)个开关且每一该(i+1)个开关的一第一端对应地连接至该第二电容器组中每一该(i+1)个电容器的一第二端，以及具有j个开关且每一该j个开关的一第一端对应地连接至该第一电容器组中每一该j个电容器的一第二端；一比较器，具有一第一端连接至该节点a，一第二端接收该中间电平，一输出端产生一比较信号；一逐次逼近寄存器逻辑电路，根据一时脉信号来接收该比较信号，用以产生该开关信号来控制该开关组，并产生一数字数据信号；该开关组更包括一取样开关受控于该开关信号，且该取样开关具有一第一端接收该中间电平，具有一第二端连接至该节点a。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1所绘示为本发明逐次逼近型模拟至数字转换器示意图。
图2A所绘示为本发明逐次逼近型模拟至数字转换器示意图。
图2B所绘示为逐次逼近型模拟至数字转换器中的SAR逻辑电路的动作时序示意图。
其中，附图标记说明如下：
100、200：逐次逼近型模拟至数字转换器
110、210：第一电容器组
120、220：第二电容器组
130、230：比较器
140、240：逐次逼近寄存器逻辑电路
150、250：开关组
具体实施方式
请参照图1，其所绘示为本发明逐次逼近型模拟至数字转换器示意图。逐次逼近型模拟至数字转换器100包括：一第一电容器组110、一第二电容器组120、一比较器130、一逐次逼近寄存器逻辑电路(successiveapproximation register logic circuit，以下简称SAR逻辑电路)140、一开关组150以及一桥接电容器(bridge capacitor)Cb。
根据本发明的实施例，第二电容器组120中有(i+1)个电容器C0～Ci。每一个电容器C0～Ci的第一端连接至节点b；每一个电容器C0～Ci的第二端连接至开关组150中对应开关S0～Si的第一端。再者，第二电容器组120中，电容器C0的电容值为c(一单位电容值)，其他电容器C1～Ci之间的电容值以2的幂次方倍数增加。亦即，Ck＝c×2(k-1)，k大于等于1，且小于等于i。换言之，C1的电容值为c、C2的电容值为2c、…、Ci的电容值为c×2(i-1)。
再者，第一电容器组110中有j个电容器Ci+1～Ci+j。每一个电容器Ci+1～Ci+j的第一端连接至节点a；每一个电容器Ci+1～Ci+j的第二端连接至开关组150中对应开关Si+1～Si+j的第一端。再者，第一电容器组110中，电容器Ci+1～Ci+j的电容值以2的幂次方倍数增加。亦即，电容器Ci+x＝c×2(x-1)，x大于等于1，且小于等于j。换言之，Ci+1的电容值为c、Ci+2的电容值为2c、…、Ci+j的电容值为c×2(j-1)。
开关组150连接至一输入电平Vin、一低参考电平Vrb、一高参考电平Vrt、与一中间电平Vcm。其中，高参考电平Vrt减去低参考电平Vrb即为参考电压(Vref)，并且中间电平Vcm介于低参考电平Vrb与高参考电平Vrt之间，例如Vcm＝(Vrb+Vrt)/2。
开关组150受控于开关信号Sw。其中，开关S0的第二端可选择性地切换至低参考电平Vrb或高参考电平Vrt；其他开关S1～Si与Si+1～Si+j的第二端可选择性地切换至输入电平Vin、低参考电平Vrb、高参考电平Vrt与中间电平Vcm的其中之一。另外，开关组150中更包括一取样开关Ss，连接于中间电平Vcm与节点a之间。
再者，桥接电容器Cb连接于节点a与节点b之间。比较器130的第一端(例如正输入端)连接至节点a，比较器130的第二端(例如负输入端)接收一中间电平Vcm，比较器130的输出端产生一比较信号Out。
SAR逻辑电路140中接收比较信号Out，并根据比较信号来逐次改变开关信号Sw，使得开关组150逐次改变开关S0～Si与Si+1～Si+j的切换位置。当开关组150中所有的开关S0～Si与Si+1～Si+j依序切换完成，即可产生一数字数据信号Dout。
根据本发明的实施例，逐次逼近型模拟至数字转换器100更可包括一补偿电容器(compensation capacitor)Cc与一补偿开关Sc。补偿电容器Cc的第一端连接于节点b，第二端连接至补偿开关Sc的一第一端。再者，补偿开关Sc受控于开关信号Sw，且补偿开关Sc的第二端可选择性地切换至低参考电平Vrb或高参考电平Vrt。
再者，根据本发明的具体实施例，桥接电容器Cb与补偿电容器Cc经过设计，使得第二电容器组120与补偿电容器Cc并联之后再串联桥接电容器Cb后的等效电容器Cth具有电容值c。
以下以i等于4且j等于5为例来说明本发明的逐次逼近型模拟至数字转换器，及其运作方式。
请参照图2A，其所绘示为本发明逐次逼近型模拟至数字转换器示意图。逐次逼近型模拟至数字转换器200包括：一第一电容器组210、一第二电容器组220、一比较器230、一逐次逼近寄存器逻辑电路240、一开关组250以及一桥接电容器Cb。当然，本发明更可包括一补偿电容器Cc与一补偿开关Sc。
再者，第二电容器组220中有5个电容器C0～C4。每一个电容器C0～C4的第一端连接至节点b；每一个电容器C0～C4的第二端连接至开关组250中对应开关S0～S4的第一端。再者，第二电容器组220中，电容器C0的电容值为c，电容器C1的电容值为c，而其他电容器C2～C4的电容值以2的幂次方倍数增加。亦即，C1的电容值为c、C2的电容值为2c、C3的电容值为4c、C4的电容值为8c。
再者，第一电容器组210中有5个电容器C5～C9。每一个电容器C5～C9的第一端连接至节点a；每一个电容器C5～C9的第二端连接至开关组250中对应开关S5～S9的第一端。再者，第一电容器组210中，电容器C5的电容值为c，而电容器C6～C9的电容值以2的幂次方倍数增加。亦即，电容器C5的电容值为c、电容器C6的电容值为2c、电容器C7的电容值为4c、电容器C8的电容值为8c、电容器C9的电容值为16c。
开关组250连接至一输入电平Vin、一低参考电平Vrb、一高参考电平Vrt、与一中间电平Vcm。其中，低参考电平Vrb减去高参考电平Vrt即为参考电压，并且中间电平Vcm介于低参考电平Vrb与高参考电平Vrt之间，例如Vcm＝(Vrb+Vrt)/2。
开关组250受控于开关信号Sw。其中，开关S0的第二端可选择性地切换至低参考电平Vrb或高参考电平Vrt；其他开关S1～S9的第二端可选择性地切换至输入电平Vin、低参考电平Vrb、高参考电平Vrt与中间电平Vcm其中之一。另外，开关组250中更包括一取样开关Ss，连接于中间电平Vcm与节点a之间。再者，补偿开关Sc亦受控于开关信号Sw，且补偿开关Sc的第二端可选择性地切换至低参考电平Vrb或高参考电平Vrt。
再者，桥接电容器Cb连接于节点a与节点b之间。比较器230的第一端(例如正输入端)连接至节点a，比较器230的第二端(例如负输入端)接收一中间电平Vcm，比较器230的输出端产生一比较信号Out。
SAR逻辑电路240中接收比较信号Out，并根据比较信号来逐次改变开关信号Sw，使得开关组250逐次改变开关S0～S9的切换位置。当开关组250中的开关S0～S9依序切换完成，即可产生一数字数据信号Dout。
请参照图2B，其所绘示为逐次逼近型模拟至数字转换器中的SAR逻辑电路240的动作时序示意图。如图2B所示，时间点t0至时间点t1为取样期间(sampling period)。在此期间，开关组250中的取样开关Ss连接至中间电平Vcm，开关S1～S9皆切换至输入电平Vin，开关S0与补偿开关Sc切换至切换至低参考电平Vrb。换言之，于时间点t1时，输入电平Vin上的电压值及被取样至电容器C1～C9。
于取样期间之后，亦即时间点t1时，开关组250中的取样开关Ss不连接至中间电平Vcm，开关S1～S9皆切换至中间电平Vcm，开关S0与补偿补偿开关Sc可具实际需求切换至低参考电平Vrb或者高参考电平Vrt。接着，进入转换期间(converting period)。
在时间点t1至时间点t3的转换期间，至少有10个(亦即i+j+1)时脉周期(clock cycle)，作为10个比较周期(comparing cycle)。在每个比较周期，比较器230会比较节点a上的电压以及中间电平Vcm，并产生比较信号Out。而SAR逻辑电路240即根据比较信号Out来更改开关信号Sw，并进入下一个比较周期。再者，开关组250更根据开关信号Sw，由最高编号开关S9至最低编号开关S1来逐次进行切换。亦即，在一个比较周期中，开关信号Sw会变更一个开关的切换位置，而比较器230也会对应的改变比较信号Out。
换句话说，于时间点t1至时间点t3的转换期间，SAR逻辑电路240会根据时脉信号CLK来接收比较信号Out，并据以更改开关信号Sw用以控制开关S1～S9。亦即，更改D9～D1来进一步控制开关S9～S1的切换位置。
首先，于第一个比较周期中，根据节点a上的电压以及中间电平Vcm，使得比较器230产生比较信号Out，以决定数字数据信号Dout的最高比特(MSB)，亦即D9，的逻辑电平。
举例来说，假设节点a上的电压小于中间电平Vcm，则比较信号Out输出第一逻辑电平(例如逻辑“1”)，并进一步确认数字数据信号Dout的最高比特(MSB)，亦即D9，为“1”，接着改变开关信号Sw以控制最大编号开关S9切换至高参考电平Vrt。反之，假设节点a上的电压大于中间电平Vcm，则比较信号Out输出第二逻辑电平(例如逻辑“0”)，并进一步确认数字数据信号Dout的最高比特(MSB)，亦即D9，为“0”，并且改变开关信号Sw以控制最大编号开关S9切换至低参考电平Vrb。
相同的原理，于后续的比较周期中，当前一编号的开关Sx切换完成后，根据节点a上的电压以及中间电平Vcm，使得比较器230产生比较信号Out用以决定下一比特的Dx-1逻辑电平，并用以控制开关Sx-1。在图2A的实施例中，x由9逐次递减至1。假设节点a上的电压小于中间电平Vcm，则比较信号Out输出第一逻辑电平(例如逻辑“1”)，并进一步确认数字数据信号Dout的下一个比特“1”，并且改变开关信号Sw以控制下一个编号开关切换至高参考电平Vrt。反之，假设节点a上的电压大于中间电平Vcm，则比较信号Out输出第二逻辑电平(例如逻辑“0”)，并进一步确认数字数据信号Dout的下一个比特为“0”，并且改变开关信号Sw以控制下一个编号开关切换至低参考电平Vrb。
最后，当开关S1切换完成之后，根据节点a上的电压以及中间电平Vcm，比较器230即可产生比较信号Out用以决定最低比特(LSB)，亦即D0，的逻辑电平。
换言之，根据时脉信号CLK的变化，当开关S9～S1根据开关信号依序切换完成后，即可以获得数字数据信号Dout的最高比特(MSB)至最低比特(LSB)的逻辑电平，亦即D9～D0的逻辑电平，并于时间点t2输出该次取样的数字数据信号Dout。
由以上的说明可知，本发明的逐次逼近型模拟至数字转换器200，在开关S9～S1逐次切换时，其变化是由中间电平Vcm切换至高参考电平Vrt，或者由中间电平Vcm切换至低参考电平Vrb。所以电压摆程(voltage swing)仅有参考电压(Vref)的一半振幅，可以降低电能的损耗。
另外，图2A的逐次逼近型模拟至数字转换器也可以利用以下的操作方式来运作，说明如下。
首先，于第一个比较周期中，根据节点a上的电压以及中间电平Vcm，使得比较器230产生比较信号Out，以决定数字数据信号Dout的最高比特(MSB)，亦即D9，的逻辑电平。
举例来说，假设节点a上的电压小于中间电平Vcm，则比较信号Out输出第一逻辑电平(例如逻辑“1”)，并进一步确认数字数据信号Dout的最高比特(MSB)，亦即D9，为“1”，接着改变开关信号Sw以控制最大编号开关S9切换至高参考电平Vrt。反之，假设节点a上的电压大于中间电平Vcm，则比较信号Out输出第二逻辑电平(例如逻辑“0”)，并进一步确认数字数据信号Dout的最高比特(MSB)，亦即D9，为“0”，并且改变开关信号Sw以控制最大编号开关S9切换至低参考电平Vrb。
于数字数据信号Dout的D9为第一逻辑电平(例如逻辑“1”)的状况下。于后续的比较周期中，其他的开关S8～S1会根据比较信号Out的电平，切换于高参考电平Vrt或中间电平Vcm。举例来说，当前一编号的开关Sx切换完成后，假设节点a上的电压小于中间电平Vcm，则比较信号Out输出第一逻辑电平(例如逻辑“1”)，并进一步确认数字数据信号Dout的下一个比特“1”，并且改变开关信号Sw以控制下一个编号开关切换至高参考电平Vrt。反之，假设节点a上的电压大于中间电平Vcm，则比较信号Out输出第二逻辑电平(例如逻辑“0”)，并进一步确认数字数据信号Dout的下一个比特为“0”，并且改变开关信号Sw以维持下一个编号开关在中间电平Vcm。同理，x由9逐次递减至1。
另外，于数字数据信号Dout的D9为第二逻辑电平(例如逻辑“0”)的状况下。于后续的比较周期中，其他的开关S8～S1会根据比较信号Out的电平，切换于低参考电平Vrb或中间电平Vcm。举例来说，当前一编号的开关Sx切换完成后，假设节点a上的电压小于中间电平Vcm，则比较信号Out输出第一逻辑电平(例如逻辑“1”)，并进一步确认数字数据信号Dout的下一个比特“1”，并且改变开关信号Sw以维持下一个编号开关在中间电平Vcm。反之，假设节点a上的电压大于中间电平Vcm，则比较信号Out输出第二逻辑电平(例如逻辑“0”)，并进一步确认数字数据信号Dout的下一个比特为“0”，并且改变开关信号Sw以控制下一个编号开关切换至低参考电平Vrb。同理，x由9逐次递减至1。
最后，当开关S1切换完成之后，根据节点a上的电压以及中间电平Vcm，比较器230即可产生比较信号Out用以决定最低比特(LSB)，亦即D0，的逻辑电平。
根据本发明的实施例，由于逐次逼近型模拟至数字转换器200中设计二个电容器组210、220，并且利用桥接电容器Cb连接。因此，可以有效地降低电容器的电容值，亦即降低电容器的布局尺寸(layout size)。另外，图2A的逐次逼近型模拟至数字转换器200系以i为4，j为5为例来作说明。实际上，本发明并未限定i与j的数值，而在(j-i)大于等于1时，会获得较佳的转换效果。
再者，于本发明中开关S0与补偿开关Sc根据开关信号Sw切换于低参考电平Vrb与高参考电平Vrt的其中之一。但是于实际的设计上，也将开关S0与补偿开关Sc的第二端设计成为可切换于低参考电平Vrb、高参考电平Vrt、输入电平Vin、与中间电平Vcm的其中之一，而利用切换信号SW来控制开关S0与补偿开关Sc仅切换于低参考电平Vrb与高参考电平Vrt的其中之一。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (18)

1.一种逐次逼近型模拟至数字转换器，其特征在于，包含：
一第一电容器组，具有j个电容器，每一该j个电容器的一第一端连接至一节点a；
一第二电容器组，具有(i+1)个电容器，每一该(i+1)个电容器的一第一端连接至一节点b；
一桥接电容器，连接于该节点a与该节点b之间；
一开关组，具有(i+1)个开关且每一该(i+1)个开关的一第一端对应地连接至该第二电容器组中每一该(i+1)个电容器的一第二端，以及具有j个开关且每一该j个开关的一第一端对应地连接至该第一电容器组中每一该j个电容器的一第二端，其中该(i+j+1)个开关受控于一开关信号，使得每一该(i+j+1)个开关的一第二端分别地切换至一低参考电平、一高参考电平、一输入电平与一中间电平的其中之一；
一比较器，具有一第一端连接至该节点a，一第二端接收该中间电平，一输出端产生一比较信号；
一逐次逼近寄存器逻辑电路，根据一时脉信号来接收该比较信号，用以产生该开关信号来控制该开关组，并产生一数字数据信号；
其中，该开关组还包括一取样开关，受控于该开关信号，且该取样开关具有一第一端接收该中间电平，具有一第二端连接至该节点a。
2.如权利要求1所述的逐次逼近型模拟至数字转换器，其中该第二电容器组中包括一第一电容器，具有一单位电容值，并且其他该i个电容器所对应的i个电容值，由该单位电容值开始依序以2的幂次方倍数增加。
3.如权利要求2所述的逐次逼近型模拟至数字转换器，其中该第一电容器组中的该j个电容器对应的j个电容值，由该单位电容值开始依序以2的幂次方倍数增加。
4.如权利要求2所述的逐次逼近型模拟至数字转换器，还包括一补偿电容器，具有一第一端连接于该节点b，且该开关组还包括一补偿开关，具有一第一端连接至该补偿电容的一第二端，且根据该开关信号使得该补偿开关的一第二端切换至该低参考电平与该高参考电平的其中之一。
5.如权利要求4所述的逐次逼近型模拟至数字转换器，其中该补偿电容器、该第二电容器组与该桥接电容器组成的一等效电容器具有该单位电容值。
6.如权利要求1所述的逐次逼近型模拟至数字转换器，其中于一取样期间，该开关组中的该取样开关连接至该中间电平，该第二电容器组中的一第零个电容器所对应的一第一开关切换至该低参考电平，以及该开关组中的其他(i+j)个开关切换至该输入电平。
7.如权利要求6所述的逐次逼近型模拟至数字转换器，其中于该取样期间结束时，该开关组中的该取样开关不连接至该中间电平，该第二电容器组中的该第一电容器所对应的该第一开关切换至该低参考电平或该高参考电平，以及该开关组中的其他该(i+j)个开关切换至该中间电平。
8.如权利要求7所述的逐次逼近型模拟至数字转换器，其中于该取样期间之后的一转换期间，根据该比较信号来改变该开关信号用以逐次切换该开关组中的该(i+j)个开关，并于完成该开关组中的该(i+j)个开关的切换后产生该数字数据信号。
9.如权利要求7所述的逐次逼近型模拟至数字转换器，其中该转换期间中包括(i+j+1)个比较周期，用以产生(i+j+1)比特的该数字数据信号。
10.如权利要求9所述的逐次逼近型模拟至数字转换器，其中于一第一个比较周期时，该比较器比较该中间电平与该节点a上的电压，产生该数字数据信号的一最高比特，并据以改变该开关信号，用以切换该开关组中的一第(i+j)开关。
11.如权利要求10所述的逐次逼近型模拟至数字转换器，其中于该第一个比较周期时，当该中间电平大于该节点a上的电压时，该数字数据信号的该最高比特为一第一逻辑电平且该第(i+j)开关切换至该高参考电平，以及该中间电平小于该节点a上的电压时，该最高比特为一第二逻辑电平且该第(i+j)开关切换至该低参考电平。
12.如权利要求11所述的逐次逼近型模拟至数字转换器，其中于第m个比较周期时，该比较器比较该中间电平与该节点a上的电压，产生该数字数据信号的一第(i+j+1-m)比特，并据以改变该开关信号，用以切换该开关组中的一第(i+j+1-m)开关，其中，m为大于等于2且小于等于(i+j)的正整数。
13.如权利要求12所述的逐次逼近型模拟至数字转换器，其中于该第m个比较周期时，当该中间电平大于该节点a上的电压时，该数字数据信号的该第(i+j+1-m)比特为该第一逻辑电平且该第(i+j+1-m)开关切换至该高参考电平，以及该中间电平小于该节点a上的电压时，该数字数据信号的该第(i+j+1-m)比特为该第二逻辑电平且该第(i+j+1-m)开关切换至该低参考电平。
14.如权利要求10所述的逐次逼近型模拟至数字转换器，其中于该最高比特为该第一逻辑电平时，于第m个比较周期时，该比较器比较该中间电平与该节点a上的电压，产生该数字数据信号的一第(i+j+1-m)比特，并据以改变该开关信号，用以切换该开关组中的一第(i+j+1-m)开关，其中，m为大于等于2且小于等于(i+j)的正整数。
15.如权利要求14所述的逐次逼近型模拟至数字转换器，其中于该第m个比较周期时，当该中间电平大于该节点a上的电压时，该数字数据信号的该第(i+j+1-m)比特为该第一逻辑电平且该第(i+j+1-m)开关切换至该高参考电平，以及该中间电平小于该节点a上的电压时，该数字数据信号的该第(i+j+1-m)比特为该第二逻辑电平且该第(i+j+1-m)开关维持在该中间电平。
16.如权利要求10所述的逐次逼近型模拟至数字转换器，其中于该最高比特为该第二逻辑电平时，于第m个比较周期时，该比较器比较该中间电平与该节点a上的电压，产生该数字数据信号的一第(i+j+1-m)比特，并据以改变该开关信号，用以改变该开关组中的一第(i+j+1-m)开关，其中，m为大于等于2且小于等于(i+j)的正整数。
17.如权利要求16所述的逐次逼近型模拟至数字转换器，其中于该第m个比较周期时，当该中间电平大于该节点a上的电压时，该数字数据信号的该第(i+j+1-m)比特为该第一逻辑电平且该第(i+j+1-m)开关维持在该中间电平，以及该中间电平小于该节点a上的电压时，该数字数据信号的该第(i+j+1-m)比特为该第二逻辑电平且该第(i+j+1-m)开关切换至该低参考电平。
18.如权利要求10所述的逐次逼近型模拟至数字转换器，其中于该第(i+j+1)个比较周期时，当该中间电平大于该节点a上的电压时，该数字数据信号的一最低比特为该第一逻辑电平，以及该中间电平小于该节点a上的电压时，该最低比特为该第二逻辑电平。
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