CN104321873A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

在碳化硅基板基体的表面层选择性地设置p+型区(3)、(4)以及p型区(5)。p+型区(3)设置在包围活性区(101)的耐压构造部(102)。p+型区(4)设置在活性区(101)且构成JBS构造。p型区(5)包围p+型区(3)，构成结终端(JTE)构造。肖特基电极(9)与n型碳化硅外延层(2)形成肖特基结。此外，肖特基电极(9)在覆盖p+型区(3)的一部分以及p型区(5)的层问绝缘膜(6)上伸出，该伸出的部分作为场板发挥作用。由此，可以提供能够维持高耐压、且使用具有高可靠性的宽带隙半导体而构成的半导体装置及其制造方法。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
以往，作为控制高电压、大电流的功率半导体装置的构成材料，采用的是硅(Si)。功率半导体装置有双极性晶体管、IGBT(绝缘栅极型双极性晶体管)、MOSFET(绝缘栅极型场效应晶体管)等的多个种类，它们按照用途来区别使用。
例如，双极性晶体管、IGBT较之于MOSFET，虽然电流密度高、且可实现大电流化，但是却无法高速地开关。具体而言，双极性晶体管在几kHz程度的开关频率下的使用是界限，IGBT在几十kHz程度的开关频率下的使用是界限。另一方面，功率MOSFET较之于双极性晶体管、IGBT，虽然电流密度低、且难以实现大电流化，但是却可以实现直至几MHz程度为止的高速开关动作。
然而，在市场上对于兼备大电流和高速性的功率半导体装置的要求较为强烈，IGBT、功率MOSFET在其改良方面注入力量，当前推进开发直至几乎接近于材料界限为止。从功率半导体装置的观点出发而研究取代硅的半导体材料，作为可以制作(制造)在低导通、高速特性、高温特性方面优越的下一代的功率半导体装置这样的半导体材料，碳化硅(SiC)已经引起了关注(参照下述非专利文献1)。
碳化硅是在化学性上非常稳定的半导体材料，带隙宽达3eV，即便是高温也能极其稳定地作为半导体来使用。此外，由于碳化硅的最大电场强度也大于硅的最大电场强度达1个数量级以上，因此作为能充分地减小导通电阻的半导体材料而被期待。这种碳化硅的特点也适用于作为其他宽带隙半导体的例如氮化镓(GaN)。因而，通过使用宽带隙半导体，从而能够谋求半导体装置的高耐压化(例如，参照下述非专利文献2)。
然而，在高耐压半导体装置中，不只是形成了元件构造的活性区，对于设置在活性区的周边部以保持耐压的耐压构造部也被施加高电压，从而电场集中在耐压构造部。高耐压半导体装置的耐压是通过半导体的杂质浓度、厚度以及电场强度来决定的，这样根据半导体固有的特点所决定的击穿耐量，从活性区至耐压构造部均相等。因而，电场集中在耐压构造部，从而存在对耐压构造部施加超过了击穿耐量的电气负荷以至于击穿的顾虑。
作为通过使耐压构造部的电场缓和或分散以使高耐压半导体装置整体的耐压提高的装置，将结终端(JTE：Junction Termination Extension)构造、浮动限制环(FLR：Field Limiting Ring)构造等的终端构造形成于耐压构造部的半导体装置是公知的。此外，将与FLR相接的浮动的金属电极作为场板(FP：Field Plate)来配置，并通过使耐压构造部中产生的电荷释放由此来谋求可靠性的提高的半导体装置是公知的(例如，参照下述专利文献1)。
在先技术文献
专利文献
专利文献1：日本特开2010-50147号公报
非专利文献
非专利文献1：ケイ·シェナイ(K.Shenai)、其余2名、オプティウムセミコソダクタ一ズフォ一ハイパワ一エレクトロニクス(Optimum Semiconductors for High-Power Electronics)、アイ·トリプル·イ一トラソザクショソズオソエレクトロソデバイシズ(IEEE Transactions on Electron Devices)、1989年9月、第36卷、第9号、p.1811-1823
非专利文献2：ビ一·ジャヤン·バリガ(B.Jayant Baliga)著、シリコンカ一バイドパワ一デバイシズ(Silicon Carbide PowerDivices)、(美国)、ワ一ルドパブリッシングカンパニ一(WorldScientific Publishing Co.)、2006年3月30日、p.61
发明内容
发明要解决的课题
然而，上述的JTE构造、FLR构造等的终端构造是用于使作为成为半导体装置的规格的初始特性的耐压提高的构造，动作时的耐压随着使用半导体装置的环境而大幅变动，故存在半导体装置的可靠性下降的顾虑。例如，在高温、高湿度等的环境下，在保护半导体装置的密封件等的树脂中作为杂质存在的带电离子、因该带电离子所引起的布线腐蚀而产生的金属离子，通过在半导体装置动作时产生的电场而在耐压构造部上移动。受到该带电离子、金属离子所产生的电荷的不良影响，耐压构造部中的电场发生变化，半导体装置动作时的耐压大幅变动，因此半导体装置的可靠性下降。
在上述专利文献1中，通过在由硅构成的半导体装置中设置场板，由此使得当半导体装置动作时耐压构造部产生的电荷得以释放。然而。由宽带隙半导体构成的半导体装置如上述非专利文献2所公开的那样，在杂质浓度比由硅构成的半导体装置还高的半导体基板中形成了元件构造。为此，必需以几μm以下的微细构造来设计FLR构造，故难以在由宽带隙半导体构成的半导体装置中配置场板。因此，在由宽带隙半导体构成的半导体装置中，存在难以抑制动作时的耐压变动的问题。
本发明为了消除上述的现有技术所带来的问题点，其目的在于提供一种能够维持高耐压的半导体装置以及半导体装置的制造方法。此外，本发明为了消除上述的现有技术所带来的问题点，其目的在于提供一种可靠性高的半导体装置以及半导体装置的制造方法。
用于解决课题的手段
为了解决上述课题，并达成本发明的目的，本发明所涉及的半导体装置具有如下特征。在第1导电型宽带隙半导体基板的表面，堆积有杂质浓度比所述第1导电型宽带隙半导体基板低的第1导电型宽带隙半导体堆积层。在所述第1导电型宽带隙半导体堆积层的与所述第1导电型宽带隙半导体基板侧相反的一侧的表面层，选择性地设置有第1的第2导电型半导体区。而且，具备：元件构造，至少由在所述第1导电型宽带隙半导体堆积层上形成金属-半导体结的金属膜、和所述第1的第2导电型半导体区构成；第2的第2导电型半导体区，选择性地设置在所述第1导电型宽带隙半导体堆积层的与所述第1导电型宽带隙半导体基板侧相反的一侧的表面层，并包围所述元件构造的周边部；第3的第2导电型半导体区，包围所述第2的第2导电型半导体区的周边部以构成结终端构造、且杂质浓度比所述第2的第2导电型半导体区低；和层间绝缘膜，覆盖所述第3的第2导电型半导体区。进而，所述金属膜在所述层间绝缘膜上延伸至隔着所述层间绝缘膜而覆盖所述第3的第2导电型半导体区的一部分的位置为止。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述金属膜与所述第1导电型宽带隙半导体堆积层形成肖特基结。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，还具备选择性地堆积在所述第1导电型宽带隙半导体堆积层上的第2导电型宽带隙半导体堆积层，所述金属膜与所述第2导电型宽带隙半导体堆积层形成欧姆结。
此外，本发明所涉及的半导体装置在上述的发明中，所述元件构造具有如下特征。设有由覆盖所述第1的第2导电型半导体区、且杂质浓度比所述第1的第2导电型半导体区低的所述第2导电型宽带隙半导体堆积层构成的第2导电型基极区。在所述第2导电型基极区的内部选择性地设置第1导电型源极区。设有在深度方向贯通所述第2导电型基极区并到达所述第1导电型宽带隙半导体堆积层的第1导电型阱区。隔着栅极绝缘膜而在所述第2导电型基极区的被所述第1导电型源极区和所述第1导电型阱区夹着的部分的表面设置栅极电极。设有由与所述第2导电型基极区以及所述第1导电型源极区相接的所述金属膜构成的源极电极。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，还具备包围所述第3的第2导电型半导体区的周边部、与所述第3的第2导电型半导体区构成结终端构造、且杂质浓度比所述第3的第2导电型半导体区低的第4的第2导电型半导体区。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，伸出到所述层间绝缘膜上的所述金属膜的端部，在所述第3的第2导电型半导体区上被终止。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述第2的第2导电型半导体区的杂质浓度为1.0×1018cm-3～1.0×1020cm-3。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述第3的第2导电型半导体区的杂质浓度为1.0×1017cm-3～1.0×1018cm-3。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述第4的第2导电型半导体区的杂质浓度为所述第3的第2导电型半导体区的杂质浓度的0.4～0.7倍。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述金属膜是IVa族金属、Va族金属、VIa族金属、铝或硅，或者包含它们之中的2元素或3元素的复合膜。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述金属膜是钛、铝或硅，或者包含它们之中的2元素或3元素的复合膜。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，宽带隙半导体为碳化硅。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，宽带隙半导体为氮化镓。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述金属膜和所述第2导电型宽带隙半导体堆积层的肖特基势垒高度为1.0eV以上。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述金属膜和所述第2导电型宽带隙半导体堆积层的肖特基势垒高度为0.5eV以上且不足1.0eV。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述第1的第2导电型半导体区构成结势垒肖特基构造。
此外，为了解决上述课题，并达成本发明的目的，本发明所涉及的半导体装置的制造方法具有如下特征。首先，进行在第1导电型宽带隙半导体基板的表面堆积杂质浓度比所述第1导电型宽带隙半导体基板低的第1导电型宽带隙半导体堆积层的工序。其次，进行在所述第1导电型宽带隙半导体堆积层的表面层选择性地形成第1的第2导电型半导体区的工序、和在所述第1导电型宽带隙半导体堆积层的表面层按照包围所述第1的第2导电型半导体区的周边部的方式选择性地形成第2的第2导电型半导体区的工序。然后，进行在所述第1导电型宽带隙半导体堆积层的表面层选择性地形成包围所述第2的第2导电型半导体区的周边部以构成结终端构造、且杂质浓度比所述第2的第2导电型半导体区低的第3的第2导电型半导体区的工序；和在所述第1导电型宽带隙半导体堆积层的表面选择性地形成覆盖所述第3的第2导电型半导体区的层间绝缘膜的工序。进而，进行在所述第1导电型宽带隙半导体堆积层以及所述层间绝缘膜的表面形成与所述第1导电型宽带隙半导体堆积层或堆积在所述第1导电型宽带隙半导体堆积层上的半导体层形成金属-半导体结的金属膜的工序；和选择性地去除所述金属膜，按照从形成了所述金属-半导体结的一侧伸出到所述层间绝缘膜上的方式、且按照隔着所述层间绝缘膜而覆盖所述第3的第2导电型半导体区的一部分的方式残留所述金属膜的工序。
根据上述的发明，能够使设置在活性区的电极的在层间绝缘膜上伸出的部分作为场板来发挥作用。因而，能够使在半导体装置动作时耐压构造部中产生的电场分散。此外，能够使在半导体装置动作时耐压构造部中产生的电荷向外部释放。由此，能够抑制在半导体装置动作时耐压发生变动。
根据上述的发明，通过将终端构造设为JTE构造，从而较之于必需以例如几μm以下的微细构造来设计的FLR构造的情况，能够通过用于形成活性区的元件构造的一般性方法，容易地按照伸出到耐压构造部的层间绝缘膜上的方式配置场板。因而，即便是作为半导体材料而使用宽带隙半导体来制作高耐压半导体装置的情况，也能够制作在动作时耐压不易变动的高耐压半导体装置。
发明效果
根据本发明所涉及的半导体装置以及半导体装置的制造方法，起到能够维持高耐压的效果。此外，根据本发明所涉及的半导体装置以及半导体装置的制造方法，起到能使得半导体装置的可靠性提高的效果。
附图说明
图1是表示实施方式1所涉及的碳化硅半导体装置的构成的截面图。
图2是示意性地表示实施方式1所涉及的碳化硅半导体装置的制造中途的状态的截面图。
图3是示意性地表示实施方式1所涉及的碳化硅半导体装置的制造中途的状态的截面图。
图4是意性地表示实施方式1所涉及的碳化硅半导体装置的制造中途的状态的截面图。
图5是表示实施方式2所涉及的碳化硅半导体装置的构成的截面图。
图6-1是表示实施例所涉及的碳化硅半导体装置的耐压构造部的构成的截面图。
图6-2是表示比较例的碳化硅半导体装置的耐压构造部的构成的截面图。
图7-1是表示实施例所涉及的碳化硅半导体装置的耐压特性的特性图。
图7-2是表示比较例的碳化硅半导体装置的耐压特性的特性图。
具体实施方式
以下参照附图来详细地说明本发明所涉及的半导体装置以及半导体装置的制造方法的优选实施方式。在本说明书以及附图中，在标记n或p的层、区中，分别意味着电子或空穴是多数载流子。此外，对n、p赋予的+以及-分别意味着较之于未被赋予的层、区而言是高杂质浓度以及低杂质浓度。另外，在以下的实施方式的说明以及附图中，对于同样的构成赋予同一符号，并省略重复说明。此外，在本说明书中，在米勒指数的记载中，″-″意味着其紧后面的指数所带的杠，通过在指数的前面赋予″-″来表征负的指数。
(实施方式1)
本发明所涉及的半导体装置使用宽带隙半导体来构成。在实施方式1中，关于作为宽带隙半导体而使用例如碳化硅(SiC)制作出的碳化硅半导体装置，以结势垒肖特基(JBS：Junction Barrier Shottky)构造的二极管为例来进行说明。图1是表示实施方式1所涉及的碳化硅半导体装置的构成的截面图。如图1所示，实施方式1所涉及的碳化硅半导体装置，在n+型碳化硅基板(宽带隙半导体基板)1的主面上堆积有n型碳化硅外延层(宽带隙半导体堆积层)2。
n+型碳化硅基板1是掺杂了例如氮(N)的碳化硅单晶基板。n型碳化硅外延层2是以比n+型碳化硅基板1低的杂质浓度掺杂了例如氮而成的低浓度n型漂移层。以下，将n+型碳化硅基板1单体、或者将n+型碳化硅基板1和n型碳化硅外延层2一并作为碳化硅半导体基体。在n型碳化硅外延层2的相对于n+型碳化硅基板1侧为相反侧(碳化硅半导体基体的表面侧)的表面层，选择性地设有p+型区3、4以及p型区5。
p+型区(第2的第2导电型半导体区)3被设置在活性区101的周边部，且被设置在包围活性区101的耐压构造部102。耐压构造部102是保持耐压的区。此外，p+型区3被设置在二极管的形成了元件构造的活性区101侧，与n型碳化硅外延层2和形成肖特基结的肖特基电极9相接。关于肖特基电极9将在后面叙述。
p+型区3是以比p型区5高的杂质浓度掺杂了例如铝(Al)而成的。p+型区3的杂质浓度优选为1.0×1018cm-3～1.0×1020cm-3。其理由在于，本发明的效果可显著地表现。p+型区3具有避免n型碳化硅外延层2和肖特基电极9的结端部的电场集中的作用。
p+型区(第1的第2导电型半导体区)4在活性区101以给定的间隔设有多个，从而构成JBS构造(元件构造)(双点划线所示的部分)。此外，p+型区4与p+型区3远离地设置。p+型区4的杂质浓度也可以与p+型区3的杂质浓度相等。p型区(第3的第2导电型半导体区)5被设置为与p+型区3的周边部相接且包围该p+型区3，从而构成结终端(JTE)构造。即，从活性区101侧朝向耐压构造部102，按照p+型区3以及p型区5的顺序排列配置。
p型区5的杂质浓度优选为1.0×1017cm-3～1.0×1018cm-3。其理由在于，易于获得所期望的耐压，并且本发明的效果显著地表现。p型区5具有在活性区101的周边部进一步使电场分散的作用。p+型区4以及p型区5分别是掺杂了例如铝而形成的。
在耐压构造部102上，按照覆盖p+型区3的p型区5侧以及p型区5的方式设有层间绝缘膜6。在n+型碳化硅基板1的相对于n型碳化硅外延层2侧为相反侧的表面(碳化硅半导体基体的背面)，设有与n+型碳化硅基板1形成欧姆结8的背面电极(欧姆电极)7。背面电极7构成阴极电极。在n型碳化硅外延层2的相对于n+型碳化硅基板1侧为相反侧的表面(碳化硅半导体基体的表面)，设有构成阳极电极的肖特基电极9。从活性区101至耐压构造部102的一部分设有肖特基电极9。
具体而言，肖特基电极9覆盖在活性区101中露出的n型碳化硅外延层2的表面(碳化硅半导体基体的表面)整面，在活性区101的周边部与p+型区3相接。此外，肖特基电极9从活性区101向耐压构造部102延伸地设置，伸出到层间绝缘膜6上。而且，肖特基电极9在层间绝缘膜6上延出至隔着层间绝缘膜6而覆盖p+型区3以及p型区5的一部分的位置为止。即，肖特基电极9的最靠耐压构造部102侧的端部在JTE构造用的p型区5上被终止。肖特基电极9的伸出到层间绝缘膜6上的部分，作为使耐压构造部102中产生的电荷释放的场板(FP)来发挥作用。
肖特基电极9优选由如下材料制成。其理由在于，本发明的效果显著地表现。肖特基电极9例如由IVa族金属、Va族金属、VIa族金属、铝或硅制成是良好的。或者，肖特基电极9由包含IVa族金属、Va族金属、VIa族金属、铝以及硅之中的2元素或3元素的复合膜制成是良好的。尤其是，肖特基电极9优选由钛(Ti)、铝或硅制成，或者是包含钛、铝以及硅之中的2元素或3元素的复合膜。进而优选，肖特基电极9与n型碳化硅外延层2形成肖特基结的部分由例如钛(Ti)制成是良好的。
在将实施方式1所涉及的碳化硅半导体装置作为高耐压半导体装置来使用的情况下，优选肖特基电极9和n型碳化硅外延层2的肖特基势垒高度是例如1eV以上。此外，在将实施方式1所涉及的碳化硅半导体装置作为电源装置来使用的情况下，优选肖特基电极9的肖特基势垒高度是例如0.5eV以上且不足1eV。
在肖特基电极9上，设有由例如铝制成的电极焊盘10。电极焊盘10从活性区101延伸至耐压构造部102，且其最靠耐压构造部102侧的端部在肖特基电极9上被终止。在JTE构造上，按照覆盖肖特基电极9以及电极焊盘10的最靠耐压构造部102侧的各端部的方式，设有由例如聚酰亚胺构成的钝化膜等的保护膜11。保护膜11具有放电防止的作用。
接下来，关于实施方式1所涉及的碳化硅半导体装置的制造方法，以制作例如600V以上的耐压等级的JBS构造的高耐压二极管的情况为例来进行说明。图2～4是示意性地表示实施方式1所涉及的碳化硅半导体装置的制造中途的状态的截面图。首先，如图2所示，准备以例如1×1018cm-3的杂质浓度掺杂了氮的厚度为300μm的n+型碳化硅基板1。n+型碳化硅基板1的主面也可以是例如(0001)面。
接下来，在n+型碳化硅基板1的(0001)面上，使以1.0×1016cm-3的杂质浓度掺杂了氮的厚度为10μm的n型碳化硅外延层2生长。接下来，如图3所示，通过光刻以及离子注入，在n型碳化硅外延层2的表面层选择性地形成终端构造用的p+型区3以及JBS构造用的p+型区4。对于p+型区3、4，通过多级离子注入例如铝，以深度0.5μm以及3×1019cm-3的杂质浓度的盒型轮廓(box profile)来形成。
用于形成p+型区3、4的离子注入，也可以使加速能量以及掺杂浓度呈例如5阶段地变化来进行。在此情况下，例如第1注入～第5注入的加速能量以及掺杂浓度也可以分别为300keV以及5×1014个/cm2、200keV以及3×1014个/cm2、150keV以及3×1014个/cm2、100keV以及2×1014个/cm2、50keV以及3×1014个/cm2。
接下来，如图4所示，通过光刻以及离子注入，在n型碳化硅外延层2的表面层选择性地形成JTE构造用的p型区5。在该离子注入中，以3×1017cm-3的掺杂物浓度注入例如铝。接下来，在氩(Ar)氛围气中以1650℃的温度进行240秒钟的热活性化处理，使被注入至n型碳化硅外延层2的铝活性化。
接下来，在n型碳化硅外延层2的表面(碳化硅半导体基体的表面)整个面，形成例如0.5μm的厚度的氧化膜作为层间绝缘膜6。接下来，使层间绝缘膜6图案化来选择性地去除，使活性区101中的n型碳化硅外延层2以及p+型区3的活性区101侧露出。由此，按照覆盖p+型区3的p型区5侧以及p型区5的方式形成层间绝缘膜6。接下来，在n+型碳化硅基板1的表面(碳化硅半导体基体的背面)，以50nm的厚度形成例如镍(Ni)膜作为背面电极7。接下来，在氩氛围气中以1100℃的温度进行2分钟的热处理。通过该热处理，形成了n+型碳化硅基板1和背面电极7的欧姆结8。
接下来，在碳化硅半导体基体的表面侧的整面，按照与在活性区101露出的n型碳化硅外延层2相接的方式，以100nm的厚度形成例如钛膜作为肖特基电极9。接下来，按照钛膜的最靠耐压构造部102侧的端部在p型区5上被终止的方式，选择性地去除耐压构造部102上的钛膜。接下来，在氩氛围气中以500℃的温度进行5分钟的热处理。通过该热处理，形成n型碳化硅外延层2和肖特基电极9的肖特基结。
接下来，在碳化硅半导体基体的表面的整面，按照覆盖肖特基电极9的方式，以5μm的厚度堆积例如铝膜作为电极焊盘10。接下来，按照铝膜的最靠耐压构造部102侧的端部位于耐压构造部102上、且在肖特基电极9上被终止的方式，选择性地去除铝膜。然后，以例如8μm的厚度形成由用于防止放电的聚酰亚胺构成的保护膜11，从而完成了图1所示的JBS构造的二极管。
以上，如说明过的那样，根据实施方式1，通过构成为使设于活性区的电极伸出到覆盖JTE构造的层间绝缘膜上，从而能够将电极的伸出到层间绝缘膜上的部分作为场板发挥作用。因而，通过电极的伸出到层间绝缘膜上的部分，能够使在半导体装置动作时耐压构造部中产生的电场分散。此外，通过电极的伸出到层间绝缘膜上的部分，从而能够使半导体装置动作时耐压构造部中产生的电荷向外部释放。由此，能够抑制在半导体装置动作时耐压发生变动。因此，能够使得半导体装置的可靠性提高。
此外，根据实施方式1，通过将终端构造设为JTE构造，从而较之于必需以例如几μm以下的微细构造设计的FLR构造，能够通过用于形成活性区的元件构造的一般性方法，容易地按照伸出到耐压构造部的层间绝缘膜上的方式形成场板。因而，即便是作为半导体材料而使用宽带隙半导体来制作高耐压半导体装置的情况，也能够制作在动作时耐压不易变动的高耐压半导体装置。
(实施方式2)
图5是表示实施方式2所涉及的碳化硅半导体装置的构成的截面图。实施方式2所涉及的碳化硅半导体装置与实施方式1所涉及的碳化硅半导体装置不同之处在于，取代二极管的元件构造而形成了MOSFET的元件构造。关于实施方式2所涉及的碳化硅半导体装置，以纵型平面栅极构造的MOSFET为例来进行说明。在实施方式2中，将n+型碳化硅基板1、n型碳化硅外延层2以及后述的p基极层13一并作为碳化硅半导体基体。
如图5所示，实施方式2所涉及的碳化硅半导体装置在成为漏极区的n+型碳化硅基板1的主面上堆积有n型碳化硅外延层2。n+型碳化硅基板1以及n型碳化硅外延层2与实施方式1的n+型碳化硅基板以及n型碳化硅外延层相同。在n+型碳化硅基板1的相对于n型碳化硅外延层2侧为相反侧的表面(碳化硅半导体基体的背面)，与实施方式1同样地设有背面电极7。背面电极7构成漏极电极。
在活性区101中，在碳化硅半导体基体的表面侧形成有MOS(由金属-氧化膜-半导体构成的绝缘栅极)构造(元件构造)。具体而言，在活性区101，在n型碳化硅外延层2的相对于n+型碳化硅基板1侧为相反侧(碳化硅半导体基体的表面侧)的表面层，选择性地设有p+型区(第1的第2导电型半导体区)12。p+型区12是掺杂了例如铝而形成的。
在相邻的p+型区12、以及被该相邻的p+型区12夹着的n型碳化硅外延层2的表面，选择性地堆积有p型碳化硅外延层(以下称为作为p基极层的第2导电型宽带隙半导体堆积层)13。p基极层13仅堆积在活性区101。p基极层13的杂质浓度比p+型区12的杂质浓度低。p基极层13是掺杂了例如铝而形成的。
在p基极层13的p+型区12上的部分，设有n+源极区14以及p+接触区15。n+源极区14以距p基极层13的相对于p+型区12侧为相反侧的表面未达到p+型区12的深度来设置。此外，n+源极区14以及p+接触区15彼此相接。p+接触区15较之于n+源极区14而配置在耐压构造部102侧。
此外，在p基极层13的、于n型碳化硅外延层2上的部分，设有在深度方向贯通p基极层13并达到n型碳化硅外延层2的n阱区16。n阱区16与n型碳化硅外延层2一起构成漂移区。在p基极层13的、被n+源极区14和n阱区16夹着的部分的表面，隔着栅极绝缘膜17而设有栅极电极18。栅极电极18也可以隔着栅极绝缘膜17而设置在n阱区16的表面。
层间绝缘膜20在碳化硅半导体基体的表面侧的整面设置成覆盖栅极电极18。源极电极19经由在层间绝缘膜20被开口的接触孔而与n+源极区14以及p+接触区15相接。源极电极19通过层间绝缘膜20而与栅极电极18电绝缘。
此外，源极电极19从活性区101延伸至耐压构造部102，伸出到耐压构造部102的层间绝缘膜20上。而且，源极电极19隔着层间绝缘膜20而覆盖后述的p-型区5a的一部分。即，源极电极19的最靠耐压构造部102侧的端部在JTE构造用的p-型区5a上被终止。源极电极19的伸出到层间绝缘膜20上的部分作为使耐压构造部102中产生的电荷释放的场板(FP)来发挥作用。
在源极电极19上设有电极焊盘21。电极焊盘21从活性区101延伸至耐压构造部102，且其最靠耐压构造部102侧的端部在源极电极19上被终止。在耐压构造部102上，按照覆盖源极电极19以及电极焊盘21的最靠耐压构造部102侧的各端部的方式，设有由例如聚酰亚胺构成的钝化膜等的保护膜22。保护膜22具有防止放电的作用。
在耐压构造部102中，在n型碳化硅外延层2的相对于n+型碳化硅基板1侧为相反侧的表面层，设有p-型区(第3的第2导电型半导体区)5a以及p--型区(第4的第2导电型半导体区)5b。p-型区5a以及p--型区5b构成双区JTE构造。JTE构造通过层间绝缘膜20而与活性区的元件构造电绝缘。所谓双区JTE构造，是指排列成杂质浓度不同的两个p型区相接的构成的JTE构造。
p-型区5a与p+型区12的周边部相接，并包围该p+型区12。p--型区5b与p-型区5a的周边部相接，并包围该p-型区5a。即，从活性区101侧朝向耐压构造部102侧，按照p+型区12、p-型区5a以及p--型区5b的顺序排列配置。p-型区5a的杂质浓度比p基极层13的杂质浓度低。p--型区5b的杂质浓度比p-型区5a的杂质浓度低。
优选，p--型区5b的杂质浓度为p-型区5a的杂质浓度的0.4倍～0.7倍是良好的。其理由在于，本发明的效果显著地表现。p-型区5a以及p--型区5b分别是掺杂了例如铝而形成的。在图5中，虽然在活性区101中仅图示一个MOS构造，但是也可以排列配置多个MOS构造。
接下来，关于实施方式2所涉及的碳化硅半导体装置的制造方法，以制作例如1200V的耐压等级的MOSFET的情况为例来进行说明。首先，准备以例如2×1019cm-3程度的杂质浓度掺杂了氮的n+型碳化硅基板1。n+型碳化硅基板1的主面可以是在例如<11-20>方向上具有4度程度的偏离角的(000-1)面。接下来，在n+型碳化硅基板1的(000-1)面上，使以1.8×1016cm-3的杂质浓度掺杂了氮的厚度为10μm的n型碳化硅外延层2生长。
接下来，通过光刻以及离子注入，在n型碳化硅外延层2的表面层选择性地形成p+型区12。在该离子注入中，例如也可以将掺杂物设为铝，按照p+型区12的杂质浓度成为1.0×1018cm-3的方式设定剂量。p+型区12的宽度以及深度也可以分别为13μm以及0.5μm。相邻的p+型区12间的距离例如也可以为2μm。
接下来，在n型碳化硅外延层2的表面，使成为p基极层13的p型碳化硅外延层以例如0.5μm的厚度生长。此时，例如也可以使按照p基极层13的杂质浓度成为2.0×1016cm-3的方式掺杂了铝的p型碳化硅外延层生长。
接下来，通过光刻以及离子注入，使p基极层13的n型碳化硅外延层2上的部分的导电型反转，选择性地形成n阱区16。在该离子注入中，例如也可以将掺杂物设为氮，按照n阱区16的杂质浓度成为5.0×1016cm-3的方式设定剂量。n阱区16的宽度以及深度可以分别为2.0μm以及1.5μm。
接下来，通过光刻以及离子注入，在p基极层13的p+型区12上的部分的表面层选择性地形成n+源极区14。接下来，通过光刻以及离子注入，在p基极层13的p+型区12上的部分的表面层选择性地形成p+接触区15。接下来，进行用于使n+源极区14、p+接触区15以及n阱区16活性化的热处理(退火)。此时的热处理温度以及热处理时间也可以分别为1620℃以及2分钟。
接下来，通过蚀刻，以例如0.7μm的深度去除耐压构造部102上的p基极层13，使n型碳化硅外延层2露出。接下来，进行光刻以及离子注入，在通过蚀刻而露出的n型碳化硅外延层2的表面层选择性地形成p-型区5a。该离子注入例如也可以将掺杂物设为铝，剂量设为6.0×1013cm-2。
接下来，进行光刻以及离子注入，在通过蚀刻而露出的n型碳化硅外延层2的表面层选择性地形成p--型区5b。该离子注入例如也可以将掺杂物设为铝，剂量设为1.0×1013cm-2。接下来，进行用于使p-型区5a以及p--型区5b活性化的热处理(退火)。此时的热处理温度以及热处理时间也可以分别为1620℃以及2分钟。
用于使p-型区5a以及p--型区5b活性化的热处理，也可以与用于使n+源极区14、p+接触区15以及n阱区16活性化的热处理同时进行。形成n+源极区14、p+接触区15、n阱区16、p-型区5a以及p--型区5b的顺序可以进行各种变更。
接下来，使碳化硅半导体基体的表面侧热氧化，以100nm的厚度形成栅极绝缘膜17。该热氧化也可以在氢氛围气中通过1000℃程度的温度的热处理来进行。由此，在p基极层13以及n型碳化硅外延层2的表面上形成的各区被栅极绝缘膜17覆盖。
接下来，在栅极绝缘膜17上，形成掺杂了例如磷(P)的多晶硅层作为栅极电极18。接下来，使多晶硅层图案化来选择性地去除，在p基极层13的、被n+源极区14和n阱区16夹着的部分上残留多晶硅层。此时，也可以在n阱区16上残留多晶硅层。
接下来，按照覆盖栅极绝缘膜17的方式，以1.0μm的厚度形成例如磷玻璃(PSG：Phospho Silicate Glass)作为层间绝缘膜20。接下来，使层间绝缘膜20以及栅极绝缘膜17图案化来选择性地去除以形成接触孔，使n+源极区14以及p+接触区15露出。接下来，进行用于使层间绝缘膜20平坦化的热处理(回流焊)。
接下来，在层间绝缘膜20的表面成膜源极电极19。此时，还在接触孔内埋入源极电极19，使n+源极区14以及p+接触区15和源极电极19接触。接下来，按照源极电极19的最靠耐压构造部102侧的端部在p-型区5a上被终止的方式，选择性地去除耐压构造部102上的源极电极19。
接下来，通过例如溅射法，在碳化硅半导体基体的表面的整面，按照覆盖源极电极19的方式堆积电极焊盘21。电极焊盘21的层间绝缘膜20上的部分的厚度例如也可以为5μm。电极焊盘21例如也可以由按1％的比例包含硅的铝(Al-Si)来形成。接下来，按照电极焊盘21的最靠耐压构造部102侧的端部位于耐压构造部102上、且在源极电极19上被终止的方式，选择性地去除电极焊盘20。
接下来，在n+型碳化硅基板1的表面(碳化硅半导体基体的背面)，成膜例如镍膜作为背面电极7。而且，以例如970℃的温度进行热处理，形成n+型碳化硅基板1和背面电极7的欧姆结8。接下来，在镍膜的表面，使例如钛、镍以及金(Au)按此顺序成膜作为背面电极7。而且，在碳化硅半导体基体的表面侧，按照覆盖源极电极19以及电极焊盘20的最靠耐压构造部102侧的各端部的方式形成保护膜22，从而完成了图5所示的MOSFET。
以上，如说明过的那样，根据实施方式2，即便在形成了MOSFET的元件构成的情况下也能够获得与实施方式1同样的效果。
(实施例)
接下来，关于有无场板所引起的碳化硅半导体装置的耐压特性进行了验证。图6-1是表示实施例所涉及的碳化硅半导体装置的耐压构造部的构成的截面图。图6-2是表示比较例的碳化硅半导体装置的耐压构造部的构成的截面图。首先，遵循实施方式1，制作了JBS构造的二极管。具体而言，如图6-1所示，制作了使肖特基电极9伸出到耐压构造部102的层间绝缘膜6上，以使肖特基电极9的层间绝缘膜6上的部分作为场板发挥作用的二极管(符号A所示的部分，以下设为有场板)。
作为比较，如图6-2所示，制作了不使肖特基电极9伸出到耐压构造部102的层间绝缘膜6上的构成的二极管(符号B所示的部分，以下设为无场板)。实施例以及比较例除了肖特基电极9以外的构成设为相同。具体而言，将层间绝缘膜6的厚度设为0.5μm。将外延层2的浓度设为1×1016cm-3，将厚度设为10μm。将p型区5的宽度以及深度分别设为30μm以及0.5μm。而且，计算了使p型区5的杂质浓度在2×1017cm-3～4×1017cm-3的范围内发生变化，使电荷以-5×1012cm-2～+5×1012cm-2的电荷量分布在层间绝缘膜6上之时的实施例以及比较例的各自的耐压。在图7-1、7-2中示出其模拟结果。
图7-1是表示实施例所涉及的碳化硅半导体装置的耐压特性的特性图。图7-2是表示比较例的碳化硅半导体装置的耐压特性的特性图。如图7-1所示，确认出有场板的实施例几乎没有看到耐压的变动。在图7-1中，虽然仅示出将外延层2的浓度设为1.0×1016cm-3、厚度设为10μm的条件下的p型区5的杂质浓度为2×1017cm-3～4×1017cm-3的范围内的模拟结果，但是如果外延层2的浓度变低，则在p型区5的杂质浓度为1.0×1017cm-3以上且不足2×1017cm-3的范围内不会发生耐压变动，此外，如果外延层2的浓度变高，则在p型区5的杂质浓度为大于4×1017cm-3且为1.0×1018cm-3以下的情况下几乎不发生耐压变动。另一方面，如图7-2所示，确认出无场板的比较例中，由于层间绝缘膜6上的电荷量，耐压下降500V以上。因此确认出，通过构成为使设于活性区的电极在覆盖JTE构造的层间绝缘膜上伸出，从而能够抑制耐压的变动，且能够实现例如1400V以上的高耐压。
在以上，在本发明中，虽然以将由碳化硅制成的碳化硅基板的主面设为(0001)面并在该(0001)面上构成肖特基势垒二极管的情况为例来进行了说明，但是并不限于此，也可以多种多样地变更基板主面的面方位、构成基板的宽带隙半导体材料等。例如，既可以将碳化硅基板的主面设为(000-1)面并在该(000-1)面上构成肖特基势垒二极管，也可以使用由氮化镓(GaN)等的宽带隙半导体制成的半导体基板。
此外，在本发明中，虽然以JBS构造的二极管、纵型MOSFET为例来进行说明，但是并不限于上述的实施方式，也可以适用于具备包围活性区的耐压构造部的各种各样构成的半导体装置。因此，活性区的元件构造的构成可以是构成元件构造的各区和宽带隙半导体基体的结具备金属-半导体结的构成、或者具备金属-半导体结和绝缘体-半导体结的构成。仅具备金属-半导体结的元件构造为例如二极管的元件构造。具备金属-半导体结和绝缘体-半导体结的元件构造为例如MOSFET的元件构造等。
此外，在本发明中，虽然作为与碳化硅半导体基体形成肖特基结的金属而以钛为例进行了说明，但是并不限于此，也可以由能够与碳化硅半导体基体形成肖特基结的材料来形成肖特基电极。此外，作为JTE构造的构成例而关于双区JTE构造进行了说明，但是还可以设为进一步排列成杂质浓度不同的三个以上的p型区相接的构成的多区JTE构造。此外，虽然以在耐压构造部形成TE构造的情况为例进行了说明，但是也可以将本发明适用于与制造的难易度无关地如FLR构造那样多个p型区以给定间隔配置的构成的终端构造。此外，在各实施方式中，虽然将第1导电型设为n型，将第2导电型设为p型，但是即便将第1导电型设为p型，将第2导电型设为n型，本发明也同样成立。
产业上的可利用性
如以上，本发明所涉及的半导体装置以及半导体装置的制造方法对于电力变换装置、各种工业用机械等的电源装置等中被使用的高耐压半导体装置而言是有用的。
符号说明
1 n+型碳化硅基板
2 n型碳化硅外延层
3 设在活性区的周边部的p+型区
4 JBS构造用的p+型区
5 JTE构造用的p型区
6 层间绝缘膜
7 背面电极
8 欧姆结
9 肖特基电极
10 电极焊盘
11 保护膜
101 活性区
102 耐压构造部

Claims (17)

1.一种半导体装置，其特征在于，具备：
第1导电型宽带隙半导体基板；
第1导电型宽带隙半导体堆积层，堆积在所述第1导电型宽带隙半导体基板的表面，其杂质浓度比所述第1导电型宽带隙半导体基板低；
第1的第2导电型半导体区，选择性地设置在所述第1导电型宽带隙半导体堆积层的与所述第1导电型宽带隙半导体基板侧相反的一侧的表面层；
元件构造，至少由在所述第1导电型宽带隙半导体堆积层上形成金属一半导体结的金属膜、和所述第1的第2导电型半导体区构成；
第2的第2导电型半导体区，选择性地设置在所述第1导电型宽带隙半导体堆积层的与所述第1导电型宽带隙半导体基板侧相反的一侧的表面层，并包围所述元件构造的周边部；
第3的第2导电型半导体区，包围所述第2的第2导电型半导体区的周边部以构成结终端构造，其杂质浓度比所述第2的第2导电型半导体区低；和
层间绝缘膜，覆盖所述第3的第2导电型半导体区，
所述金属膜在所述层间绝缘膜上延伸至隔着所述层间绝缘膜而覆盖所述第3的第2导电型半导体区的一部分的位置为止。
2.根据权利要求1所述的半导体装置，其特征在于，
所述金属膜与所述第1导电型宽带隙半导体堆积层形成肖特基结。
3.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备：第2导电型宽带隙半导体堆积层，选择性地堆积在所述第1导电型宽带隙半导体堆积层上，
所述金属膜与所述第2导电型宽带隙半导体堆积层形成欧姆结。
4.根据权利要求3所述的半导体装置，其特征在于，
所述元件构造构成为包括：
第2导电型基极区，由覆盖所述第1的第2导电型半导体区、且杂质浓度比所述第1的第2导电型半导体区低的所述第2导电型宽带隙半导体堆积层构成；
第1导电型源极区，选择性地设置在所述第2导电型基极区的内部；
第1导电型阱区，在深度方向上贯通所述第2导电型基极区并到达所述第1导电型宽带隙半导体堆积层；
栅极电极，隔着栅极绝缘膜而设置在所述第2导电型基极区的被所述第1导电型源极区和所述第1导电型阱区夹着的部分的表面；和
源极电极，由与所述第2导电型基极区以及所述第1导电型源极区相接的所述金属膜构成。
5.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备：第4的第2导电型半导体区，包围所述第3的第2导电型半导体区的周边部，与所述第3的第2导电型半导体区构成结终端构造，其杂质浓度比所述第3的第2导电型半导体区低。
6.根据权利要求1所述的半导体装置，其特征在于，
伸出到所述层间绝缘膜上的所述金属膜的端部，在所述第3的第2导电型半导体区上终止。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第2的第2导电型半导体区的杂质浓度为1.0×1018cm-3～1.0×1020cm-3。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第3的第2导电型半导体区的杂质浓度为1.0×1017cm-3～1.0×1018cm-3。
9.根据权利要求5所述的半导体装置，其特征在于，
所述第4的第2导电型半导体区的杂质浓度为所述第3的第2导电型半导体区的杂质浓度的0.4～0.7倍。
10.根据权利要求1所述的半导体装置，其特征在于，
所述金属膜是IVa族金属、Va族金属、VIa族金属、铝或硅，或者包含它们之中的2元素或3元素的复合膜。
11.根据权利要求1所述的半导体装置，其特征在于，
所述金属膜是钛、铝或硅，或者包含它们之中的2元素或3元素的复合膜。
12.根据权利要求1所述的半导体装置，其特征在于，
宽带隙半导体为碳化硅。
13.根据权利要求1所述的半导体装置，其特征在于，
宽带隙半导体为氮化镓。
14.根据权利要求3所述的半导体装置，其特征在于，
所述金属膜和所述第2导电型宽带隙半导体堆积层的肖特基势垒高度为1.0eV以上。
15.根据权利要求3所述的半导体装置，其特征在于，
所述金属膜和所述第2导电型宽带隙半导体堆积层的肖特基势垒高度为0.5eV以上且不足1.0eV。
16.根据权利要求1、2、5～15中任一项所述的半导体装置，其特征在于，
所述第1的第2导电型半导体区构成结势垒肖特基构造。
17.一种半导体装置的制造方法，其特征在于，包括：
在第1导电型宽带隙半导体基板的表面堆积杂质浓度比所述第1导电型宽带隙半导体基板低的第1导电型宽带隙半导体堆积层的工序；
在所述第1导电型宽带隙半导体堆积层的表面层选择性地形成第1的第2导电型半导体区的工序；
在所述第1导电型宽带隙半导体堆积层的表面层按照包围所述第1的第2导电型半导体区的周边部的方式选择性地形成第2的第2导电型半导体区的工序；
在所述第1导电型宽带隙半导体堆积层的表面层选择性地形成包围所述第2的第2导电型半导体区的周边部以构成结终端构造、且杂质浓度比所述第2的第2导电型半导体区低的第3的第2导电型半导体区的工序；
在所述第1导电型宽带隙半导体堆积层的表面选择性地形成覆盖所述第3的第2导电型半导体区的层间绝缘膜的工序；
在所述第1导电型宽带隙半导体堆积层以及所述层间绝缘膜的表面，形成与所述第1导电型宽带隙半导体堆积层或堆积在所述第1导电型宽带隙半导体堆积层上的半导体层形成金属一半导体结的金属膜的工序；
选择性地去除所述金属膜，按照从形成有所述金属一半导体结的一侧伸出到所述层间绝缘膜上的方式、且按照隔着所述层间绝缘膜而覆盖所述第3的第2导电型半导体区的一部分的方式来残留所述金属膜的工序。
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