JP6399161B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体(ワイドバンドギャップ半導体)を用いて構成される。実施の形態1においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、接合障壁ショットキー(JBS:Junction Barrier Schottky)構造のダイオードを例に説明する。
p+型領域3および4の不純物濃度は、1.0×1018cm-3〜1.0×1020cm-3であるのが好ましい。その理由は、本発明の効果(高耐圧化)が顕著にあらわれるからである。
の不純物濃度でAlがドーピングされた厚さ0.5μmのp型炭化珪素エピタキシャル層13を成長させる。次に、p型炭化珪素エピタキシャル層13をパターニングして選択的に除去し、耐圧構造部102上に残す。
図5は、実施の形態2にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態2にかかる炭化珪素半導体装置が実施の形態1にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、MOSFETの素子構成を形成した点である。実施の形態2にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のMOSFETを例に説明する。実施の形態2においては、n+型炭化珪素基板1、n型炭化珪素エピタキシャル層2および後述するpベース層となるp型炭化珪素エピタキシャル層13を併せて炭化珪素半導体基体とする。
次に、低濃度p型エピタキシャル層をFLR構造の上部にp型炭化珪素エピタキシャル層13として形成した場合とp型炭化珪素エピタキシャル層13がない場合による炭化珪素半導体装置の耐圧特性について検証した。図6Aは、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図6Bは、比較例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。
2 n型炭化珪素エピタキシャル層
3 活性領域の周辺部に設けられたp+型領域
4 JBS構造用のp+型領域
5 FLR構造用のp+型領域
6 層間絶縁膜
7 裏面電極
8 オーミック接合
9 ショットキー電極
10 電極パッド
11 保護膜
12 pベース層(基板)
13 pベース層
14 n+ソース領域
15 p+コンタクト領域
16 nウェル領域
17 ゲート絶縁膜
18 ゲート電極
19 ソース電極
20 層間絶縁膜
21 電極バッド
22 保護膜
101 活性領域
102 耐圧構造部
Claims (5)
- シリコンよりもバンドギャップが広い半導体からなる第1導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第1導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する600V以上の耐圧クラスの半導体装置において、
前記半導体堆積膜の表面層に選択的に形成された金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲む第1の第2導電型領域と、
前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成され、前記半導体堆積膜よりも高不純物濃度で、かつ前記第1の第2導電型領域よりも低不純物濃度の第2の第2導
電型領域と、
前記第2の第2導電型領域の下部に位置し、前記半導体堆積膜の表面層で前記第1の第2導電型領域の周囲に、互いに接触しないよう所定間隔を有して形成された、前記第2の第2導電型領域よりも高不純物濃度の複数の第3の第2導電型領域と、を有し、
複数の前記第3の第2導電型領域の間隔は、前記第1の第2導電型領域と前記第3の第2導電型領域の間隔S1を基準として前記活性領域から外側につれて1μm<S1で0.04μm以上の増加量を有し、互いの間隔が広がって形成され、前記間隔S1は、各第3の第2導電型領域の幅よりも狭く形成され、
前記活性領域には、
前記第1の第2導電型領域と、
前記半導体堆積膜ならびに前記第1の第2導電型領域の上に位置する第2導電型の半導体層と、
前記半導体層の表面層に選択的に形成された第1導電型のソース領域と、
前記半導体堆積膜上の前記半導体層を貫通して前記半導体堆積膜に達するように形成された第1導電型のウェル領域と、
前記ソース領域と前記ウェル領域とに挟まれた前記半導体層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、
前記ソース領域と前記半導体層との表面に共通に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と、からなる縦型絶縁ゲート型電界効果トランジスタの耐圧構造が形成されたことを特徴とする半導体装置。 - 前記半導体基板が炭化珪素であることを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板の結晶学的面指数は(000−1)に対して平行な面、もしくは10度以内に傾いた面であることを特徴とする請求項2に記載の半導体装置。
- シリコンよりもバンドギャップが広い半導体からなる第1導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第1導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する600V以上の耐圧クラスの半導体装置の製造方法において、
前記半導体堆積膜の表面層に、金属/半導体接合、または金属/半導体接合と絶縁体/半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲み第1の第2導電型領域を選択的に形成する工程と、
前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成され、前記半導体堆積膜よりも高不純物濃度で、かつ前記第1の第2導電型領域よりも低不純物濃度の第2の第2導電型領域を形成する工程と、
前記第2の第2導電型領域の下部に、前記半導体堆積膜の表面層で前記第1の第2導電型領域の周囲に、互いに接触しないよう所定間隔を有して、前記第2の第2導電型領域よりも高不純物濃度の複数の第3の第2導電型領域を形成する工程と、を含み、
複数の前記第3の第2導電型領域の間隔は、前記第1の第2導電型領域と前記第3の第2導電型領域の間隔S1を基準として前記活性領域から外側につれて1μm<S1で0.04μm以上の増加量を有し、互いの間隔を広げて形成し、前記間隔S1は、各第3の第2導電型領域の幅よりも狭く形成し、
前記活性領域に、
前記第1の第2導電型領域と、
前記半導体堆積膜ならびに前記第1の第2導電型領域の上に位置する第2導電型の半導体層と、
前記半導体層の表面層に選択的に形成された第1導電型のソース領域と、
前記半導体堆積膜上の前記半導体層を貫通して前記半導体堆積膜に達するように形成された第1導電型のウェル領域と、
前記ソース領域と前記ウェル領域とに挟まれた前記半導体層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、
前記ソース領域と前記半導体層との表面に共通に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と、からなる縦型絶縁ゲート型電界効果トランジスタの耐圧構造をそれぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の第2導電型領域を形成する工程では、前記第3の第2導電型領域を前記第1の第2導電型領域と同時に形成することを特徴とする請求項4に記載の半導体装置の製造方法。
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