CN104320088A - 一种数字下变频电路 - Google Patents

Abstract

本发明公开了一种数字下变频电路，包括数据预处理模块与混频模块，其特征在于：混频模块的I路输出端与Q路输出端分别依次连接有第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路和FIR滤波抽取电路，第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路以及FIR滤波抽取电路均与控制器相连，在第一CIC滤波抽取电路、第二CIC滤波抽取电路以及HB滤波抽取电路上还连接有旁路选择开关，当某一旁路选择开关接通时，该旁路选择开关所对应的那一级电路的抽取率为1。其显著效果是：电路结构简单，控制方便，在输入信号采样率为102.4MSPS时，信号处理带宽可在100Hz～40MHz的范围内灵活配置。

Description

一种数字下变频电路

技术领域

本发明涉及数字信号处理技术，具体地说，是一种数字下变频电路。

背景技术

在目前已广泛应用的接收机后端信号处理和软件无线电中，多速率信号处理是最近十几年发展起来的一项数字信号处理技术，它是以滤波、抽取、内插为基本手段，通过改变信号的采样速率以适应各种处理数字信号的需要，而数字下变频(Digital Down Convert，DDC)是其中的重要组成部分。

数字下变频(DDC)位于高速A/D变换器之后，根据后续信号处理的需要和处理能力，提供合适的数据采样率和处理带宽，所以其运算速度直接限制了A/D的最高采样率，并决定了接收机的最大处理带宽。

而目前的商用数字下变频器有比较大的局限性，要么是输入的数据采样率不够高，要么是提供的可处理带宽有限制，兼容性和灵活性较差。

图1所示是实现窄带DDC的一种常用算法结构，其中包括数控振荡器(NCO)、数字混频器、CIC(Cascaded Integrator Comb，级联积分梳状)抽取滤波器、HB(Half Band，半带)抽取滤波器、FIR(Finite Impulse Response，有限冲击响应)滤波器和参数设置及控制等模块，由于采用CIC滤波器，在实现窄带需求时，受限于CIC滤波器的最大抽取率，因此能提供的处理带宽范围不大，一般不超过1MHz，难以适应应用需求。

发明内容

仅鉴于此，为了提供更大范围的信号处理带宽，灵活适应各种不同的信号处理需求，充分发挥软件无线电适应性强的优势，本发明提供一种数字下变频电路，所采用的具体的技术方案是：

一种数字下变频电路，包括数据预处理模块与混频模块，所述数据预处理模块用于实现数字中频信号的采集，所述混频模块包括数控振荡器，该数控振荡器输出两路相互正交的本振信号并与所述中频信号实现混频处理，在该混频模块的输出端形成I路输出与Q路输出，其关键在于：所述混频模块的I路输出端与Q路输出端分别依次连接有第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路和FIR滤波抽取电路，所述数控振荡器、第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路以及FIR滤波抽取电路均与控制器相连，该控制器用于实现各个模块的参数和逻辑控制，在所述第一CIC滤波抽取电路、第二CIC滤波抽取电路以及HB滤波抽取电路上还连接有旁路选择开关，当某一旁路选择开关接通时，该旁路选择开关所对应的那一级电路的抽取率为1。

通过上述方案可以看出，本方案在常用的下变频电路结构中通过增设一级CIC滤波抽取电路，同时对各级CIC滤波抽取电路和HB滤波抽取电路增设旁路选择开关，当需要极宽处理带宽的时候，前端的两个CIC滤波抽取电路和HB滤波抽取电路置为旁路，由FIR滤波抽取电路起到滤波和提供最大带宽的作用；当需要极小处理带宽的时候，前端两个CIC滤波抽取电路能够提取很大的抽取率，再与HB滤波抽取电路与FIR滤波抽取电路组合，便能得到更大的抽取率，从而容易的获得极窄的处理带宽，对于处于可提供带宽范围内的其它处理带宽，可以根据应用项目的侧重点由控制器灵活配置各个电路模块的控制参数，从而达到最佳的应用效果。

作为进一步描述，所述数据预处理模块包括并/串转换模块、FIFO缓冲模块以及逻辑控制模块，用于适应不同A/D转换器的输出，实现数字中频信号的采样。

为了保证满足***的抽取率，所述第一CIC滤波抽取电路采样5级级联，所述第二CIC滤波抽取电路采样6级级联。

进一步地，所述HB滤波抽取电路的级联级数范围为1～3。

本发明的显著效果是：

电路结构简单，控制方便，在输入信号采样率为102.4 MSPS(Million samples per second百万抽取/秒)时，信号处理带宽可在100Hz～40MHz的范围内灵活配置，对应输出的基带信号数据率在128SPS～51.2MSPS的范围内变化，扩展了现有数字下变频器的信号处理带宽。

附图说明

图1是现有数字下变频器的电路原理框图；

图2是本发明的电路原理框图；

图3是数控振荡器(NCO)的数据处理流程图；

图4是CIC滤波抽取电路的数据处理流程图；

图5是HB滤波抽取电路的数据处理流程图；

图6是FIR滤波抽取电路的数据处理流程图。

具体实施方式

下面结合附图对本发明的具体实施方式以及工作原理作进一步详细说明。

如图2所示，一种数字下变频电路，包括数据预处理模块与混频模块，所述数据预处理模块包括并/串转换模块、FIFO缓冲模块以及逻辑控制模块，用于适应不同A/D转换器的输出，实现数字中频信号的采样，所述混频模块包括数控振荡器，该数控振荡器输出两路相互正交的本振信号并与所述中频信号实现混频处理，在该混频模块的输出端形成I路输出与Q路输出。

从图2可以看出，数字下变频电路从输入端接收来自A/D转换器输出的数字采样数据后，首先通过预处理模块实现并/串转换和FIFO缓冲，形成数字中频信号。

图中的NCO为数控振荡器，能产生两路相互正交的本振信号sin(ω_cn)和cos(ω_cn)，用于与采样后的数字中频信号X(n)进行混频，以实现变频的目的，其内部处理流程见图3。它是采用查表法产生离散正弦信号，工作时以1/f_s为周期输入数据，每输入一个数据，NCO的相位累加器就增加一个2π×f_LO/f_s的相位增量，然后以累加后的相位加上抖动(Dither)值作为正弦表的查找地址，输出该地址上的数值，得到的就是该点的正弦样本值，其中f_LO为本地振荡频率，f_s为NCO输入信号的采样频率。

上面所述的混频器，将来自NCO模块的数字本振信号与输入的数字中频采样信号进行混频计算，输出I和Q两路相互正交的混频信号I₀(n)和Q₀(n)，即

I₀(n)＝X(n)×cos(ω_cn)

Q₀(n)＝X(n)×[-sin(ω_cn)]

经过混频后，频率被变频到基带，完成了数字中频到基带的频谱搬移。

混频后的I、Q信号的数据率仍为数字中频采样信号的采样率，数据率很高，需要进行降速率抽取处理，要实现无失真的抽取，必须优化设计抽取滤波器以防止频率混叠；根据***需求，采用多级级联的方式来实现总抽取因子D的降数据率处理。

因此，在本发明中，所述混频模块的I路输出端与Q路输出端分别依次连接有第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路和FIR滤波抽取电路，所述数控振荡器、第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路以及FIR滤波抽取电路均与控制器相连，该控制器用于实现各个模块的参数和逻辑控制，在所述第一CIC滤波抽取电路、第二CIC滤波抽取电路以及HB滤波抽取电路上还连接有旁路选择开关，当某一旁路选择开关接通时，该旁路选择开关所对应的那一级电路的抽取率为1。

上面所述的两个CIC滤波抽取电路，即图2中的CIC1和CIC2，每个CIC滤波抽取电路根据不同的应用需求，采用不同的级联数，这里的CIC1采用5级级联，CIC2采用6级级联，5级级联的CIC1模块的内部数据处理流程见图4，6级级联的CIC2模块的处理流程与5级级联的CIC1模块相似，只是多增加1级。

通过对图4所示的CIC滤波抽取电路分析可知，其冲激响应为

多级CIC滤波器的***函数为

$H_N\left(z\right)={\left[\frac{1}{\mathrm{MR}}\frac{1-z^{-\mathrm{MR}}}{1-z^{-1}}\right]}^N$

其中R为延迟因子，一般R＝1或2，M为抽取倍数，N为CIC级联级数。

多级CIC滤波器的频率响应为

$H_N\left(e^{\mathrm{j\ω}}\right)={\left[\frac{\sin \left(\frac{\mathrm{\ωM}}{2}\right)}{\sin \left(\frac{\mathrm{\ω}}{2}\right)}\right]}^N$

第一CIC1滤波抽取电路对输入的I、Q两路混频信号进行滤波和M₁倍抽取，得到数据率为fs/M₁的I、Q数据，再由第二CIC滤波抽取电路进行作第二级滤波和M₂倍抽取，得到数据率为f_s/(M₁×M₂)的I、Q数据，输出至下一级HB滤波抽取电路；经过两级CIC抽取后输出的数据可以获得更高的抽取率，更有助于实现极窄的处理带宽；而当需要实现极宽的处理带宽时，可以通过设置旁路开关，使混频后的数据无损的到达下一级模块。

上面所述的HB滤波抽取电路，是一个多级级联的模块，内部数据处理流程见图5，HB滤波抽取电路具有如下性质：

H(e^jω)＝1-H(e^j(π-ω))

H(e^jπ/2)＝0.5

$h\left(n\right)=\left\{\begin{array}{cc}1,& n=0\\ 0,& n=\±2,\±4,\±6,...\end{array}\right.$

HB多级级联滤波抽取电路可灵活配置级联级数N，适合于实现M₃＝2^N倍的抽取，级联级数N一般为1～3；经过HB滤波抽取电路的处理，输出的I、Q两路信号的数据率进一步降低，信号输入HB滤波抽取电路后，与初始采样率相比，降到了f_s/(M₁×M₂×M₃)。

与CIC滤波抽取电路一样，HB滤波抽取电路也同样配置了旁路开关，可以根据应用需求灵活设置，当设置对HB滤波抽取电路进行旁路时，输入到HB滤波抽取电路的数据可以无损地输出至下一级模块。

上面所述的FIR滤波抽取电路，主要作用是对整个信道进行整形滤波，其内部数据处理流程见图6，FIR滤波抽取电路的频率响应为

$H\left(e^{\mathrm{j\ω}}\right)=\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}h\left(k\right)e^{-\mathrm{j\ωk}}$

FIR滤波抽取电路对输入的数据进行整形滤波和M₄倍的抽取，与CIC滤波抽取电路和HB滤波抽取电路不同，FIR滤波抽取电路不设旁路开关，但可设置是否进行抽取，处理后输出的数据率降至初始采样率的f_s/(M₁×M₂×M₃×M₄)。

经过以上CIC滤波抽取电路、HB滤波抽取电路和FIR滤波抽取电路的处理，输入的中频采样信号实现了总抽取因子D＝M₁×M₂×M₃×M₄倍的抽取，并在FIR滤波抽取电路后得到最终的处理带宽。

在具体控制过程中，各个模块的参数和逻辑控制均由控制器实现，随着FPGA芯片性能越来越强，规模越来越大，平均成本越来越低，整个电路也可以利用高速FPGA实现，通过对各个模块的控制参数进行调整，在输入信号采样率为102.4 MSPS时，信号处理带宽可在100Hz～40MHz的范围内灵活配置。

Claims (4)

1.一种数字下变频电路，包括数据预处理模块与混频模块，所述数据预处理模块用于实现数字中频信号的采集，所述混频模块包括数控振荡器，该数控振荡器输出两路相互正交的本振信号并与所述中频信号实现混频处理，在该混频模块的输出端形成I路输出与Q路输出，其特征在于：所述混频模块的I路输出端与Q路输出端分别依次连接有第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路和FIR滤波抽取电路，所述数控振荡器、第一CIC滤波抽取电路、第二CIC滤波抽取电路、HB滤波抽取电路以及FIR滤波抽取电路均与控制器相连，该控制器用于实现各个模块的参数和逻辑控制，在所述第一CIC滤波抽取电路、第二CIC滤波抽取电路以及HB滤波抽取电路上还连接有旁路选择开关，当某一旁路选择开关接通时，该旁路选择开关所对应的那一级电路的抽取率为1。

2.根据权利要求1所述的一种数字下变频电路，其特征在于：所述数据预处理模块包括并/串转换模块、FIFO缓冲模块以及逻辑控制模块，用于适应不同A/D转换器的输出，实现数字中频信号的采样。

3.根据权利要求1所述的一种数字下变频电路，其特征在于：所述第一CIC滤波抽取电路采样5级级联，所述第二CIC滤波抽取电路采样6级级联。

4.根据权利要求1所述的一种数字下变频电路，其特征在于：所述HB滤波抽取电路的级联级数范围为1～3。